JP2919799B2 - データ転送が安定化されたディジタルシステム - Google Patents
データ転送が安定化されたディジタルシステムInfo
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・コン
ピュータ・システムに関し、更に詳しくは、２つのサブ
システムを有するディジタル・コンピュータ・システム
に関する。本発明は、たとえ、２つのサブシステムの間
のクロック・スキューが１クロック・サイクルよりも大
きくても、２つのサブシステム間で正確にデータを転送
するための効率的な手段を提供することである。
ピュータ・システムに関し、更に詳しくは、２つのサブ
システムを有するディジタル・コンピュータ・システム
に関する。本発明は、たとえ、２つのサブシステムの間
のクロック・スキューが１クロック・サイクルよりも大
きくても、２つのサブシステム間で正確にデータを転送
するための効率的な手段を提供することである。
【０００２】
【従来の技術】低速度で動作する２つのサブシステムの
間でインターフェースを行う以前に設計された方法は、
所望の結果を達成するのに十分なものである。速度が低
いシステムの場合、サブシステム間のクロック・スキュ
ーは、結果として生ずるクロック・スキューが全体のク
ロックのサイクル時間の一部にすぎなかったという点で
極く僅かであった。従って、スキューされたクロックが
ステート・デバイスでデータを捕捉し、その準備時間及
び保持時間に対する要求を満足させるのに十分な程度に
長くデータは安定していた。
間でインターフェースを行う以前に設計された方法は、
所望の結果を達成するのに十分なものである。速度が低
いシステムの場合、サブシステム間のクロック・スキュ
ーは、結果として生ずるクロック・スキューが全体のク
ロックのサイクル時間の一部にすぎなかったという点で
極く僅かであった。従って、スキューされたクロックが
ステート・デバイスでデータを捕捉し、その準備時間及
び保持時間に対する要求を満足させるのに十分な程度に
長くデータは安定していた。
【０００３】
【発明が解決しようとする課題】インターフェースする
べきサブシステムの動作速度が増加するに従って、サブ
システム間のインターフェースは更に重要になってい
る。サブシステムの一方または両方は実際上非同期であ
る可能性があり、これらは両方とも異なったクロックに
対して同期し、単に相互に対して関連しているまたは関
連していない場合もあり、またはこれらは、いずれも同
一のクロックで動作するがこれらの間には高いクロック
・スキューが存在する可能性がある。上記の状況のいず
れの場合においても、インターフェース上の問題が存在
する。データ速度が速い場合、しばしばインターフェー
スの問題が存在するが、この理由は、送信サブシステム
からのデータが受信サブシステムのステート・デバイス
の準備時間に対する要求を満足させるのに十分な程安定
していないからである。従来の手段によれば、データは
送信サブシステムに対して高々１サイクル時間安定して
いるだけである。もし２つのサブシステムの間のクロッ
ク・スキューがこの時間よりも大きければ、受信装置が
データを捕捉することが困難である。
べきサブシステムの動作速度が増加するに従って、サブ
システム間のインターフェースは更に重要になってい
る。サブシステムの一方または両方は実際上非同期であ
る可能性があり、これらは両方とも異なったクロックに
対して同期し、単に相互に対して関連しているまたは関
連していない場合もあり、またはこれらは、いずれも同
一のクロックで動作するがこれらの間には高いクロック
・スキューが存在する可能性がある。上記の状況のいず
れの場合においても、インターフェース上の問題が存在
する。データ速度が速い場合、しばしばインターフェー
スの問題が存在するが、この理由は、送信サブシステム
からのデータが受信サブシステムのステート・デバイス
の準備時間に対する要求を満足させるのに十分な程安定
していないからである。従来の手段によれば、データは
送信サブシステムに対して高々１サイクル時間安定して
いるだけである。もし２つのサブシステムの間のクロッ
ク・スキューがこの時間よりも大きければ、受信装置が
データを捕捉することが困難である。
【０００４】従来技術は２つのサブシステムの間をイン
ターフェースする適当な手段を提供しているが、これを
進歩させる必要性がある。特に高性能のコンピュータ・
システムの場合、このインターフェース上の問題を回避
することは、処理速度が増加するに従って益々困難にな
っている。動作速度が速くなるに従って、受信サブシス
テムのデータの安定時間に対する要求を満足させるた
め、サブシステムの境界にまたがるデータの安定性を保
証することが肝要である。従来技術はこれらの制約に対
して十分対応することができない。従って、本発明の第
１の目的は、送信サブシステムからのデータが、ステー
ト・デバイスのトリガ時間に対する要求を満足する程度
に十分長く受信サブシステムの上記のデバイスの入力で
安定し、従って、たとえ送信システムと受信システムと
の間のクロック・スキュー＋遅延が２クロック・サイク
ル以上であっても、これらのサブシステム間でデータを
正確に転送することを保証することである。
ターフェースする適当な手段を提供しているが、これを
進歩させる必要性がある。特に高性能のコンピュータ・
システムの場合、このインターフェース上の問題を回避
することは、処理速度が増加するに従って益々困難にな
っている。動作速度が速くなるに従って、受信サブシス
テムのデータの安定時間に対する要求を満足させるた
め、サブシステムの境界にまたがるデータの安定性を保
証することが肝要である。従来技術はこれらの制約に対
して十分対応することができない。従って、本発明の第
１の目的は、送信サブシステムからのデータが、ステー
ト・デバイスのトリガ時間に対する要求を満足する程度
に十分長く受信サブシステムの上記のデバイスの入力で
安定し、従って、たとえ送信システムと受信システムと
の間のクロック・スキュー＋遅延が２クロック・サイク
ル以上であっても、これらのサブシステム間でデータを
正確に転送することを保証することである。
【０００５】
【課題を解決するための手段】一般的に１つの実施例で
は、本発明は、Ｎ個のステート・デバイスとＮ個入力の
マルチプレクサによって構成される。Ｎ個の送信ステー
ト・デバイスの出力は、それぞれ受信マルチプレクサの
Ｎ個の入力の１つに接続される。本発明は、送信サブシ
ステムで循環的にＮ個のステート・デバイスにデータを
加え、その結果、各ステート・デバイスには送信サブシ
ステムと同期するクロックによってＮ番目のクロック・
サイクル毎にデータが加えられるという方法によって、
サブシステムの境界にまたがってデータの安定性を一般
的に保持する。受信サブシステムは、Ｎ個入力のマルチ
プレクサによって、送信ステート・デバイスからのデー
タを循環的に復元する。マルチプレクサの出力は受信サ
ブシステムと同期するクロックによって各クロック・サ
イクル毎にデータが加えられるステート・デバイスに接
続される。
は、本発明は、Ｎ個のステート・デバイスとＮ個入力の
マルチプレクサによって構成される。Ｎ個の送信ステー
ト・デバイスの出力は、それぞれ受信マルチプレクサの
Ｎ個の入力の１つに接続される。本発明は、送信サブシ
ステムで循環的にＮ個のステート・デバイスにデータを
加え、その結果、各ステート・デバイスには送信サブシ
ステムと同期するクロックによってＮ番目のクロック・
サイクル毎にデータが加えられるという方法によって、
サブシステムの境界にまたがってデータの安定性を一般
的に保持する。受信サブシステムは、Ｎ個入力のマルチ
プレクサによって、送信ステート・デバイスからのデー
タを循環的に復元する。マルチプレクサの出力は受信サ
ブシステムと同期するクロックによって各クロック・サ
イクル毎にデータが加えられるステート・デバイスに接
続される。
【０００６】本発明のこの実施例は、送信サブシステム
からＮ本の線を介して送信される単一の論理データの流
れを提供し、その結果、連続的に発生するクロック・サ
イクルに対するデータは循環的にこれらのＮ本の線に供
給される。従って、安定的なデータがＮクロック・サイ
クルで送信端でＮ本の線に載置される。同期システムの
２つのサブシステムの間でデータが一体性を提供する本
発明の他の実施例は、送信システムによって発生された
クロックがデータと一緒に供給されること、および各々
のクロックがほぼ同じように遅延して受信サブシステム
に到達することを要求する。このことは、供給されたク
ロックと共にＮ個のデータ信号のデータ・ベクトルを送
信サブシステムから受信サブシステムに送信することに
よって達成される。供給クロックを発生するステート・
デバイスはデータ・ベクトルを発生するステート・デバ
イスがトリガされてから１／２サイクル経過してトリガ
される。データ・ベクトルは一対のステート・デバイス
に並列に受信され、これらのステート・デバイスは交互
にデータを捕捉する、すなわち、一方のステート・デバ
イスは供給クロックの立上り端でデータを捕捉し、他方
のステート・デバイスは供給クロックの立下り端でデー
タを捕捉する。従って、各ステート・デバイスの出力は
完全に２サイクル以上安定している。
からＮ本の線を介して送信される単一の論理データの流
れを提供し、その結果、連続的に発生するクロック・サ
イクルに対するデータは循環的にこれらのＮ本の線に供
給される。従って、安定的なデータがＮクロック・サイ
クルで送信端でＮ本の線に載置される。同期システムの
２つのサブシステムの間でデータが一体性を提供する本
発明の他の実施例は、送信システムによって発生された
クロックがデータと一緒に供給されること、および各々
のクロックがほぼ同じように遅延して受信サブシステム
に到達することを要求する。このことは、供給されたク
ロックと共にＮ個のデータ信号のデータ・ベクトルを送
信サブシステムから受信サブシステムに送信することに
よって達成される。供給クロックを発生するステート・
デバイスはデータ・ベクトルを発生するステート・デバ
イスがトリガされてから１／２サイクル経過してトリガ
される。データ・ベクトルは一対のステート・デバイス
に並列に受信され、これらのステート・デバイスは交互
にデータを捕捉する、すなわち、一方のステート・デバ
イスは供給クロックの立上り端でデータを捕捉し、他方
のステート・デバイスは供給クロックの立下り端でデー
タを捕捉する。従って、各ステート・デバイスの出力は
完全に２サイクル以上安定している。
【０００７】２つのサブシステムの間で、ダブル帯域幅
のバスを実現する更に他の実施例では、２つのクロック
信号がデータと共に受信サブシステムから供給され、そ
の結果、これらの各々はほぼ同じ遅れで受信サブシステ
ムに到達する。このことは、クロック信号ＡおよびＢに
よって、制御されるマルチプレクサを介して送信サブシ
ステムでデータを送信することによって、達成される。
このマルチプレクサされたデータはクロックＡおよびＢ
と共に受信サブシステムに送信され、この受信サブシス
テムは、このデータをクロックＡおよびＢによって制御
された一対の並列ステート・デバイスに受信する。この
データは次にこれらのステート・デバイスから受信サブ
システムのクロックによって制御されるステート・デバ
イスに転送される。
のバスを実現する更に他の実施例では、２つのクロック
信号がデータと共に受信サブシステムから供給され、そ
の結果、これらの各々はほぼ同じ遅れで受信サブシステ
ムに到達する。このことは、クロック信号ＡおよびＢに
よって、制御されるマルチプレクサを介して送信サブシ
ステムでデータを送信することによって、達成される。
このマルチプレクサされたデータはクロックＡおよびＢ
と共に受信サブシステムに送信され、この受信サブシス
テムは、このデータをクロックＡおよびＢによって制御
された一対の並列ステート・デバイスに受信する。この
データは次にこれらのステート・デバイスから受信サブ
システムのクロックによって制御されるステート・デバ
イスに転送される。
【０００８】従って、本発明は、コンピュータ・システ
ムに対する最大の効率と柔軟性を達成し、高速でサブシ
ステム間にデータを正確に転送する。本発明の実施例の
下記の詳細な説明および添付図面を参照することによっ
て、本発明の上記およびその他の特徴と利点を更に良く
理解することができる。
ムに対する最大の効率と柔軟性を達成し、高速でサブシ
ステム間にデータを正確に転送する。本発明の実施例の
下記の詳細な説明および添付図面を参照することによっ
て、本発明の上記およびその他の特徴と利点を更に良く
理解することができる。
【０００９】
【発明の実施の形態】先ず図１を参照する。ここには本
発明に従って構成された実施例が示されている。構成１
０は、システムＡ２０およびシステムＢ３０と呼ぶ２つ
のサブシステムによって構成される。システムＡ２０は
更に送信サブシステムと呼び、システムＢ３０は更に受
信サブシステムと呼ぶ。システムＡ２０は、システムＢ
３０に２本の線を介してデータを送信する。両方のサブ
システムはシステム・クロック１２によって駆動される
が、このシステム・クロック１２には、システムＡ２０
およびシステムＢ３０から分かるように未知の固有遅延
が発生する。システムＡ２０は、４つのラッチ、２つの
ＡＮＤゲート、および１つの差動駆動装置によって構成
される。２つのラッチ１７と１８は、２つの構成部分に
分割して形成されている。このことはラッチ１７のＱ4
出力をラッチ１８のＤ5 入力に接続し、ラッチ１８のＱ
5 ＊出力をラッチ１７のＤ4 入力に接続することによっ
て達成される。２つの構成部分に分割して形成されたこ
の装置の結果として生ずる出力は、クロック１２から２
分の１の周波数で引き出される。クロック１２はＤ１
２１の未知の遅延を介して差動駆動装置１９によってシ
ステムＡ２０に接続される。駆動装置１９の反転出力は
フリップフロップ１７のクロック入力に接続される。駆
動装置（以降「クロックＡ３１」）の他方の出力は、フ
リップフロップ１８のクロック入力およびＡＮＤゲート
１５とＡＮＤゲート１６に接続される。データ信号１１
はラッチ１３とラッチ１４の入力に接続される。ラッチ
１３のクロック入力はＡＮＤゲート１５によって制御さ
れる。ラッチ１４のクロック入力はＡＮＤゲート１６に
よって制御される。これらのＡＮＤゲートの各々は、ラ
ッチ１７のＱ4 またはＱ4 ＊出力によって制御され、こ
のことによってクロックＡ３１がオンまたはオフにゲー
トされ、これによって、ラッチ１３および１４に対する
データ１１のラッチを制御する。
発明に従って構成された実施例が示されている。構成１
０は、システムＡ２０およびシステムＢ３０と呼ぶ２つ
のサブシステムによって構成される。システムＡ２０は
更に送信サブシステムと呼び、システムＢ３０は更に受
信サブシステムと呼ぶ。システムＡ２０は、システムＢ
３０に２本の線を介してデータを送信する。両方のサブ
システムはシステム・クロック１２によって駆動される
が、このシステム・クロック１２には、システムＡ２０
およびシステムＢ３０から分かるように未知の固有遅延
が発生する。システムＡ２０は、４つのラッチ、２つの
ＡＮＤゲート、および１つの差動駆動装置によって構成
される。２つのラッチ１７と１８は、２つの構成部分に
分割して形成されている。このことはラッチ１７のＱ4
出力をラッチ１８のＤ5 入力に接続し、ラッチ１８のＱ
5 ＊出力をラッチ１７のＤ4 入力に接続することによっ
て達成される。２つの構成部分に分割して形成されたこ
の装置の結果として生ずる出力は、クロック１２から２
分の１の周波数で引き出される。クロック１２はＤ１
２１の未知の遅延を介して差動駆動装置１９によってシ
ステムＡ２０に接続される。駆動装置１９の反転出力は
フリップフロップ１７のクロック入力に接続される。駆
動装置（以降「クロックＡ３１」）の他方の出力は、フ
リップフロップ１８のクロック入力およびＡＮＤゲート
１５とＡＮＤゲート１６に接続される。データ信号１１
はラッチ１３とラッチ１４の入力に接続される。ラッチ
１３のクロック入力はＡＮＤゲート１５によって制御さ
れる。ラッチ１４のクロック入力はＡＮＤゲート１６に
よって制御される。これらのＡＮＤゲートの各々は、ラ
ッチ１７のＱ4 またはＱ4 ＊出力によって制御され、こ
のことによってクロックＡ３１がオンまたはオフにゲー
トされ、これによって、ラッチ１３および１４に対する
データ１１のラッチを制御する。
【００１０】システムＡ２０は、２つのデータ信号によ
ってシステムＢ３０に接続される。システムＡ２０のラ
ッチ１３のＱ1 出力は未知の遅延Ｄ３ ２２を介してシ
ステムＢ３０のマルチプレクサ２４のＡ入力に接続され
る。システムＡ２０およびシステムＢ３０のいずれもク
ロック１２で動作する同期システムであるが、システム
Ａ２０およびシステムＢ３０から分かるようにクロック
１２に遅延があるため、これらの各々のシステムはクロ
ック１２の異なったバージョンを見る。システムＢ３０
は、３つのラッチ、１つのマルチプレクサ２４および１
つの差動駆動装置２８によって構成される。ラッチ２６
と２７は、２つの構成部分に分割して形成され、従っ
て、ラッチ２７のＱ8 ＊出力はシステム・クロック１２
から周波数の２分の１で引き出される。クロック１２
は、不確定な遅延Ｄ２ ２９を介して差動駆動装置２８
によってシステムＢ３０に接続される。差動駆動装置２
８の反転出力は、ラッチ２６のクロック入力とラッチ２
５のクロック入力に接続される。他方の入力（以後「ク
ロックＢ３６」）はラッチ２７のクロック入力に接続さ
れる。ラッチ２７のＱ8 ＊出力は、マルチプレクサ２４
の選択入力に接続され、いずれの入力がマルチプレクサ
２４のＱ6 出力に加えられることができるかを制御す
る。マルチプレクサ２４は、選択線がＨの場合、Ａ入力
が選択され、選択線がＬの場合、Ｂ入力が選択されるよ
うに動作する。マルチプレクサ２４のＱ6 出力は、ラッ
チ２５のＤ3 入力に接続される。
ってシステムＢ３０に接続される。システムＡ２０のラ
ッチ１３のＱ1 出力は未知の遅延Ｄ３ ２２を介してシ
ステムＢ３０のマルチプレクサ２４のＡ入力に接続され
る。システムＡ２０およびシステムＢ３０のいずれもク
ロック１２で動作する同期システムであるが、システム
Ａ２０およびシステムＢ３０から分かるようにクロック
１２に遅延があるため、これらの各々のシステムはクロ
ック１２の異なったバージョンを見る。システムＢ３０
は、３つのラッチ、１つのマルチプレクサ２４および１
つの差動駆動装置２８によって構成される。ラッチ２６
と２７は、２つの構成部分に分割して形成され、従っ
て、ラッチ２７のＱ8 ＊出力はシステム・クロック１２
から周波数の２分の１で引き出される。クロック１２
は、不確定な遅延Ｄ２ ２９を介して差動駆動装置２８
によってシステムＢ３０に接続される。差動駆動装置２
８の反転出力は、ラッチ２６のクロック入力とラッチ２
５のクロック入力に接続される。他方の入力（以後「ク
ロックＢ３６」）はラッチ２７のクロック入力に接続さ
れる。ラッチ２７のＱ8 ＊出力は、マルチプレクサ２４
の選択入力に接続され、いずれの入力がマルチプレクサ
２４のＱ6 出力に加えられることができるかを制御す
る。マルチプレクサ２４は、選択線がＨの場合、Ａ入力
が選択され、選択線がＬの場合、Ｂ入力が選択されるよ
うに動作する。マルチプレクサ２４のＱ6 出力は、ラッ
チ２５のＤ3 入力に接続される。
【００１１】本発明のラッチはステート・デバイスであ
り、その動作は以下で説明する通りである。クロック入
力を介してラッチに加えられた入力がＨであるとＱ出力
にはＤ入力が現れる。すなわち、いずれのデータがラッ
チのＤ入力に加えられようと、このＤ入力はそのクロッ
ク入力がＨであるかぎりラッチのＱ出力に加えられる。
このクロック入力がＬになると、このクロックがＬにな
る直前にどのようなデータがＤ入力に加えられていよう
と、このＤ入力はそのラッチで「捕捉」され、クロック
入力が再びＨになるまでそのＱ出力に加えられる。本発
明では、図１に示すラッチの代わりに他のデバイスをス
テート・デバイスとして使用することが可能である。ラ
ッチ１７と１８を１ビット・カウンタとして構成された
単一同期フリップフロップと置換えても同じ結果が得ら
れる。同様に、ラッチ１３と１４をまた同期フリップフ
ロップと置換えることも可能である。
り、その動作は以下で説明する通りである。クロック入
力を介してラッチに加えられた入力がＨであるとＱ出力
にはＤ入力が現れる。すなわち、いずれのデータがラッ
チのＤ入力に加えられようと、このＤ入力はそのクロッ
ク入力がＨであるかぎりラッチのＱ出力に加えられる。
このクロック入力がＬになると、このクロックがＬにな
る直前にどのようなデータがＤ入力に加えられていよう
と、このＤ入力はそのラッチで「捕捉」され、クロック
入力が再びＨになるまでそのＱ出力に加えられる。本発
明では、図１に示すラッチの代わりに他のデバイスをス
テート・デバイスとして使用することが可能である。ラ
ッチ１７と１８を１ビット・カウンタとして構成された
単一同期フリップフロップと置換えても同じ結果が得ら
れる。同様に、ラッチ１３と１４をまた同期フリップフ
ロップと置換えることも可能である。
【００１２】受信マルチプレクサ２４は、その入力が同
時に１つ選択されてその選択入力を介してその出力で有
効となるように動作される。例えば、選択線がＨであれ
ば、Ａに対する入力がマルチプレクサを通って出力に達
する。または、選択線がＬであると、Ｂに対する入力が
マルチプレクサを通って出力に達する。本発明の第１実
施例に対するデータ１１の入力は、サイクル毎に変化す
るように構成されている。各クロック・サイクル毎に潜
在的に変化する可能性のあるデータを有するシステムは
「全域の帯域幅」と呼ばれる。システム・クロック１２
は高速クロックである。この高速クロック１２は、ラッ
チ１３と１４の入力に加えられたデータ１１がシステム
のサイクル時間内にラッチ２５によって捕捉されること
を要求する。ラッチおよびマルチプレクサには固有の遅
延があり、かつシステムには固有のクロック・スキュー
が存在するから、有効なデータが１サイクル内に受信ラ
ッチによって捕捉されることを保証することは困難であ
る。例えば、図１を参照して、ラッチ２５が従来のデー
タ転送システムで有効なデータを捕捉することを保証す
ることは、Ｄ１ ２１の遅延＋Ｄ３ ２２の遅延がＤ２
２９の遅延＋サイクル時間以下でなければならないこ
とを意味する。しかし、本発明の実施例では、Ｄ１ ２
１の遅延＋Ｄ３ ２２の遅延がＤ２ ２９の遅延＋サイ
クル時間の２倍未満でなければならない。従って、ラッ
チ２５が有効なデータを捕捉する時間は２倍に増加す
る。本発明によれば、データ線をＮ本に拡張することに
よって、受信装置側のデータ安定時間を希望するだけ長
くすることが可能であり、従って、例えクロック・スキ
ューが１サイクルよりもはるかに大きくても安定時間が
受信装置の所望のステート・デバイスのトリガー時間を
満足することを保証する。
時に１つ選択されてその選択入力を介してその出力で有
効となるように動作される。例えば、選択線がＨであれ
ば、Ａに対する入力がマルチプレクサを通って出力に達
する。または、選択線がＬであると、Ｂに対する入力が
マルチプレクサを通って出力に達する。本発明の第１実
施例に対するデータ１１の入力は、サイクル毎に変化す
るように構成されている。各クロック・サイクル毎に潜
在的に変化する可能性のあるデータを有するシステムは
「全域の帯域幅」と呼ばれる。システム・クロック１２
は高速クロックである。この高速クロック１２は、ラッ
チ１３と１４の入力に加えられたデータ１１がシステム
のサイクル時間内にラッチ２５によって捕捉されること
を要求する。ラッチおよびマルチプレクサには固有の遅
延があり、かつシステムには固有のクロック・スキュー
が存在するから、有効なデータが１サイクル内に受信ラ
ッチによって捕捉されることを保証することは困難であ
る。例えば、図１を参照して、ラッチ２５が従来のデー
タ転送システムで有効なデータを捕捉することを保証す
ることは、Ｄ１ ２１の遅延＋Ｄ３ ２２の遅延がＤ２
２９の遅延＋サイクル時間以下でなければならないこ
とを意味する。しかし、本発明の実施例では、Ｄ１ ２
１の遅延＋Ｄ３ ２２の遅延がＤ２ ２９の遅延＋サイ
クル時間の２倍未満でなければならない。従って、ラッ
チ２５が有効なデータを捕捉する時間は２倍に増加す
る。本発明によれば、データ線をＮ本に拡張することに
よって、受信装置側のデータ安定時間を希望するだけ長
くすることが可能であり、従って、例えクロック・スキ
ューが１サイクルよりもはるかに大きくても安定時間が
受信装置の所望のステート・デバイスのトリガー時間を
満足することを保証する。
【００１３】図１および図２を参照して本発明の動作を
説明するが、システムＡ２０ではラッチ１７と１８によ
って構成され、システムＢ３０ではラッチ２６と２７に
よって構成される各サブシステムの２つの回路構成によ
って分割された部分は、ラッチ１７と２６の出力または
ラッチ１８と２７の出力のいずれかがマッチングするよ
うにイニシアライズされなければならない。この全帯域
幅システムの場合、新しいデータ・ワードは各サイクル
ごとに転送されるが、本発明ではマルチプレクサ２４の
入力で分かるように、各データ・アイテムに対するデー
タ安定時間はシステムのサイクル時間の２倍である。図
２を参照して、クロック１２がクロックＡ３１およびク
ロックＢ３６とともに示されているが、これらはクロッ
ク１２と同一のものでそれぞれＤ１ ２１およびＤ２
２９のスキューを有している。クロック１２の立上り端
によって、ラッチ１３と１４の入力に加えられる新しい
データ１１が発生する。このデータはクロックＡ３１が
Ｈになるとラッチ１３を通過するが、これはクロック１
２がＨになった後Ｄ１ ２１の時間だけ経過してからで
ある。この出力はＴＤＡＴＡ１３２によって表され、こ
れはクロックＡ３１の立上り端での変化状態として示さ
れている。ＴＤＡＴＡ１ ３２は不確定な遅延Ｄ３ ２
２を介して転送され、ＲＤＡＴＡ１ ３４として示され
るが、これはマルチプレクサ２４のＡ入力に加えられる
データである。ＭＵＸ ＳＥＬ３７がＨになると、ＲＤ
ＡＴＡ１ ３４はマルチプレクサ２４を通過し、図示の
ようにクロックＢ３６の反転された立上り端によってラ
ッチ２５にラッチされる。
説明するが、システムＡ２０ではラッチ１７と１８によ
って構成され、システムＢ３０ではラッチ２６と２７に
よって構成される各サブシステムの２つの回路構成によ
って分割された部分は、ラッチ１７と２６の出力または
ラッチ１８と２７の出力のいずれかがマッチングするよ
うにイニシアライズされなければならない。この全帯域
幅システムの場合、新しいデータ・ワードは各サイクル
ごとに転送されるが、本発明ではマルチプレクサ２４の
入力で分かるように、各データ・アイテムに対するデー
タ安定時間はシステムのサイクル時間の２倍である。図
２を参照して、クロック１２がクロックＡ３１およびク
ロックＢ３６とともに示されているが、これらはクロッ
ク１２と同一のものでそれぞれＤ１ ２１およびＤ２
２９のスキューを有している。クロック１２の立上り端
によって、ラッチ１３と１４の入力に加えられる新しい
データ１１が発生する。このデータはクロックＡ３１が
Ｈになるとラッチ１３を通過するが、これはクロック１
２がＨになった後Ｄ１ ２１の時間だけ経過してからで
ある。この出力はＴＤＡＴＡ１３２によって表され、こ
れはクロックＡ３１の立上り端での変化状態として示さ
れている。ＴＤＡＴＡ１ ３２は不確定な遅延Ｄ３ ２
２を介して転送され、ＲＤＡＴＡ１ ３４として示され
るが、これはマルチプレクサ２４のＡ入力に加えられる
データである。ＭＵＸ ＳＥＬ３７がＨになると、ＲＤ
ＡＴＡ１ ３４はマルチプレクサ２４を通過し、図示の
ようにクロックＢ３６の反転された立上り端によってラ
ッチ２５にラッチされる。
【００１４】以前論じたデータがラッチ１３からラッチ
２５に伝播する間に、２サイクル時間以上が経過してい
る可能性があり、従って、新しいデータ１１はクロック
１２の立上り端から発生する。この次のデータ・ワード
はラッチ１３の代わりにラッチ１４を通過するが、この
理由は、ラッチ１３が２つの回路の分割された部分によ
って禁止されているからである。従って、データ１１は
クロックＡがＨになった場合にラッチ１４を通過する
が、これはクロック１２がＨになった後Ｄ１ ２１時間
経過してからである。ラッチ１４の出力はＴＤＡＴＡ２
３３によって表され、これはクロックＡ３１の立上り
端で変化する状態で示されている。ＴＤＡＴＡ２ ３３
は不確定な遅延Ｄ４ ２３を介して転送され、従って、
ＲＤＡＴＡ２ ３５として示されるが、これはマルチプ
レクサ２４のＢ入力に加えられるデータである。ＭＵＸ
ＳＥＬ３７がＬになると、ＲＤＡＴＡ ３５はマルチ
プレクサを通過し、図示のように、クロックＢ３６の反
転された立上り端によってラッチ２５にラッチされる。
２５に伝播する間に、２サイクル時間以上が経過してい
る可能性があり、従って、新しいデータ１１はクロック
１２の立上り端から発生する。この次のデータ・ワード
はラッチ１３の代わりにラッチ１４を通過するが、この
理由は、ラッチ１３が２つの回路の分割された部分によ
って禁止されているからである。従って、データ１１は
クロックＡがＨになった場合にラッチ１４を通過する
が、これはクロック１２がＨになった後Ｄ１ ２１時間
経過してからである。ラッチ１４の出力はＴＤＡＴＡ２
３３によって表され、これはクロックＡ３１の立上り
端で変化する状態で示されている。ＴＤＡＴＡ２ ３３
は不確定な遅延Ｄ４ ２３を介して転送され、従って、
ＲＤＡＴＡ２ ３５として示されるが、これはマルチプ
レクサ２４のＢ入力に加えられるデータである。ＭＵＸ
ＳＥＬ３７がＬになると、ＲＤＡＴＡ ３５はマルチ
プレクサを通過し、図示のように、クロックＢ３６の反
転された立上り端によってラッチ２５にラッチされる。
【００１５】上述したシステムＡ２０からシステムＢ３
０にデータを転送するシーケンスは、一定の条件が満足
されるとうまく動作する。第１の条件は、Ｄ１ ２１の
遅延＋Ｄ３ ２１の遅延がＤ２ ２９の遅延＋サイクル
時間の２倍の時間を超過してはならないことである。同
様に、Ｄ１ ２１の遅延＋Ｄ４ ２３の遅延がＤ２２９
の遅延＋サイクル時間の２倍の時間を超過してはならな
い。正しい動作を行うための別の要求事項は、Ｄ１ ２
１の遅延＋Ｄ３ ２１の遅延がＤ２ ２９の遅延を超過
しなければらなず、Ｄ１ ２１の遅延＋Ｄ４ ２４の遅
延がまたＤ２２９の遅延を超過しなければならないこと
である。上述したデータ受信および転送のシーケンスは
クロックの各サイクルごとに繰り返されるが、その理由
は、この全帯域幅システムではデータが潜在的に各サイ
クルごとに状態を変化させることができるからである。
本発明によれば、イベントのシーケンスは、受信された
データが、受信用のステート・デバイスにおいて、この
ようなデバイスの準備時間および保持時間に対する要求
に対応するのに十分な長さだけ安定していることを保証
するからである。準備時間に対する要求事項は、下記の
式によって定義される。
０にデータを転送するシーケンスは、一定の条件が満足
されるとうまく動作する。第１の条件は、Ｄ１ ２１の
遅延＋Ｄ３ ２１の遅延がＤ２ ２９の遅延＋サイクル
時間の２倍の時間を超過してはならないことである。同
様に、Ｄ１ ２１の遅延＋Ｄ４ ２３の遅延がＤ２２９
の遅延＋サイクル時間の２倍の時間を超過してはならな
い。正しい動作を行うための別の要求事項は、Ｄ１ ２
１の遅延＋Ｄ３ ２１の遅延がＤ２ ２９の遅延を超過
しなければらなず、Ｄ１ ２１の遅延＋Ｄ４ ２４の遅
延がまたＤ２２９の遅延を超過しなければならないこと
である。上述したデータ受信および転送のシーケンスは
クロックの各サイクルごとに繰り返されるが、その理由
は、この全帯域幅システムではデータが潜在的に各サイ
クルごとに状態を変化させることができるからである。
本発明によれば、イベントのシーケンスは、受信された
データが、受信用のステート・デバイスにおいて、この
ようなデバイスの準備時間および保持時間に対する要求
に対応するのに十分な長さだけ安定していることを保証
するからである。準備時間に対する要求事項は、下記の
式によって定義される。
【００１６】Ｄ１＋Ｄ３＜Ｄ２＋２＊サイクル時間 Ｄ１＋Ｄ４＜Ｄ２＋２＊サイクル時間 同様に、保持時間に対する要求事項は下記の式によって
定義される。 Ｄ１＋Ｄ３＞Ｄ２ Ｄ１＋Ｄ４＞Ｄ２ 図３を参照して、上述した本発明の実施例は図示のよう
に一般化することができる。この一般化は、システムＡ
２０のＮ番目まで拡張された転送用ラッチをシステムＢ
３０のＮ番目の入力マルチプレクサ１５２に接続するこ
とによって達成される。本発明のこの実施例の動作は基
本的に上述したものと同一である。図１と図３との基本
的な相違は、システムＡ２０とシステムＢ３０において
２つの回路構成によって分割された部分がカウンタに置
き換えられていることである。本実施例では、Ｎ個の並
列ラッチ構成に対するクロック１２のゲートを制御する
ためＮステート全復号化カウンタ１５０を使用する。こ
のＮステート・カウンタ１５０はゼロにイニシアライズ
されなければならない。同様に、システムＢ３０はマル
チプレクサ１５２のＮ個の入力の選択を制御するため、
Ｎステート２進カウンタ１５１を使用する。このＮステ
ート２進カウンタ１５１は以下で説明する条件に従って
イニシアライズされなければならない。
定義される。 Ｄ１＋Ｄ３＞Ｄ２ Ｄ１＋Ｄ４＞Ｄ２ 図３を参照して、上述した本発明の実施例は図示のよう
に一般化することができる。この一般化は、システムＡ
２０のＮ番目まで拡張された転送用ラッチをシステムＢ
３０のＮ番目の入力マルチプレクサ１５２に接続するこ
とによって達成される。本発明のこの実施例の動作は基
本的に上述したものと同一である。図１と図３との基本
的な相違は、システムＡ２０とシステムＢ３０において
２つの回路構成によって分割された部分がカウンタに置
き換えられていることである。本実施例では、Ｎ個の並
列ラッチ構成に対するクロック１２のゲートを制御する
ためＮステート全復号化カウンタ１５０を使用する。こ
のＮステート・カウンタ１５０はゼロにイニシアライズ
されなければならない。同様に、システムＢ３０はマル
チプレクサ１５２のＮ個の入力の選択を制御するため、
Ｎステート２進カウンタ１５１を使用する。このＮステ
ート２進カウンタ１５１は以下で説明する条件に従って
イニシアライズされなければならない。
【００１７】図３の実施例で、Ｎは１以上のいずれの整
数でもよい。例えば、Ｎが１に等しければ、本実施例は
従来の同期データ転送システムと同じになる。図１は、
Ｎが２に等しい場合の実施例を表す。定義しなければな
らない別の変数はＴであり、これは転送時間を構成する
半サイクルを表す。ＴはＮの２倍以下の１以上のいずれ
の変数でもよい。図１は４の値を持つように選ばれたＴ
の例である。再び図３を参照して、システムＢ３０のＮ
ステート２進カウンタ１５１がイニシアライズされなけ
ればならない。カウンタがイニシアライズされる状態は
Ｔの関数である。下記の式によってカウンタのイニシア
ライズが決定される。 〔−（Ｔ／２四捨五入）〕モジュロＮ 上式の〔 〕内の値はクロックサイクル幾つ毎に次の入
力をマルチプレクサ１５２に選択させるかを決定する初
期値を示している。１クロック進行する毎に１加算さ
れ、値０の次は再び初期値に戻ると共に、次の入力を選
択するようカウンタ１５１はマルチプレクサ１５２に指
令する。
数でもよい。例えば、Ｎが１に等しければ、本実施例は
従来の同期データ転送システムと同じになる。図１は、
Ｎが２に等しい場合の実施例を表す。定義しなければな
らない別の変数はＴであり、これは転送時間を構成する
半サイクルを表す。ＴはＮの２倍以下の１以上のいずれ
の変数でもよい。図１は４の値を持つように選ばれたＴ
の例である。再び図３を参照して、システムＢ３０のＮ
ステート２進カウンタ１５１がイニシアライズされなけ
ればならない。カウンタがイニシアライズされる状態は
Ｔの関数である。下記の式によってカウンタのイニシア
ライズが決定される。 〔−（Ｔ／２四捨五入）〕モジュロＮ 上式の〔 〕内の値はクロックサイクル幾つ毎に次の入
力をマルチプレクサ１５２に選択させるかを決定する初
期値を示している。１クロック進行する毎に１加算さ
れ、値０の次は再び初期値に戻ると共に、次の入力を選
択するようカウンタ１５１はマルチプレクサ１５２に指
令する。
【００１８】両方のカウンタのイニシアライズは、クロ
ックがＬの場合に発生しなければならない。図３におい
てスイッチＳ１ １５３は、クロック１２を受信する差
動駆動装置２８の反転出力すなわち真の出力が２進カウ
ンタ１５１とラッチ２５を制御するかどうかを制御する
ものとして示される。スイッチの位置はＴの関数であ
る。もしＴが偶数の値として選択されれば、Ｓ１ １５
３は位置Ａ１５３にあり、もしＴが奇数の値として選択
されれば、Ｓ１ １５３は位置Ｂ１５５にある。本発明
の上述した実施例は、遅延と関連する一定の条件が満足
されると、データをシステムＡ２０から正確に転送す
る。本システムに於ける遅延、ＤＤ０、ＤＤ１、・・・
ＤＤＮ−１、Ｄ１、およびＤ２は望ましくない未知の値
であってサブシステム間でデータをうまく転送するため
には処理しなければならないものである。下記の式は図
３で述べたシステムの正確な動作のための条件を示す。 (a) Ｄ１＋ＤＤＪ＜Ｄ２＋（Ｔ／２）＊サイクル時間 (b) Ｄ１＋ＤＤＪ＞Ｄ２＋（Ｔ／２−Ｎ）＊サイクル
時間 Ｊの値は全て０からＮ−１
ックがＬの場合に発生しなければならない。図３におい
てスイッチＳ１ １５３は、クロック１２を受信する差
動駆動装置２８の反転出力すなわち真の出力が２進カウ
ンタ１５１とラッチ２５を制御するかどうかを制御する
ものとして示される。スイッチの位置はＴの関数であ
る。もしＴが偶数の値として選択されれば、Ｓ１ １５
３は位置Ａ１５３にあり、もしＴが奇数の値として選択
されれば、Ｓ１ １５３は位置Ｂ１５５にある。本発明
の上述した実施例は、遅延と関連する一定の条件が満足
されると、データをシステムＡ２０から正確に転送す
る。本システムに於ける遅延、ＤＤ０、ＤＤ１、・・・
ＤＤＮ−１、Ｄ１、およびＤ２は望ましくない未知の値
であってサブシステム間でデータをうまく転送するため
には処理しなければならないものである。下記の式は図
３で述べたシステムの正確な動作のための条件を示す。 (a) Ｄ１＋ＤＤＪ＜Ｄ２＋（Ｔ／２）＊サイクル時間 (b) Ｄ１＋ＤＤＪ＞Ｄ２＋（Ｔ／２−Ｎ）＊サイクル
時間 Ｊの値は全て０からＮ−１
【００１９】図１のシステム１５を図３に示すようにＮ
個のデバイスに拡張することの利点を理解するため、下
記の式が示され、これらは従来のデータ転送に対する条
件を表す。 (c) Ｄ１＋ＤＤ＜Ｄ２＋１＊サイクル時間 (d) Ｄ１＋ＤＤ＞Ｄ２ 上述の式は、Ｔの値が大きいと、ＤＤ遅延の値を大きく
することによって利点が与えられることを示している。
Ｔがその最大値（２Ｎ）に選択されると式（ａ）は下記
の通りとなる。 Ｄ１＋ＤＤＪ＜Ｄ２＋Ｎ＊サイクル時間 この式では、式（ｃ）で示された従来のデータ転送シス
テムよりもＮ倍大きい転送時間が与えられる。Ｔの値が
小さいと、式（ｂ）で与えられた動作条件に対する安全
性が与えられる。これによって、例えＤ２がＤ１と比較
して大きくても、動作が可能になる。もしＴが最小値
（１）に選択されると、式は下記の通りである。 Ｄ１＋ＤＤＪ＞Ｄ２−（Ｎ−１／２）＊サイクル時間 従って、Ｔの中間値を選択すると、式（ｃ）と（ｄ）に
示される従来のデータ転送に対する動作条件の制約条件
が改善される。
個のデバイスに拡張することの利点を理解するため、下
記の式が示され、これらは従来のデータ転送に対する条
件を表す。 (c) Ｄ１＋ＤＤ＜Ｄ２＋１＊サイクル時間 (d) Ｄ１＋ＤＤ＞Ｄ２ 上述の式は、Ｔの値が大きいと、ＤＤ遅延の値を大きく
することによって利点が与えられることを示している。
Ｔがその最大値（２Ｎ）に選択されると式（ａ）は下記
の通りとなる。 Ｄ１＋ＤＤＪ＜Ｄ２＋Ｎ＊サイクル時間 この式では、式（ｃ）で示された従来のデータ転送シス
テムよりもＮ倍大きい転送時間が与えられる。Ｔの値が
小さいと、式（ｂ）で与えられた動作条件に対する安全
性が与えられる。これによって、例えＤ２がＤ１と比較
して大きくても、動作が可能になる。もしＴが最小値
（１）に選択されると、式は下記の通りである。 Ｄ１＋ＤＤＪ＞Ｄ２−（Ｎ−１／２）＊サイクル時間 従って、Ｔの中間値を選択すると、式（ｃ）と（ｄ）に
示される従来のデータ転送に対する動作条件の制約条件
が改善される。
【００２０】再び図面を参照して、図４は、本発明の第
２実施例を示す。システム５０は、システムＡ６０およ
びシステムＢ７０と呼ぶ２つのサブシステムによって構
成される。システムＡ６０は、更に送信サブシステムと
呼び、システムＢ７０を更に受信サブシステムと呼ぶ。
システムＡ６０はシステムＢ７０にデータと供給クロッ
クを送信する。両システムは、同じクロック５２で動作
し、従って、この構成は全同期システムである。しか
し、システム５０内の未知の固有遅延のため、各サブシ
ステムのクロックはクロック５２の遅延（「スキューさ
れた」）バージョンになる。
２実施例を示す。システム５０は、システムＡ６０およ
びシステムＢ７０と呼ぶ２つのサブシステムによって構
成される。システムＡ６０は、更に送信サブシステムと
呼び、システムＢ７０を更に受信サブシステムと呼ぶ。
システムＡ６０はシステムＢ７０にデータと供給クロッ
クを送信する。両システムは、同じクロック５２で動作
し、従って、この構成は全同期システムである。しか
し、システム５０内の未知の固有遅延のため、各サブシ
ステムのクロックはクロック５２の遅延（「スキューさ
れた」）バージョンになる。
【００２１】システムＡ６０は、４つのラッチと１つの
差動駆動装置５７とによって構成される。２つのラッチ
５５と５６は、２つの構成によって分割されたものとし
て形成される。これは、ラッチ５５のＱ1 の出力をラッ
チ５６のＤ2 入力に接続し、ラッチ５６のＱ2 ＊出力を
ラッチ５５のＤ1 入力に接続することによって達成され
る。その結果得られる出力Ｑ2 ＊はクロック５２から１
／２の周波数で引き出される。ラッチ５６のＱ2 出力は
ラッチ５４の入力に接続される。クロック５２は、未知
の遅延Ｄ１ ５８を介して差動駆動装置５７に接続され
ることによってシステムＡ６０に接続される。差動駆動
装置５７（以降「クロックＡＬ７６」）の反転出力はラ
ッチ５４とラッチ５５のクロック入力に接続される。差
動駆動装置５７（「以降「クロックＡＨ７５」）の他方
の出力はラッチ５３とラッチ５６のクロック入力に接続
される。データ５１はラッチ５３の入力に接続される。
差動駆動装置５７とによって構成される。２つのラッチ
５５と５６は、２つの構成によって分割されたものとし
て形成される。これは、ラッチ５５のＱ1 の出力をラッ
チ５６のＤ2 入力に接続し、ラッチ５６のＱ2 ＊出力を
ラッチ５５のＤ1 入力に接続することによって達成され
る。その結果得られる出力Ｑ2 ＊はクロック５２から１
／２の周波数で引き出される。ラッチ５６のＱ2 出力は
ラッチ５４の入力に接続される。クロック５２は、未知
の遅延Ｄ１ ５８を介して差動駆動装置５７に接続され
ることによってシステムＡ６０に接続される。差動駆動
装置５７（以降「クロックＡＬ７６」）の反転出力はラ
ッチ５４とラッチ５５のクロック入力に接続される。差
動駆動装置５７（「以降「クロックＡＨ７５」）の他方
の出力はラッチ５３とラッチ５６のクロック入力に接続
される。データ５１はラッチ５３の入力に接続される。
【００２２】システムＡ６０は、システムＢ７０にデー
タとクロック信号を転送する。転送されたデータＴＤＡ
ＴＡ７１は未知のＤ４ ５９遅延を介してシステムＢ７
０に接続される。ＴＤＡＴＡ７１の遅延バージョンであ
るＲＤＡＴＡ７２はシステムＢ７０のラッチ６２とラッ
チ６３の入力に接続される。データと共にシステムＢ７
０に転送されるクロック信号は「供給クロック」と呼ば
れ、ＴＦクロック７３で示される。システムＡ６０のラ
ッチ５４によって出力されたこの信号は、クロック５２
から引き出され、受信データ、ＲＤＡＴＡ７２をラッチ
するためシステムＢ７０によって使用される。ＴＦクロ
ック７３はシステムＡ６０から転送され、未知のＤ３
６１遅延を介して接続される。ＴＦクロック７３の遅延
バージョンであるＲＦクロック７４は、ラッチ６２のク
ロック入力とインバータ７９の入力に接続され、このイ
ンバータ７９はラッチ６３のクロック入力に接続され
る。
タとクロック信号を転送する。転送されたデータＴＤＡ
ＴＡ７１は未知のＤ４ ５９遅延を介してシステムＢ７
０に接続される。ＴＤＡＴＡ７１の遅延バージョンであ
るＲＤＡＴＡ７２はシステムＢ７０のラッチ６２とラッ
チ６３の入力に接続される。データと共にシステムＢ７
０に転送されるクロック信号は「供給クロック」と呼ば
れ、ＴＦクロック７３で示される。システムＡ６０のラ
ッチ５４によって出力されたこの信号は、クロック５２
から引き出され、受信データ、ＲＤＡＴＡ７２をラッチ
するためシステムＢ７０によって使用される。ＴＦクロ
ック７３はシステムＡ６０から転送され、未知のＤ３
６１遅延を介して接続される。ＴＦクロック７３の遅延
バージョンであるＲＦクロック７４は、ラッチ６２のク
ロック入力とインバータ７９の入力に接続され、このイ
ンバータ７９はラッチ６３のクロック入力に接続され
る。
【００２３】システムＡ７０は５つのラッチ、１つの差
動駆動装置、１つのインバータおよび１つのマルチプレ
クサによって構成される。ラッチ６２の出力はマルチプ
レクサ６６のＡ入力に接続され、ラッチ６３の出力はマ
ルチプレクサ６６のＢ入力に接続される。ラッチ６４と
ラッチ６５は２つの構成の分割された部分として形成さ
れる。ラッチ６４の出力Ｑ3 は、ＭＵＸ ＳＥＬ選択信
号８０であり、この信号はマルチプレクサ６６の選択入
力に接続される。マルチプレクサ６６のＱ1O出力はラッ
チ６７のＤ9 入力に接続される。ラッチ６７のＱ9 出力
はシステムＢ７０の残りに接続される。クロック５２
は、Ｄ２ ６９の未知の遅延を介して差動駆動装置６８
の入力に接続されることによってシステムＢ７０に接続
される。差動駆動装置６８（以降「クロックＢＬ７
７」）反転出力は、ラッチ６４のクロック入力に接続さ
れる。差動駆動装置６８（以降「クロックＢＨ７８」）
の他方の出力は、ラッチ６５とラッチ６７のクロック入
力に接続される。
動駆動装置、１つのインバータおよび１つのマルチプレ
クサによって構成される。ラッチ６２の出力はマルチプ
レクサ６６のＡ入力に接続され、ラッチ６３の出力はマ
ルチプレクサ６６のＢ入力に接続される。ラッチ６４と
ラッチ６５は２つの構成の分割された部分として形成さ
れる。ラッチ６４の出力Ｑ3 は、ＭＵＸ ＳＥＬ選択信
号８０であり、この信号はマルチプレクサ６６の選択入
力に接続される。マルチプレクサ６６のＱ1O出力はラッ
チ６７のＤ9 入力に接続される。ラッチ６７のＱ9 出力
はシステムＢ７０の残りに接続される。クロック５２
は、Ｄ２ ６９の未知の遅延を介して差動駆動装置６８
の入力に接続されることによってシステムＢ７０に接続
される。差動駆動装置６８（以降「クロックＢＬ７
７」）反転出力は、ラッチ６４のクロック入力に接続さ
れる。差動駆動装置６８（以降「クロックＢＨ７８」）
の他方の出力は、ラッチ６５とラッチ６７のクロック入
力に接続される。
【００２４】図１の実施例と同様にラッチ以外のデバイ
スは、本実施例ではステート・デバイスとして使用され
ると考えられる。もしラッチ５５とラッチ５６および
（または）ラッチ６４と６５のいずれかが１ビットカウ
ンタとして構成される単一同期フリップフロップに置き
換えられるならば、同じ結果が達成される。同様に、ラ
ッチ５３、６２、６３および６４をまた同期フリップフ
ロップと置き換えることができる。この同期全帯域幅シ
ステムでは、データはサイクル毎に送信される。データ
は２本の線ではなく１本の線のみによって送信サブシス
テムから受信サブシステムに転送される。図４を参照し
て、システムＡ６０とシステムＢ７０との間には、転送
されたデータとシステム・クロックの両方に大きくて不
確定な固有の遅延が存在する。データおよびクロック５
２におけるこの固有の遅延を処理するため、供給クロッ
クがシステムＡ６０からシステムＢ７０に送られ、いつ
データが送られ、いつシステムＢがこのデータを読むべ
きかをシステムＢ７０に指示する。この供給クロック
は、データと同じ周波数でシステムＡ６０によって送ら
れる。データと供給クロックは、各サイクルごとにラッ
チ５３とラッチ５４とに加えられるが、供給クロック
は、データがラッチ５３の出力で状態を変化させた後１
／２周波数で状態を変化させる。従って、供給クロック
のエッジはデータのデータ安定時間の中間では垂直に見
える。
スは、本実施例ではステート・デバイスとして使用され
ると考えられる。もしラッチ５５とラッチ５６および
（または）ラッチ６４と６５のいずれかが１ビットカウ
ンタとして構成される単一同期フリップフロップに置き
換えられるならば、同じ結果が達成される。同様に、ラ
ッチ５３、６２、６３および６４をまた同期フリップフ
ロップと置き換えることができる。この同期全帯域幅シ
ステムでは、データはサイクル毎に送信される。データ
は２本の線ではなく１本の線のみによって送信サブシス
テムから受信サブシステムに転送される。図４を参照し
て、システムＡ６０とシステムＢ７０との間には、転送
されたデータとシステム・クロックの両方に大きくて不
確定な固有の遅延が存在する。データおよびクロック５
２におけるこの固有の遅延を処理するため、供給クロッ
クがシステムＡ６０からシステムＢ７０に送られ、いつ
データが送られ、いつシステムＢがこのデータを読むべ
きかをシステムＢ７０に指示する。この供給クロック
は、データと同じ周波数でシステムＡ６０によって送ら
れる。データと供給クロックは、各サイクルごとにラッ
チ５３とラッチ５４とに加えられるが、供給クロック
は、データがラッチ５３の出力で状態を変化させた後１
／２周波数で状態を変化させる。従って、供給クロック
のエッジはデータのデータ安定時間の中間では垂直に見
える。
【００２５】システムＡ６０とシステムＢ７０との間の
データと供給クロックと経路の遅延をマッチングさせよ
うとする試みがある。物理的に、これらの経路はほとん
ど同一のものである。両方の信号は同じソースから引き
出され同じ目的地に送られるからそれらの遅延は比較的
マッチしている。本発明によれば、供給クロックとデー
タとの間の遅延の差は、１／２サイクル未満でなければ
ならない。この関係は図４を参照することによって正確
に説明されるが、ここでＤ３ ６１とＤ４ ５９は、そ
れぞれ供給クロックとデータの遅延を表す。これらの２
つの遅延の間の関係は次の式を満足しなければならな
い。 ｜Ｄ３−Ｄ４｜＜１／２サイクル時間 図４および図５を参照して本発明の動作を説明するが、
システムがイニシアライズされるとラッチ５５とラッチ
６４が同じ状態にイニシアライズされ、２つの回路によ
って分割されたそれぞれの部分に対して相互にトラッキ
ングを行うことを保証する。データ５１は、クロックＡ
Ｈ７５の各立上り端の前で変化する。このデータは、ク
ロックＡＨ７５がＨになると、システムＡ６０内でラッ
チ５３を通過することが可能になるが、これはクロック
５２の立上り端より時間Ｄ１ ５８遅れて発生する。シ
ステムＢ７０に到達するデータはＲＤＡＴＡ７２であ
り、これはＤ４ ５９の遅延を有するＴＤＡＴＡ７１で
ある。データの転送中に２つの回路によって分割された
部分は、供給クロックＴＦクロック７３を発生し、信号
をシステムＢ７０に転送する。供給クロックはＲＦクロ
ック７４としてシステムＢ７０に到達するが、これは時
間Ｄ３ ６１だけ遅延したＴＦクロックである。ＲＦク
ロック７４がＨであると、ＲＤＡＴＡ７２はラッチ６２
のＱ7 出力を経由してマルチプレクサ６６のＡ入力に加
えられる。このデータがＱ7 出力で安定していると、Ｍ
ＵＸ ＳＥＬ８０は時としてＨとなり、従って、マルチ
プレクサのＡ入力が選択され、ラッチ６２のＱ7 出力は
マルチプレクサ６６を介して入力ラッチ６７に伝播す
る。このデータは、次のクロックＢＨ７８に制御されて
ラッチ６７を通過するが、このクロックはＨであり、従
って、受信されたデータはシステムＢ７０と同期する。
データと供給クロックと経路の遅延をマッチングさせよ
うとする試みがある。物理的に、これらの経路はほとん
ど同一のものである。両方の信号は同じソースから引き
出され同じ目的地に送られるからそれらの遅延は比較的
マッチしている。本発明によれば、供給クロックとデー
タとの間の遅延の差は、１／２サイクル未満でなければ
ならない。この関係は図４を参照することによって正確
に説明されるが、ここでＤ３ ６１とＤ４ ５９は、そ
れぞれ供給クロックとデータの遅延を表す。これらの２
つの遅延の間の関係は次の式を満足しなければならな
い。 ｜Ｄ３−Ｄ４｜＜１／２サイクル時間 図４および図５を参照して本発明の動作を説明するが、
システムがイニシアライズされるとラッチ５５とラッチ
６４が同じ状態にイニシアライズされ、２つの回路によ
って分割されたそれぞれの部分に対して相互にトラッキ
ングを行うことを保証する。データ５１は、クロックＡ
Ｈ７５の各立上り端の前で変化する。このデータは、ク
ロックＡＨ７５がＨになると、システムＡ６０内でラッ
チ５３を通過することが可能になるが、これはクロック
５２の立上り端より時間Ｄ１ ５８遅れて発生する。シ
ステムＢ７０に到達するデータはＲＤＡＴＡ７２であ
り、これはＤ４ ５９の遅延を有するＴＤＡＴＡ７１で
ある。データの転送中に２つの回路によって分割された
部分は、供給クロックＴＦクロック７３を発生し、信号
をシステムＢ７０に転送する。供給クロックはＲＦクロ
ック７４としてシステムＢ７０に到達するが、これは時
間Ｄ３ ６１だけ遅延したＴＦクロックである。ＲＦク
ロック７４がＨであると、ＲＤＡＴＡ７２はラッチ６２
のＱ7 出力を経由してマルチプレクサ６６のＡ入力に加
えられる。このデータがＱ7 出力で安定していると、Ｍ
ＵＸ ＳＥＬ８０は時としてＨとなり、従って、マルチ
プレクサのＡ入力が選択され、ラッチ６２のＱ7 出力は
マルチプレクサ６６を介して入力ラッチ６７に伝播す
る。このデータは、次のクロックＢＨ７８に制御されて
ラッチ６７を通過するが、このクロックはＨであり、従
って、受信されたデータはシステムＢ７０と同期する。
【００２６】以前に説明したデータはラッチ５３からラ
ッチ６７に伝播する間に、２サイクル時間以上が経過す
る可能性があり、このことは新しいデータ５１がラッチ
５３の入力に加えられていることを意味する。システム
Ａ６０は上述したのと同様に機能するが、この次のデー
タ・ワードはシステムＢ７０でラッチ６２ではなくてラ
ッチ６３を通過する。何故ならば、ラッチ６２は閉鎖さ
れ、ＲＦクロックがＬの場合には新しいデータを捕捉す
ることができない。従って、ＲＤＡＴＡ７２はラッチ６
３を通過してマルチプレクサ６６のＢ入力に加えられる
が、このマルチプレクサはＭＵＸ ＳＥＬ８０によって
Ｌに選択されている。このデータはクロックＢＨ ７８
に制御されてマルチプレクサ６６を通過すると共にまた
ラッチ６７を通過するが、このクロックはＨであり、従
って、受信されたデータはシステムＢ７０と同期する。
ッチ６７に伝播する間に、２サイクル時間以上が経過す
る可能性があり、このことは新しいデータ５１がラッチ
５３の入力に加えられていることを意味する。システム
Ａ６０は上述したのと同様に機能するが、この次のデー
タ・ワードはシステムＢ７０でラッチ６２ではなくてラ
ッチ６３を通過する。何故ならば、ラッチ６２は閉鎖さ
れ、ＲＦクロックがＬの場合には新しいデータを捕捉す
ることができない。従って、ＲＤＡＴＡ７２はラッチ６
３を通過してマルチプレクサ６６のＢ入力に加えられる
が、このマルチプレクサはＭＵＸ ＳＥＬ８０によって
Ｌに選択されている。このデータはクロックＢＨ ７８
に制御されてマルチプレクサ６６を通過すると共にまた
ラッチ６７を通過するが、このクロックはＨであり、従
って、受信されたデータはシステムＢ７０と同期する。
【００２７】上述した受信および転送データのシーケン
スはクロックの各サイクルごとに繰り返されるが、その
理由は、この全帯域幅システムでは、データが、各サイ
クル毎に状態を潜在的に変化させることができるからで
ある。本発明によれば、イベントのシーケンスは、受信
したデータが受信用のステート・デバイスの準備時間と
保持時間に対する要求を満足するのに十分な長さだけこ
のデバイスで安定していることを保証する。図４を参照
して、ラッチ６７の準備時間に対する要求は、Ｄ１＋Ｄ
Ｄ４−Ｄ２＜３／２サイクル時間として定義され、ラッ
チ６７の保持時間に対する要求は、Ｄ１＋Ｄ３＞Ｄ２と
して定義される。システムＡ６０からシステムＢ７０に
データを転送する上述したシーケンスは、遅延に関する
一定の条件が満足されれば、うまく動作する。Ｄ１、Ｄ
２、Ｄ３およびＤ４によって示されるシステム中の遅延
は望ましくない未知の値であり、サブシステム間でデー
タをうまく転送するためには処理しなければならない。
下記の式は、システム５０の適切な動作を保証する遅延
値に対する制約条件を示す。 ｜Ｄ３−Ｄ４｜＜１／２サイクル時間 Ｄ１＋Ｄ４−Ｄ２＜３／２サイクル時間 Ｄ１＋Ｄ３＞Ｄ２ Ｄ１＋Ｄ３−１／２サイクル時間＜ Ｄ２＋３／２サイクル時間
スはクロックの各サイクルごとに繰り返されるが、その
理由は、この全帯域幅システムでは、データが、各サイ
クル毎に状態を潜在的に変化させることができるからで
ある。本発明によれば、イベントのシーケンスは、受信
したデータが受信用のステート・デバイスの準備時間と
保持時間に対する要求を満足するのに十分な長さだけこ
のデバイスで安定していることを保証する。図４を参照
して、ラッチ６７の準備時間に対する要求は、Ｄ１＋Ｄ
Ｄ４−Ｄ２＜３／２サイクル時間として定義され、ラッ
チ６７の保持時間に対する要求は、Ｄ１＋Ｄ３＞Ｄ２と
して定義される。システムＡ６０からシステムＢ７０に
データを転送する上述したシーケンスは、遅延に関する
一定の条件が満足されれば、うまく動作する。Ｄ１、Ｄ
２、Ｄ３およびＤ４によって示されるシステム中の遅延
は望ましくない未知の値であり、サブシステム間でデー
タをうまく転送するためには処理しなければならない。
下記の式は、システム５０の適切な動作を保証する遅延
値に対する制約条件を示す。 ｜Ｄ３−Ｄ４｜＜１／２サイクル時間 Ｄ１＋Ｄ４−Ｄ２＜３／２サイクル時間 Ｄ１＋Ｄ３＞Ｄ２ Ｄ１＋Ｄ３−１／２サイクル時間＜ Ｄ２＋３／２サイクル時間
【００２８】上述したように、データは、供給クロック
を利用してシステムＢ７０のラッチ６２とラッチ６３に
安全に捕捉される。本発明は、システム・クロックによ
ってスキューされて動作しているシステムＢ７０の残り
の部分にこのデータを転送することを容易にする。デー
タをうまく転送するためには、このデータは、そのデー
タの安定窓内に捕捉されなければならない。もし本発明
の実施例が従来のデータ転送の手法を使用すれば、デー
タがシステムＡからラッチ６７に転送されなければなら
ない窓は、デバイスの準備時間に対する要求を満足する
ために下記の式になる。 Ｄ１＋Ｄ４−Ｄ２＜サイクル時間 しかし、本実施例では、システムＡからラッチ６７にデ
ータを転送するためのデータ安定窓は上記の式に示すよ
うに１／２サイクル増加している。従って、本発明は、
システムＢ７０がデータを捕捉することを可能にするた
め、より大きなデータ安定時間を設けている。
を利用してシステムＢ７０のラッチ６２とラッチ６３に
安全に捕捉される。本発明は、システム・クロックによ
ってスキューされて動作しているシステムＢ７０の残り
の部分にこのデータを転送することを容易にする。デー
タをうまく転送するためには、このデータは、そのデー
タの安定窓内に捕捉されなければならない。もし本発明
の実施例が従来のデータ転送の手法を使用すれば、デー
タがシステムＡからラッチ６７に転送されなければなら
ない窓は、デバイスの準備時間に対する要求を満足する
ために下記の式になる。 Ｄ１＋Ｄ４−Ｄ２＜サイクル時間 しかし、本実施例では、システムＡからラッチ６７にデ
ータを転送するためのデータ安定窓は上記の式に示すよ
うに１／２サイクル増加している。従って、本発明は、
システムＢ７０がデータを捕捉することを可能にするた
め、より大きなデータ安定時間を設けている。
【００２９】図６を参照して、本発明の第２実施例は図
示のように一般化することができる。この一般化はシス
テムＢ７０でＮ個に拡張した受信ラッチをＮ個の入力を
有するマルチプレクサ１５７に接続することによって達
成される。システムＡ６０はこの第２実施例の一般化に
よって影響を受けない。更に、図６の実施例の基本的な
動作は、上で論じた図４と基本的に同じである。
示のように一般化することができる。この一般化はシス
テムＢ７０でＮ個に拡張した受信ラッチをＮ個の入力を
有するマルチプレクサ１５７に接続することによって達
成される。システムＡ６０はこの第２実施例の一般化に
よって影響を受けない。更に、図６の実施例の基本的な
動作は、上で論じた図４と基本的に同じである。
【００３０】一般化を行う場合、図４と図６では２つの
点で異なっている。第１に、マルチプレクサ６６の選択
線を制御するため、図４のシステムＢ７０で使用された
２つの回路構成による分割部分はＮステート２進カウン
タ１５６に置換えられている。このカウンタの出力はＮ
入力マルチプレクサ１５７の選択入力に接続される。カ
ウンタ１５６の適切な動作を保証するため、これはカウ
ンタをゼロで開始するようにイニシアライズされなけれ
ばならない。このカウンタ１５６はクロックＢＬ７７に
よって駆動される。図４と図６の第２の相違点は、ＲＦ
クロック７４をＮ個の受信ラッチのクロック入力に接続
するため、リング・カウンタとして構成されるＮ個のダ
ブル・エッジ・トリガ・フリップフロップが付け加えら
れていることである。これらのフリップフロップの出力
は、１にイニシアライズされるＮ−１番目のフリップフ
ロップの出力を除いて、全てゼロにイニシアライズされ
る。
点で異なっている。第１に、マルチプレクサ６６の選択
線を制御するため、図４のシステムＢ７０で使用された
２つの回路構成による分割部分はＮステート２進カウン
タ１５６に置換えられている。このカウンタの出力はＮ
入力マルチプレクサ１５７の選択入力に接続される。カ
ウンタ１５６の適切な動作を保証するため、これはカウ
ンタをゼロで開始するようにイニシアライズされなけれ
ばならない。このカウンタ１５６はクロックＢＬ７７に
よって駆動される。図４と図６の第２の相違点は、ＲＦ
クロック７４をＮ個の受信ラッチのクロック入力に接続
するため、リング・カウンタとして構成されるＮ個のダ
ブル・エッジ・トリガ・フリップフロップが付け加えら
れていることである。これらのフリップフロップの出力
は、１にイニシアライズされるＮ−１番目のフリップフ
ロップの出力を除いて、全てゼロにイニシアライズされ
る。
【００３１】図７を参照して、ダブル・エッジ・トリガ
・フリップフロップ（以降「ＤＥＴＦＦ」）の動作を説
明するが、ＤＥＴＦＦは２つの並列ラッチ、１つのイン
バータ、および１つの２対１のマルチプレクサによって
構成される。データ信号１４０はラッチのＤ入力に接続
される。同様に、クロック１４１はラッチ１４４に直接
接続されると共に、インバータを介してラッチ１４３に
接続される。こられのラッチの出力はマルチプレクサ１
４２の入力に接続される。クロック信号１４１はまたマ
ルチプレクサの選択線に接続される。ＤＥＴＦＦの基本
的な動作は、両方のラッチが同じ状態にイニシアライズ
されることである。データ１４０は、クロック１４１が
Ｈの場合、ラッチ１４４を通ってマルチプレクサ１４２
の入力に加えられる。クロック１４１がＨの場合、ラッ
チ１４３の出力はその以前の状態のままである。クロッ
ク１４１がＨの場合、ラッチ１４３の出力はマルチプレ
クサの入力で選択されその出力に加えられる。クロック
１４１がＬになると、データ１４０はラッチ１４４で捕
捉され、一方新しいデータ１４０がラッチ１４３に加え
られる。クロック１４１はＬであるから、ラッチ１４４
の出力は選択されてマルチプレクサ１４２を通ってその
出力に加えられる。ＬからＨになるクロック１４１の次
の遷移では、データ１４１はラッチ１４３で捕捉され一
方新しいデータがラッチ１４４に加えられる。しかし、
クロック１４１がＨであるから、ラッチ１４３の出力が
選択されてマルチプレクサ１４２の出力に加えられる。
従ってクロック１４１の遷移毎に、新しいデータ１４０
がマルチプレクサ１４２の出力に加えられる。従来のエ
ッジ・トリガ・フリップフロップでは、新しいデータは
クロックの１つのエッジのみでその出力に加えられる。
システムＡ６０とシステムＢ７０との間で正確にデータ
を転送する場合に本実施例の適切な動作を保証するため
には、一定の動作条件が満足されなければならない。上
で論じたように、Ｄ１、Ｄ２、Ｄ３、およびＤ４は未知
の望ましくない遅延であり、これらは正確なデータの転
送を保証するため処理されなければならない。下記の式
は適切な動作のための条件を示す。
・フリップフロップ（以降「ＤＥＴＦＦ」）の動作を説
明するが、ＤＥＴＦＦは２つの並列ラッチ、１つのイン
バータ、および１つの２対１のマルチプレクサによって
構成される。データ信号１４０はラッチのＤ入力に接続
される。同様に、クロック１４１はラッチ１４４に直接
接続されると共に、インバータを介してラッチ１４３に
接続される。こられのラッチの出力はマルチプレクサ１
４２の入力に接続される。クロック信号１４１はまたマ
ルチプレクサの選択線に接続される。ＤＥＴＦＦの基本
的な動作は、両方のラッチが同じ状態にイニシアライズ
されることである。データ１４０は、クロック１４１が
Ｈの場合、ラッチ１４４を通ってマルチプレクサ１４２
の入力に加えられる。クロック１４１がＨの場合、ラッ
チ１４３の出力はその以前の状態のままである。クロッ
ク１４１がＨの場合、ラッチ１４３の出力はマルチプレ
クサの入力で選択されその出力に加えられる。クロック
１４１がＬになると、データ１４０はラッチ１４４で捕
捉され、一方新しいデータ１４０がラッチ１４３に加え
られる。クロック１４１はＬであるから、ラッチ１４４
の出力は選択されてマルチプレクサ１４２を通ってその
出力に加えられる。ＬからＨになるクロック１４１の次
の遷移では、データ１４１はラッチ１４３で捕捉され一
方新しいデータがラッチ１４４に加えられる。しかし、
クロック１４１がＨであるから、ラッチ１４３の出力が
選択されてマルチプレクサ１４２の出力に加えられる。
従ってクロック１４１の遷移毎に、新しいデータ１４０
がマルチプレクサ１４２の出力に加えられる。従来のエ
ッジ・トリガ・フリップフロップでは、新しいデータは
クロックの１つのエッジのみでその出力に加えられる。
システムＡ６０とシステムＢ７０との間で正確にデータ
を転送する場合に本実施例の適切な動作を保証するため
には、一定の動作条件が満足されなければならない。上
で論じたように、Ｄ１、Ｄ２、Ｄ３、およびＤ４は未知
の望ましくない遅延であり、これらは正確なデータの転
送を保証するため処理されなければならない。下記の式
は適切な動作のための条件を示す。
【００３２】(a) ｜Ｄ３−Ｄ４｜＜１／２サイクル時間 (b) Ｄ１＋Ｄ４−Ｄ２＜（Ｎ−１／２）サイクル時間 (c) Ｄ１＋Ｄ３＞Ｄ２ (d) Ｄ１＋Ｄ３−１／２サイクル時間＜ Ｄ２＋（Ｎ−１／２）＊サイクル時間 下記の式は、従来の同期データ転送システムで満足しな
ければならない適切な条件である。 (e) Ｄ１＋Ｄ４−Ｄ２＜サイクル時間 (f) Ｄ１＋Ｄ４＞Ｄ２ 式（ｂ）と（ｅ）を比較することによって従来のシステ
ムに対する本発明の特徴が示されるが、その理由は、本
発明がより大きく遅延（Ｄ１＋Ｄ４）を可能にするから
である。この増加した許容可能な遅延は、従来のシステ
ムのＮ倍に接近し、大きなＮの値になる。図４で選ばれ
たように、Ｎの値が２に等しい場合、Ｄ１＋Ｄ４の遅延
は最高３／２サイクル時間となり、これは従来のシステ
ムで入手可能な１サイクル時間よりもはるかに優れてい
る。更に、式（ａ）および（ｃ）から本発明に対して次
式が示される。
ければならない適切な条件である。 (e) Ｄ１＋Ｄ４−Ｄ２＜サイクル時間 (f) Ｄ１＋Ｄ４＞Ｄ２ 式（ｂ）と（ｅ）を比較することによって従来のシステ
ムに対する本発明の特徴が示されるが、その理由は、本
発明がより大きく遅延（Ｄ１＋Ｄ４）を可能にするから
である。この増加した許容可能な遅延は、従来のシステ
ムのＮ倍に接近し、大きなＮの値になる。図４で選ばれ
たように、Ｎの値が２に等しい場合、Ｄ１＋Ｄ４の遅延
は最高３／２サイクル時間となり、これは従来のシステ
ムで入手可能な１サイクル時間よりもはるかに優れてい
る。更に、式（ａ）および（ｃ）から本発明に対して次
式が示される。
【００３３】Ｄ１＋Ｄ４＞Ｄ２−１／２サイクル時間 この式を式（ｆ）に示される従来のシステムの制約条件
と比較すると、本発明は従来のシステムと比較してデー
タ経路の１／２サイクル時間短い最小遅延を必要とする
ことが分かる。本発明の他の実施例は、クロックの供給
を特定の方法で実行することである。上述したように、
クロックの供給はクロック信号をデータ信号によって転
送することにより実行される。データ信号経路とクロッ
ク信号経路との遅延は、一定の範囲でマッチングしてい
なければならない。本実施例はダブル帯域幅バスを実行
する。さて特に図８を参照して、ここには本発明の第３
実施例が示される。構成８５はシステムＡ９０およびシ
ステムＢ１００と呼ぶ２つのサブシステムによって構成
される。システムＡ９０は更に送信サブシステムと呼ば
れ、システムＢ１００は受信サブシステムと呼ばれる。
システムＡ９０は、データと２つの供給クロックをシス
テムＢ１００に送信する。両方のシステムは同じクロッ
クで動作し、従って、この構成は完全な同期システムで
ある。
と比較すると、本発明は従来のシステムと比較してデー
タ経路の１／２サイクル時間短い最小遅延を必要とする
ことが分かる。本発明の他の実施例は、クロックの供給
を特定の方法で実行することである。上述したように、
クロックの供給はクロック信号をデータ信号によって転
送することにより実行される。データ信号経路とクロッ
ク信号経路との遅延は、一定の範囲でマッチングしてい
なければならない。本実施例はダブル帯域幅バスを実行
する。さて特に図８を参照して、ここには本発明の第３
実施例が示される。構成８５はシステムＡ９０およびシ
ステムＢ１００と呼ぶ２つのサブシステムによって構成
される。システムＡ９０は更に送信サブシステムと呼ば
れ、システムＢ１００は受信サブシステムと呼ばれる。
システムＡ９０は、データと２つの供給クロックをシス
テムＢ１００に送信する。両方のシステムは同じクロッ
クで動作し、従って、この構成は完全な同期システムで
ある。
【００３４】システムＡ９０は、４つのラッチ１つの排
他的ＯＲゲート９９および１つのマルチプレクサ１０１
によって構成される。ラッチ９７、９８および排他的Ｏ
Ｒゲート９９はトグル回路として構成される。これはラ
ッチ９７の出力をラッチ９８の入力に接続し、ラッチ９
８のＱ7 ＊出力をラッチ９７の入力に接続し、ラッチ９
８のＱ7 出力とラッチ９７の出力を排他的ＯＲゲート９
９に接続することによって達成される。その結果得られ
る出力ＭＵＸ ＳＥＬ１０７は、クロックＡ９１とクロ
ックＢ９２から引き出される。排他的ＯＲゲート９９の
出力はマルチプレクサの選択線に接続され、いずれの入
力が選択されるかを制御する。データ信号、ＤＡＴＡ１
９３とＤＡＴＡ２ ９４は、それぞれラッチ９５と９
６の入力に接続される。ラッチ９５の出力はマルチプレ
クサ１０１の入力１に接続され、ラッチ９６の出力はマ
ルチプレクサ１０１の入力０に接続される。クロックＡ
１１６は、未知の遅延Ｄ４ １１８を介してＡクロック
９１としてラッチ９５、ラッチ９６、およびラッチ９７
のクロック入力に接続される。クロックＢ１１７は、未
知の遅延Ｄ５ １１９を介してＡクロックＢ９２として
ラッチ９８のクロック入力に接続される。尚クロックＡ
１１６とクロックＢ１１７は同じ周波数で動作している
が、これらは、図９に示すように同一の時間には動作し
ていない。
他的ＯＲゲート９９および１つのマルチプレクサ１０１
によって構成される。ラッチ９７、９８および排他的Ｏ
Ｒゲート９９はトグル回路として構成される。これはラ
ッチ９７の出力をラッチ９８の入力に接続し、ラッチ９
８のＱ7 ＊出力をラッチ９７の入力に接続し、ラッチ９
８のＱ7 出力とラッチ９７の出力を排他的ＯＲゲート９
９に接続することによって達成される。その結果得られ
る出力ＭＵＸ ＳＥＬ１０７は、クロックＡ９１とクロ
ックＢ９２から引き出される。排他的ＯＲゲート９９の
出力はマルチプレクサの選択線に接続され、いずれの入
力が選択されるかを制御する。データ信号、ＤＡＴＡ１
９３とＤＡＴＡ２ ９４は、それぞれラッチ９５と９
６の入力に接続される。ラッチ９５の出力はマルチプレ
クサ１０１の入力１に接続され、ラッチ９６の出力はマ
ルチプレクサ１０１の入力０に接続される。クロックＡ
１１６は、未知の遅延Ｄ４ １１８を介してＡクロック
９１としてラッチ９５、ラッチ９６、およびラッチ９７
のクロック入力に接続される。クロックＢ１１７は、未
知の遅延Ｄ５ １１９を介してＡクロックＢ９２として
ラッチ９８のクロック入力に接続される。尚クロックＡ
１１６とクロックＢ１１７は同じ周波数で動作している
が、これらは、図９に示すように同一の時間には動作し
ていない。
【００３５】システムＡ９０は、３つの信号によってシ
ステムＢ１００に接続される。マルチプレクサ１０１の
Ｑ8 出力は未知の遅延Ｄ１ １０４を介してラッチ１０
９のＤ3 入力とラッチ１１０のＤ4 入力とに接続され
る。これはこの経路を横切っているから、ＴＤＡＴＡ１
０２はシステムＡ９０からシステムＢ１００に転送され
る。クロックＡ９１は未知の遅延Ｄ２ １０５を介して
システムＢ１００のラッチ１０９と接続され、Ａクロッ
クＢ９２は未知の遅延Ｄ３ １０６を介してシステムＢ
１００のラッチ１１０に接続される。本実施例におい
て、ＡクロックＡ９１とクロックＢ９２は供給クロック
である。本構成に於けるシステムＢ１００はそれぞれ２
つの並列ラッチからなる２組の並列ラッチによって構成
される。ラッチ１０９とラッチ１１０はシステムＡ９０
から同じデータを受け取るが、異なったクロックによっ
て制御される。このようなラッチ構成によってシステム
Ｂ１００により大きなデータの安定窓を提供し、従って
システムＢ１００のステート・デバイスの準備時間およ
び保持時間に対する要求の妨害を全て回避することがで
きる。クロックＡ１１６は、未知の遅延Ｄ７ １１９を
介してＢクロックＡ１１４としてシステムＢ１００に接
続される。クロックＢ１１７は未知の遅延Ｄ６ １２０
を介してＢクロックＢ１１３としてシステムＢ１００に
接続される。ラッチ１０９の出力は、ＢクロックＢ１１
３によって制御されるラッチ１１１の入力に接続され
る。ラッチ１１０の出力は、ＢクロックＡ１１４によっ
て制御されるラッチ１１２の入力に接続される。
ステムＢ１００に接続される。マルチプレクサ１０１の
Ｑ8 出力は未知の遅延Ｄ１ １０４を介してラッチ１０
９のＤ3 入力とラッチ１１０のＤ4 入力とに接続され
る。これはこの経路を横切っているから、ＴＤＡＴＡ１
０２はシステムＡ９０からシステムＢ１００に転送され
る。クロックＡ９１は未知の遅延Ｄ２ １０５を介して
システムＢ１００のラッチ１０９と接続され、Ａクロッ
クＢ９２は未知の遅延Ｄ３ １０６を介してシステムＢ
１００のラッチ１１０に接続される。本実施例におい
て、ＡクロックＡ９１とクロックＢ９２は供給クロック
である。本構成に於けるシステムＢ１００はそれぞれ２
つの並列ラッチからなる２組の並列ラッチによって構成
される。ラッチ１０９とラッチ１１０はシステムＡ９０
から同じデータを受け取るが、異なったクロックによっ
て制御される。このようなラッチ構成によってシステム
Ｂ１００により大きなデータの安定窓を提供し、従って
システムＢ１００のステート・デバイスの準備時間およ
び保持時間に対する要求の妨害を全て回避することがで
きる。クロックＡ１１６は、未知の遅延Ｄ７ １１９を
介してＢクロックＡ１１４としてシステムＢ１００に接
続される。クロックＢ１１７は未知の遅延Ｄ６ １２０
を介してＢクロックＢ１１３としてシステムＢ１００に
接続される。ラッチ１０９の出力は、ＢクロックＢ１１
３によって制御されるラッチ１１１の入力に接続され
る。ラッチ１１０の出力は、ＢクロックＡ１１４によっ
て制御されるラッチ１１２の入力に接続される。
【００３６】以前説明した実施例と同様にラッチ以外の
デバイスはステート・デバイスとして使用されることが
できる。もしラッチ９７と９８は１ビット・カウンタと
して構成される単一同期フリップフロップによって置換
えられるならば、同じ結果が達成される。同様に、ラッ
チ９５、９６、１０９、１１０、１１１、および１１２
はまた同期フリップフロップと置き換えることができ
る。再び図８および図９を参照して本発明の動作を説明
するが、この前記の帯域幅システムでは、データは各サ
イクル毎に変化する。システムＡ９０は、ＡクロックＡ
９１の各立上り端毎に新しいＤＡＴＡ１ ９３とＤＡＴ
Ａ２ ９４とを受信する。従って、ＡクロックＡ９１の
立上端では、データ１ ９３はラッチ９５を通過してマ
ルチプレクサ１０１のＡ入力に加えられ、ＤＡＴＡ２
９４はラッチ９６を通過してマルチプレクサ１０１のＢ
入力に加えられる。図８ではＭＵＸＳＥＬは、この点で
Ｈとして示されているからマルチプレクサ１０１の入力
１が選択され、これを経由して伝播し、ＴＤＡＴＡ１０
２として転送される。ＴＤＡＴＡ１０２は、未知の遅延
Ｄ１ １０４を介して転送され、ＲＤＡＴＡ１１５とし
てシステムＢ１００に到達する。この信号は、ＭＵＸ
ＳＥＬ１０３がＬになってＤＡＴＡ２ ９４を選択する
迄、ラッチ１０９とラッチ１１０の入力に有効なまま止
どまっている。ＲＤＡＴＡ１１５はＲ Ｃｌｋ Ａ１０
７に制御されてラッチ１０９を通過するが、このＲ Ｃ
ｌｋ Ａ１０７は未知の遅延Ｄ２ １０５を有するＡク
ロックＡ９１である。図９に示すようにラッチ１０９の
Ｑ3 出力は、若干遅れているＲ Ｃｌｋ Ａ１０７の次
の立上端迄ラッチ１１１の入力に止どまっている。従っ
て、ＢクロックＢ１１３には、ラッチ１１１にラッチ１
０９のＱ3 出力を捕捉するためにデータ安定時間の大き
な窓が与えられ、これによって受信データをシステムＢ
１００と同期させる。
デバイスはステート・デバイスとして使用されることが
できる。もしラッチ９７と９８は１ビット・カウンタと
して構成される単一同期フリップフロップによって置換
えられるならば、同じ結果が達成される。同様に、ラッ
チ９５、９６、１０９、１１０、１１１、および１１２
はまた同期フリップフロップと置き換えることができ
る。再び図８および図９を参照して本発明の動作を説明
するが、この前記の帯域幅システムでは、データは各サ
イクル毎に変化する。システムＡ９０は、ＡクロックＡ
９１の各立上り端毎に新しいＤＡＴＡ１ ９３とＤＡＴ
Ａ２ ９４とを受信する。従って、ＡクロックＡ９１の
立上端では、データ１ ９３はラッチ９５を通過してマ
ルチプレクサ１０１のＡ入力に加えられ、ＤＡＴＡ２
９４はラッチ９６を通過してマルチプレクサ１０１のＢ
入力に加えられる。図８ではＭＵＸＳＥＬは、この点で
Ｈとして示されているからマルチプレクサ１０１の入力
１が選択され、これを経由して伝播し、ＴＤＡＴＡ１０
２として転送される。ＴＤＡＴＡ１０２は、未知の遅延
Ｄ１ １０４を介して転送され、ＲＤＡＴＡ１１５とし
てシステムＢ１００に到達する。この信号は、ＭＵＸ
ＳＥＬ１０３がＬになってＤＡＴＡ２ ９４を選択する
迄、ラッチ１０９とラッチ１１０の入力に有効なまま止
どまっている。ＲＤＡＴＡ１１５はＲ Ｃｌｋ Ａ１０
７に制御されてラッチ１０９を通過するが、このＲ Ｃ
ｌｋ Ａ１０７は未知の遅延Ｄ２ １０５を有するＡク
ロックＡ９１である。図９に示すようにラッチ１０９の
Ｑ3 出力は、若干遅れているＲ Ｃｌｋ Ａ１０７の次
の立上端迄ラッチ１１１の入力に止どまっている。従っ
て、ＢクロックＢ１１３には、ラッチ１１１にラッチ１
０９のＱ3 出力を捕捉するためにデータ安定時間の大き
な窓が与えられ、これによって受信データをシステムＢ
１００と同期させる。
【００３７】ＤＡＴＡ１ ９３がラッチが９５からラッ
チ１１１に伝播している間に、ＤＡＴＡ２ ９４は同じ
サイクルでＭＵＸ ＳＥＬ１０３によって選択され、こ
れが未知の遅延Ｄ１ １０４を介してＴＤＡＴＡ１０２
と同様にＲＤＡＴＡ１１５として伝播することを可能に
する。このシーケンスはＡクロックＢ９２の立上り端に
よって開始される。従って、図８を参照して、Ａクロッ
クＢ９２によって発生されるＲＤＡＴＡ１１５の第２遷
移では、データはＲ Ｃｌｋ Ｂ１０８に制御されてラ
ッチ１１０を通過するが、このＲ Ｃｌｋ Ｂ１０８は
未知の遅延Ｄ３１０６を有するＡクロックＢ９２であ
る。ラッチ１１０のＱ4 出力は、Ｒ Ｃｌｋ Ｂ１０８
の次のＬからＨへの遷移迄安定状態にあり、従って、Ｑ
4 出力をラッチ１１２に捕捉するためＢクロックＡ１１
４にデータ安定時間の大きな窓を与え、これによって受
信データをシステムＢ１００と同期させる。
チ１１１に伝播している間に、ＤＡＴＡ２ ９４は同じ
サイクルでＭＵＸ ＳＥＬ１０３によって選択され、こ
れが未知の遅延Ｄ１ １０４を介してＴＤＡＴＡ１０２
と同様にＲＤＡＴＡ１１５として伝播することを可能に
する。このシーケンスはＡクロックＢ９２の立上り端に
よって開始される。従って、図８を参照して、Ａクロッ
クＢ９２によって発生されるＲＤＡＴＡ１１５の第２遷
移では、データはＲ Ｃｌｋ Ｂ１０８に制御されてラ
ッチ１１０を通過するが、このＲ Ｃｌｋ Ｂ１０８は
未知の遅延Ｄ３１０６を有するＡクロックＢ９２であ
る。ラッチ１１０のＱ4 出力は、Ｒ Ｃｌｋ Ｂ１０８
の次のＬからＨへの遷移迄安定状態にあり、従って、Ｑ
4 出力をラッチ１１２に捕捉するためＢクロックＡ１１
４にデータ安定時間の大きな窓を与え、これによって受
信データをシステムＢ１００と同期させる。
【００３８】上述したデータの受信および転送のシーケ
ンスは、クロックの各サイクル毎に繰り返されるが、そ
の理由は、この全帯域幅システムでは、データが各サイ
クル毎に潜在的に状態を変化させることができるからで
ある。本発明によれば、イベントのシーケンスは、受信
したデータが受信用のステート・デバイスの準備時間と
保持時間に対する要求を満足するのに十分な長さだけこ
のデバイスで安定していることを保証する。システムＡ
９０からシステムＢ１００にデータを転送する上述のシ
ーケンスは、遅延に関する一定の条件が満足されれば、
うまく動作する。Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６
およびＤ７で示されるシステムの遅延は望ましくない未
知の値であり、サブシステム間でうまくデータを転送す
るには、処理されなければならない。下記の式は、シス
テムの適切な動作を保証する遅延値に対する制約条件で
ある。
ンスは、クロックの各サイクル毎に繰り返されるが、そ
の理由は、この全帯域幅システムでは、データが各サイ
クル毎に潜在的に状態を変化させることができるからで
ある。本発明によれば、イベントのシーケンスは、受信
したデータが受信用のステート・デバイスの準備時間と
保持時間に対する要求を満足するのに十分な長さだけこ
のデバイスで安定していることを保証する。システムＡ
９０からシステムＢ１００にデータを転送する上述のシ
ーケンスは、遅延に関する一定の条件が満足されれば、
うまく動作する。Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６
およびＤ７で示されるシステムの遅延は望ましくない未
知の値であり、サブシステム間でうまくデータを転送す
るには、処理されなければならない。下記の式は、シス
テムの適切な動作を保証する遅延値に対する制約条件で
ある。
【００３９】｜Ｄ１−Ｄ２｜＜１／４クロック・サイク
ル ｜Ｄ１−Ｄ３｜＜１／４クロック・サイクル Ｄ１＋Ｄ４＜Ｄ６＋３／４サイクル Ｄ１＋Ｄ５＜Ｄ７＋３／４サイクル Ｄ２＋Ｄ４＜Ｄ６＋３／４サイクル Ｄ３＋Ｄ５＜Ｄ７＋３／４サイクル Ｄ４＋Ｄ２＞Ｄ６−１／４サイクル Ｄ３＋Ｄ５＞Ｄ７−７／１サイクル
ル ｜Ｄ１−Ｄ３｜＜１／４クロック・サイクル Ｄ１＋Ｄ４＜Ｄ６＋３／４サイクル Ｄ１＋Ｄ５＜Ｄ７＋３／４サイクル Ｄ２＋Ｄ４＜Ｄ６＋３／４サイクル Ｄ３＋Ｄ５＜Ｄ７＋３／４サイクル Ｄ４＋Ｄ２＞Ｄ６−１／４サイクル Ｄ３＋Ｄ５＞Ｄ７−７／１サイクル
【図面の簡単な説明】
【図１】本発明の第１実施例のブロック図である。
【図２】図１の実施例のタイミング図である。
【図３】図１の実施例の原理を一般化して実施したブロ
ック図である。
ック図である。
【図４】本発明の第２実施例のブロック図である。
【図５】図４の実施例のタイミング図である。
【図６】図４の実施例の原理を一般化して実施したブロ
ック図である。
ック図である。
【図７】ダブル・エッジ・トリガ・フリップフロップの
ブロック図である。
ブロック図である。
【図８】本発明の第３実施例のブロック図である。
【図９】図８の実施例のタイミング図である。
２０ システムＡ（送信サブシステム） ３０ システムＢ（受信サブシステム）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イングレイアム アンドリュー ディー アメリカ合衆国 マサチューセッツ州 01720 アクトン ピューリタン ロー ド ６ (72)発明者 サマラス ウィリアム エイ アメリカ合衆国 ニューハンプシャー州 03874 シーブルック ビーチ ハド ソン ストリート 545 (56)参考文献 特開 昭60−24667（ＪＰ，Ａ) 実開 昭58−11357（ＪＰ，Ｕ) 特公 平６−71255（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02 H04L 25/02
Claims (14)
- 【請求項１】 （ａ）並列に構成されたＮ個のステート
・デバイスから成る第１システム、 （ｂ）マルチプレクサ及びデータ・アイテム受信ステー
ト・デバイスから成り、マルチプレクサの出力が、デー
タ・アイテム受信ステート・デバイスの入力に接続され
ており、第１システムが、そのＮ個のステート・デバイ
スの出力がマルチプレクサの対応する入力に接続される
ことによって、接続されている第２システム、 （ｃ）クロック経路によって第１システム及び第２シス
テムに接続された１つのサイクル時間を有するクロック
信号であり、このクロック信号が第１システムと第２シ
ステムとの間でスキューされ、クロック信号のスキュー
＋データ転送時間がクロック信号のサイクル時間を越え
る、上記のクロック信号、 （ｄ）Ｎ個のステート・デバイスの間で連続的に循環し
てＮ個のステート・デバイスを動作することによって、
データ経路に沿って逐次転送される一連のデータ・アイ
テムを捕捉し、捕捉されたデータ・アイテムの各々をク
ロック信号のサイクル時間よりも長い時間の間保持する
手段、 （ｅ）上記のマルチプレクサの複数の入力の間で連続的
に循環することによって入力を逐次選択し、位相がずら
されたデータ・アイテムを入力から逐次マルチプレクサ
の出力線に転送する、上記のマルチプレクサ、及び （ｆ）クロック信号の機能として、マルチプレクサの出
力からのデータ・アイテムを逐次捕捉する、上記のデー
タ・アイテム受信ステート・デバイス、から成るディジ
タルシステム。 - 【請求項２】 （ａ）第１システム、 （ｂ）データ経路及び供給クロック経路によって第１シ
ステムに接続された第２システムであり、並列に構成さ
れたＮ個のステート・デバイス、Ｎ個入力のマルチプレ
クサ、及びデータ・アイテム受信ステート・デバイスか
ら成り、Ｎ個のステート・デバイスの出力が、Ｎ個入力
のマルチプレクサの対応する入力に接続され、Ｎ個入力
のマルチプレクサの出力が、データ・アイテム受信ステ
ート・デバイスの入力に接続されている、上記の第２シ
ステム、 （ｃ）第１システム及び第２システムにクロック経路に
よって接続された１つのサイクル時間を有するクロック
信号であり、このクロック信号が第１システムと第２シ
ステムとの間でスキューされ、クロック信号のスキュー
＋データ転送時間がクロック信号のサイクル時間を越え
る、上記のクロック信号、 （ｄ）第１システムのクロック信号の間接機能として供
給クロック信号を発生するように構成され、この供給ク
ロック信号が、供給クロック経路を介して第２システム
のＮ個のステート・デバイスに、間接的に接続されてお
り、供給クロック経路が第１転送時間遅れ、Ｄ３を有す
る、上記の第１システム、 （ｅ）第２システムのＮ個のステート・デバイスの入力
に、データ経路によって接続され、データ経路が第２転
送時間遅れ、Ｄ４を有し、データ経路及び供給クロック
経路が、｜Ｄ３−Ｄ４｜がサイクル時間の１／２未満で
あるように、相互に関連して構成されている、上記の第
１システム、 （ｆ）第１システムのクロック信号の直接機能として、
一連のデータ・アイテムをデータ経路に沿って逐次転送
するように構成された、上記の第１システム、 （ｇ）Ｎ個のステート・デバイスを逐次イネーブルし、
Ｎ個のステート・デバイスの間で位相をずらして連続的
に循環することによって、データ経路に沿って転送され
るデータ・アイテムを捕捉する手段、及び （ｈ）捕捉されたデータ・アイテムの各々を、クロック
信号のサイクル時間よりも長い時間の間第２システムの
Ｎ個のステート・デバイスの一つに保持する手段、から
なるディジタルシステム。 - 【請求項３】 （ａ）第１システム、 （ｂ）データ経路及び供給クロック経路によって第１シ
ステムに接続された第２システムであり、並列に構成さ
れたＮ個のステート・デバイス、Ｎ個入力のマルチプレ
クサ及びデータ・アイテム受信ステート・デバイスから
成り、Ｎ個のステート・デバイスの出力が、Ｎ個入力の
マルチプレクサの対応する入力に接続されており、Ｎ個
入力のマルチプレクサの出力が、データ・アイテム受信
ステート・デバイスの入力に接続されている、上記の第
２システム、 （ｃ）第１システム及び第２システムにクロック経路に
よって接続された１つのサイクル時間を有するクロック
信号であり、このクロック信号が第１システム及び第２
システムとの間でスキューされ、クロック信号のスキュ
ー＋データ転送時間が、クロック信号のサイクル時間を
越える、上記のクロック信号、 （ｄ）第１システムのクロック信号の間接機能として供
給クロック信号を発生するように構成され、この供給ク
ロック信号が、第２システムの並列に構成されたＮ個の
ステート・デバイスに供給クロック経路を介して間接的
に接続されており、供給クロック経路が第１転送時間遅
れ、Ｄ３を有する、上記の第１システム、 （ｅ）第２システムの並列に構成されたＮ個のステート
・デバイスの入力にデータ経路によって接続され、デー
タ経路が第２転送時間遅れ、Ｄ４を有し、データ経路及
び供給クロック経路が、｜Ｄ３−Ｄ４｜がサイクル時間
の１／２未満であるように、相互に関連して構成されて
いる、上記の第１システム、 （ｆ）第１システム内のクロック信号の直接機能とし
て、一連のデータ・アイテムをデータ経路に沿って逐次
転送するように構成された、上記の第１システム、 （ｇ）Ｎ個のステート・デバイスを逐次イネーブルし
て、Ｎ個のステート・デバイスの間で位相をずらして連
続的に循環することによってデータ経路に沿って転送さ
れるデータ・アイテムを捕捉する手段、 （ｈ）捕捉されたデータ・アイテムの各々を、クロック
信号のサイクル時間よりも長い時間の間第２システムの
Ｎ個のステート・デバイスの一つに保持する手段、 （ｉ）入力を連続的に循環することによって入力を逐次
選択し、位相がずらされたデータ・アイテムをマルチプ
レクサの入力からマルチプレクサの出力へ転送する、上
記のマルチプレクサ、 （ｊ）マルチプレクサの出力のデータ・アイテムを逐次
捕捉するように構成された、上記の前記データ・アイテ
ム受信ステート・デバイスから成る、ディジタルシステ
ム。 - 【請求項４】 （ａ）並列に構成されたステート・デバ
イスの組及び一つの出力を有するマルチプレクサから成
る第１システム、 （ｂ）入力を有するステート・デバイスの第１の組及び
ステート・デバイスの第２の組から成り、第１システム
のマルチプレクサの出力が、データ経路によって第２シ
ステムのステート・デバイスの第１の組の入力に接続さ
れており、データ経路が第１転送時間遅れ、Ｄ１を有し
ており、ステート・デバイスの第１の組の出力が、ステ
ート・デバイスの第２の組の入力に接続されている第２
システム、 （ｃ）１つのサイクル時間を有する第１クロック信号及
び第２クロック信号であり、各々が、それぞれ第１の供
給クロック経路及び第２の供給クロック経路によって第
１システム及び第２システムに接続されており、第１及
び第２供給クロック経路が、それぞれ第２及び第３転送
時間遅れＤ２及びＤ３を有しており、第１及び第２クロ
ック信号が、第１システムから第２システムのステート
・デバイスの第１の組に、供給クロック経路に沿って供
給される第１クロック信号及び第２クロック信号、 （ｄ）｜Ｄ１−Ｄ２｜が第１クロック信号のサイクル時
間の４分の１未満であるように相互に関連して構成され
た、上記のデータ経路及び第１供給クロック経路、 （ｅ）｜Ｄ１−Ｄ３｜が第２クロック信号のサイクル時
間の４分の１未満であるように相互に関連して構成され
た、上記のデータ経路及び第２供給クロック経路、 （ｆ）第１システムの第１及び第２クロック信号の間接
機能としデータ・アイテムを逐次転送するように構成さ
れた、上記の第１システム、 （ｇ）Ｎ個のステート・デバイスを逐次イネーブルし、
ステート・デバイスの第１の組の間で位相をずらして連
続的に循環することによって、データ経路に沿って転送
されるデータ・アイテムを捕捉する手段、 （ｈ）捕捉されたデータ・アイテムの各々を、クロック
信号のサイクル時間よりも長い時間の間第２システムに
Ｎ個のステート・デバイスの一つに保持する手段、及び （ｉ）第２システムの第１及び第２クロック信号の直接
機能として、ステート・デバイスの第１の組の出力のデ
ータ・アイテムを捕捉するように構成されたステート・
デバイスの上記の第２の組、から成るディジタルシステ
ム。 - 【請求項５】 第１システムと第２システムとの間で一
連のデータ・アイテムを正確に転送し、この第１システ
ムと第２システムの各々は１つのサイクル時間を有する
クロック信号に接続され、このクロック信号は第１シス
テムと第２システムとの間でスキューされ、クロック信
号のスキュー＋データ転送時間がこのクロック信号のサ
イクル時間を越える方法において、上記の方法は、 （ａ）第１システムにおけるクロック信号の直接機能と
して、第１システムのデータ経路に沿ってデータ・アイ
テムを逐次転送するステップ、 （ｂ）データ経路を第１システムで並列に構成されたＮ
個のステート・デバイスの入力に接続するステップ、 （ｃ）第１システムのクロック信号の第１間接機能とし
てＮ個のステート・デバイスを逐次イネーブルし、Ｎ個
のステート・デバイスの間で位相をずらして連続的に循
環することによって、データ経路に沿って逐次転送され
ているデータ・アイテムを補足するステップ、 （ｄ）Ｎ個のステート・デバイスの出力を第２システム
のマルチプレクサの対応する入力に接続するステップ、 （ｅ）マルチプレククサの出力線を第２システムのデー
タ・アイテム受信ステート・デバイスの入力に接続する
ステップ、 （ｆ）第２システムのクロック信号の第２間接機能とし
てマルチプレクサの選択線を動作させ、入力を連続的に
循環することによって入力を逐次選択し、位相がずらさ
れたデータ・アイテムを入力から逐次マルチプレクサの
出力線に転送するステップ、 （ｇ）第２システムのクロック信号の直接機能としてデ
ータ・アイテム受信ステート・デバイスをイネーブル
し、マルチプレクサの出力線でデータ・アイテムを逐次
補足するステップ、および （ｆ）クロック信号の第１間接機能をセットし、前記補
足されたデータ・アイテムの各々をクロック信号のサイ
クル時間よりも長い時間の間第１システムのＮ個のステ
ート・デバイスの一つに保持するステップによって構成
されることを特徴とする方法。 - 【請求項６】 上記の第１システムの上記のＮ個のステ
ート・デバイスが並列ラッチによって構成されることを
特徴とする請求項５記載の方法。 - 【請求項７】 上記の第１システムの上記のＮ個のステ
ート・デバイスが並列フリップフロップによって構成さ
れていることを特徴とする請求項５記載の方法。 - 【請求項８】 上記のデータ・アイテム受信ステート・
デバイスがラッチによって構成されることを特徴とする
請求項５記載の方法。 - 【請求項９】 上記のデータ・アイテム受信ステート・
デバイスがフリップフリップによって構成されることを
特徴とする請求項５記載の方法。 - 【請求項１０】 第１システムと第２システムとの間で
一連のデータ・アイテムを正確に転送し、この第１シス
テムと第２システムの各々は１つのサイクル時間を有す
るクロック信号に接続され、このクロック信号は第１シ
ステムと第２システムとの間でスキューされ、クロック
信号のスキュー＋データ転送時間がこのクロック信号の
サイクル時間を越える方法において、上記の方法は、 （ａ）第１システムにおけるクロック信号の直接機能と
して、第１システムを第２システムに接続するデータ経
路に沿ってデータ・アイテムを逐次転送するステップで
あって、上記のデータ経路は第１転送時間遅れ、Ｄ１を
有する上記のステップ、 （ｂ）データ経路を並列に構成されたＮ個のステート・
デバイスに接続するステップであって、上記のＮ個のデ
ータ・デバイスが第２システムに位置する上記のステッ
プ、 （ｃ）第１システムのクロック信号の間接機能として、
供給クロック信号を発生するステップ、 （ｄ）供給クロック信号をクロック経路に沿って第２シ
ステムのＮ個のステート・デバイスに転送するステップ
であって、上記のクロック経路が第２転送時間遅れ、Ｄ
２を有し、前記供給クロック信号が前記データ・アイテ
ムと同期して転送される上記のステップ、 （ｅ）｜Ｄ２−Ｄ１｜がサイクル時間の１／２未満であ
るように、データ経路とクロック経路とを相互に関連し
て構成するステップ、 （ｆ）第２システムにおける供給クロック信号の機能と
して、Ｎ個のステート・デバイスを逐次イネーブルし、
Ｎ個のステート・デバイスの間で位相をずらして連続的
に循環することによって、データ経路に沿って転送され
るデータ・アイテムを補足するステップ、 （ｇ）Ｎ個のステート・デバイスの出力を第２システム
のマルチプレクサの対応する入力に接続するステップ、 （ｈ）マルチプレクサの出力線を第２システムのデータ
・アイテム受信ステート・デバイスの入力に接続するス
テップ、 （ｉ）第２のシステムのクロック信号の第２間接機能と
してマルチプレクサの選択線を動作させ、入力を連続的
に循環することによって入力を逐次選択し、位相がずら
されたデータ・アイテムを入力から逐次マルチプレクサ
の出力線に転送するステップ、 （ｊ）第２システムのクロック信号の直接機能としての
データ・アイテム受信ステート・デバイスをイネーブル
し、マルチプレクサの出力線でデータ・アイテムを逐次
捕捉するステップ、 （ｋ）クロック信号の間接機能をセットし、前記捕捉さ
れたデート・アイテムの各々をクロック信号のサイクル
時間よりも長い時間の間第２システムのＮ個のステート
・デバイスの一つに保持するステップによって構成され
ることを特徴とする方法。 - 【請求項１１】 上記のＮ個のステート・デバイスがラ
ッチによって構成されていることを特徴とする請求項１
０記載の方法。 - 【請求項１２】 上記の複数のデバイスが並列フリップ
フロップによって構成されることを特徴とする請求項１
０記載の方法。 - 【請求項１３】 上記のデータ・アイテム受信ステート
・デバイスがラッチによって構成されることを特徴とす
る請求項１０記載の方法。 - 【請求項１４】 上記のデータ・アイテム受信ステート
・デバイスがフリップフロップによって構成されること
を特徴とする請求項１０記載の方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/176,570 US4811364A (en) | 1988-04-01 | 1988-04-01 | Method and apparatus for stabilized data transmission |
| US176570 | 1988-04-01 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1503888A Division JPH0671255B2 (ja) | 1988-04-01 | 1989-03-14 | 安定化データの転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09238128A JPH09238128A (ja) | 1997-09-09 |
| JP2919799B2 true JP2919799B2 (ja) | 1999-07-19 |
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Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1503888A Expired - Lifetime JPH0671255B2 (ja) | 1988-04-01 | 1989-03-14 | 安定化データの転送方法 |
| JP34309796A Expired - Lifetime JP2919799B2 (ja) | 1988-04-01 | 1996-12-24 | データ転送が安定化されたディジタルシステム |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1503888A Expired - Lifetime JPH0671255B2 (ja) | 1988-04-01 | 1989-03-14 | 安定化データの転送方法 |
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| JP (2) | JPH0671255B2 (ja) |
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| CA (1) | CA1307598C (ja) |
| WO (1) | WO1989009523A1 (ja) |
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|---|---|---|---|---|
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| US5003537A (en) * | 1989-06-22 | 1991-03-26 | Digital Equipment Corporation | Method of transmitting data at full bandwidth within a synchronous system when clock skew plus delay exceeds the cycle time |
| US5001731A (en) * | 1989-10-02 | 1991-03-19 | Motorola, Inc. | Method and apparatus for eliminating clockskew race condition errors |
| US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
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