KR100555449B1 - 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법 - Google Patents

고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법 Download PDF

Info

Publication number
KR100555449B1
KR100555449B1 KR1019980008352A KR19980008352A KR100555449B1 KR 100555449 B1 KR100555449 B1 KR 100555449B1 KR 1019980008352 A KR1019980008352 A KR 1019980008352A KR 19980008352 A KR19980008352 A KR 19980008352A KR 100555449 B1 KR100555449 B1 KR 100555449B1
Authority
KR
South Korea
Prior art keywords
clock signal
signal
level
clock
transmitter
Prior art date
Application number
KR1019980008352A
Other languages
English (en)
Other versions
KR19990074638A (ko
Inventor
신영민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019980008352A priority Critical patent/KR100555449B1/ko
Publication of KR19990074638A publication Critical patent/KR19990074638A/ko
Application granted granted Critical
Publication of KR100555449B1 publication Critical patent/KR100555449B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)

Abstract

고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작 방법이 개시된다. 이 회로는 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부와, 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 신호 변환 수단과, 신호 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 검출하는 레벨 검출 수단 및 아날로그 형태의 클럭 신호에 응답하여 래치한 데이타 신호의 레벨을 피크간 중간값을 기준으로서 인식하는 수신부를 구비하는 것을 특징으로 한다.

Description

고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작 방법{Clock forwarding circuit adopting high speed transceiver level and operating method thereof}
본 발명은 고속 송/수신 레벨을 채용하는 클럭 포워딩(forwarding)에 관한 것으로서, 특히, 동적으로 가변된 기준 전압을 이용하여 송신부에서 전송된 신호의 레벨을 인식할 수 있는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작 방법에 관한 것이다.
고속 송/수신 레벨과 클럭 포워딩 방식은 현재의 집적회로들이 점점 더 고속화되고 인터페이스도 함께 고속화됨에 따라 점차 중요성이 증대되고 사용도 많아지고 있다. 종래의 고속 송/수신 레벨(HSTL:High Speed Transceiver Level)을 채용하는 클럭 포워딩 회로의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 종래의 HSTL을 채용하는 클럭 포워딩 회로의 개략적인 블럭도로서, 송신부(10) 및 수신부(12)로 구성된다.
도 2는 도 1에 도시된 수신부(12)의 개략적인 블럭도로서, 전압 비교기(20), 제1 및 제2 래치들(22 및 24)로 구성된다.
도 3은 도 1에 도시된 종래의 클럭 포워딩 회로를 설명하기 위한 그래프이다.
도 1에 도시된 수신부(12)는 송신부(10)로부터 출력되는 신호의 레벨을 기준 전압(Vref)를 기준으로 인식하는 역할을 한다. 즉, 수신부(12)는 Vrefㅁ100㎷ 스윙(swing) 폭을 갖는 데이타 신호(DATA)와 클럭 신호(CLK)를 입력되고, 전원 공급기(미도시)나 전압 발생기(미도시)를 통해 출력되는 기준 전압(Vref)를 입력하고, 입력된 신호(DATA 및 CLK)의 기준이 되는 기준 전압(Vref)에 의해 데이타 신호(DATA)의 레벨을 인식한다. 이러한 방식을 고속 송/수신 레벨(HSTL)이라 한다.
한편, 클럭 포워딩 방식이란, 입/출력시 수신부(12)를 향해 송신부(10)가 데이타(DATA)와 클럭 신호(CLK)를 함께 보내는 클럭 방식을 의미한다. 이 방식에서, 수신부(12)는 1차적으로 클럭 신호(CLK)를 통해 도 2에 도시된 제1 래치(22)로 데이타 신호(DATA)를 래치한 다음, 내부 클럭 신호(ICLK)에 맞추어 동작하게 된다.
일반적으로, 공급 전압(VDD)은 1.5 볼트이며, 기준 전압(Vref)은 1/2VDD인 0.75볼트가 되므로, 이에 기반한 입/출력 신호들은 0.75ㅁ100㎷로 동작하게 된다. 통상적인 방법으로 수신부(12)는 도 2에 도시된 바와 같이 전압 비교기(20)를 사용하여 기준 전압(Vref)과 입력 신호(DATA)의 레벨을 비교하고, 비교된 결과에 따라 입력 신호의 레벨을 결정한다. 이 때, 항상 기준 전압(Vref)이 기준이 되므로, 입력 신호(DATA)들은 기준 전압을 중심으로 입력되어야 한다.
그러나, 집적회로간의 인터페이스의 영향으로 수신부(12)에 입력되는 신호(DATA)들의 레벨이 변한다면 고정된 기준 전압(Vref)에 의해 신호의 레벨이 제대로 검출될 수 없게 되는 문제점이 있다. 여기서, 송신부(10) 내부의 전압 강하에 의해 신호 레벨이 강하되어 출력될 수도 있고, 인터페이스의 부하 커패시턴스등에 의해 입력 신호 레벨이 손상되어 출력될 수도 있기 때문에 더욱 입력 신호의 레벨 검출이 제대로 수행될 수 없다.
즉, 데이타 신호(DATA) 또는/및 클럭 신호(CLK)의 레벨이 송신부(10) 자체의 전압 강하 또는 잡음등에 의해 도 3에 도시된 바와 같이 ⓑ나 ⓒ처럼 변할 경우, 수신기(12)는 기준 전압(Vref) 대비 이 신호들(ⓑ 및 ⓒ)의 레벨을 검출하는 도 2에 도시된 전압 비교기(20)의 형태로 패드가 구성되어 있으므로, 입력 신호의 레벨을 제대로 인식할 수 없게 된다. 즉, 수신기(12)는 ⓑ를 항상 "고" 레벨로 인식하고, ⓒ를 항상 "저"레벨로 인식하게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 송신부를 통해 전송되는 클럭 신호의 레벨 상태에 따라 가변되는 기준 전압을 기준으로 데이타 신호의 레벨을 인식할 수 있는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 동작 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로는 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부와, 상기 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 신호 변환 수단과, 상기 신호 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 검출하는 레벨 검출 수단 및 아날로그 형태의 상기 클럭 신호에 응답하여 래치한 상기 데이타 신호의 레벨을 상기 피크간 중간값을 기준으로서 인식하는 수신부로 구성되는 것이 바람직하다.
또는, 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로는 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부 및 상기 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하고, 아날로그 형태의 상기 클럭 신호에 응답하여 래치한 상기 데이타 신호의 레벨을 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 기준으로서 인식하는 수신부로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부 및 아날로그 형태의 상기 클럭 신호에 응답하여 상기 데이타 신호를 래치하는 수신부를 갖는 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 동작 방법은, 상기 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 단계와, 변환된 상기 디지탈 형태의 클럭 신호의 피크간 중간값을 검출하는 단계와, 상기 아날로그 형태의 상기 클럭 신호에 응답하여 상기 데이타 신호를 래치하는 단계 및 래치한 상기 데이타 신호의 레벨을 상기 피크간 중간값을 기준으로서 인식하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 바람직한 일실시예의 개략적인 블럭도로서, 송신부(30), 신호 변환부(32), 레벨 검출부(34) 및 수신부(36)로 구성된다.
도 4에 도시된 송신부(30)는 일정한 주파수와 듀티 사이클을 갖는 클럭 신호(CLK) 및 데이타 신호(DATA)를 수신부(36)의 데이타 입력 단자(D) 및 클럭 입력단자(C)로 각각 출력한다. 신호 변환부(32)는 송신부(30)로부터 출력되는 아날로그 형태의 클럭 신호(CLK)를 입력하여 디지탈 형태의 클럭 신호로 변환하고, 변환된 클럭 신호를 레벨 검출부(34)로 출력한다.
레벨 검출부(34)는 신호 변환부(32)로부터 입력한 디지탈 형태의 클럭 신호의 피크 대 피크간(peak to peak) 전압의 중간레벨을 검출하고, 검출된 레벨을 기준 전압(Vref)으로서 수신부(36)의 기준 전압 입력 단자(V)로 출력한다. 수신부(36)는 아날로그 형태의 클럭 신호에 응답하여 데이타 신호(DATA)를 래치하고, 래치된 데이타 신호(DATA)의 레벨을 레벨 검출부(34)로부터 출력되는 기준 전압(Vref)을 기준으로 검출한다.
즉, 도 4에 도시된 회로의 동작 방법을 살펴보면, 먼저 클럭 신호를 디지탈 형태의 클럭 신호로 변환하고, 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 검출하고, 아날로그 형태의 클럭 신호에 응답하여 데이타 신호를 래치하고, 래치한 데이타 신호의 레벨을 피크간 중간값을 기준으로서 인식한다.
도 5는 도 4에 도시된 회로를 설명하기 위한 그래프이다.
전술한 도 4에 도시된 회로에서, 기준 전압(Vref)은 종래의 회로에서와 같이 고정되어 있는 것이 아니라 도 5에 도시된 바와 같이, 송신부(30)의 출력 레벨이 변할 경우에 적응적으로 가변되기 때문에 정확하게 입력 신호(DATA)의 레벨이 검출될 수 있다. 즉, 도 5에 도시된 바와 같이, 종래의 기준 전압(1/2VDD)보다 데이타 신호(DATA)의 레벨이 전반적으로 낮을 때, 본 발명에 의한 기준 전압(38)은 변화된 레벨을 추종하여 데이타 신호의 레벨이 정확하게 검출될 수 있도록 한다. 또한, 종래의 기준 전압(1/2VDD)보다 데이타 신호(DATA)의 레벨이 전반적으로 높을 때, 본 발명에 의한 기준 전압(40)은 변환된 레벨을 추종하여 데이타 신호의 레벨이 정확하게 검출될 수 있도록 한다.
도 6은 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 바람직한 다른 실시예의 개략적인 블럭도로서, 송신부(60) 및 신호 변환부(64), 레벨 검출부(66) 및 수신기(68)로 구성된 수신부(62)로 구성된다.
도 6에 도시된 본 발명에 의한 송/수신 레벨을 채용하는 클럭 포워딩 회로의 수신기(68), 송신부(60), 신호 변환부(64) 및 레벨 검출부(66)는 도 4에 도시된 수신부(36), 송신부(30), 신호 변환부(32) 및 레벨 검출부(34)에 각각 대응하며 동일한 기능을 수행한다. 다만, 도 6에 도시된 회로는 신호 변환부(64) 및 레벨 검출부(66)들이 수신부(62)에 내장될 뿐이다.
이상에서 설명한 바와 같이, 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작 방법은 송신부 내부의 전압 강하에 의해 감소되거나 인터페이스의 로딩 커패시턴스에 의해 손상된 데이타 신호의 레벨을 동적 범위를 갖는 기준 신호를 기준으로 인식하기 때문에 정확하게 데이타 신호의 레벨을 검출할 수 있는 효과가 있다.
도 1은 종래의 HSTL을 채용하는 클럭 포워딩 회로의 개략적인 블럭도이다.
도 2는 도 1에 도시된 수신부의 개략적인 블럭도이다.
도 3은 도 1에 도시된 종래의 클럭 포워딩 회로를 설명하기 위한 그래프이다.
도 4는 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 바람직한 일실시예의 개략적인 블럭도이다.
도 5는 도 4에 도시된 회로를 설명하기 위한 그래프이다.
도 6은 본 발명에 의한 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 바람직한 다른 실시예의 개략적인 블럭도이다.

Claims (3)

  1. 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부;
    상기 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 신호 변환 수단;
    상기 신호 변환된 디지탈 형태의 클럭 신호의 최대 피크와 최소 피크의 중간값을 검출하는 레벨 검출 수단; 및
    아날로그 형태의 상기 클럭 신호에 응답하여 래치한 상기 데이타 신호의 레벨을 상기 피크간 중간값을 기준으로서 인식하는 수신부를 구비하는 것을 특징으로 하는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로.
  2. 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부; 및
    상기 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하고, 아날로그 형태의 상기 클럭 신호에 응답하여 래치한 상기 데이타 신호의 레벨을 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 기준으로서 인식하는 수신부를 구비하는 것을 특징으로 하는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로.
  3. 데이타 신호와 클럭 신호를 아날로그 형태로 전송하는 송신부 및 아날로그 형태의 상기 클럭 신호에 응답하여 상기 데이타 신호를 래치하는 수신부를 구비하는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 동작 방법에 있어서,
    상기 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 단계;
    변환된 상기 디지탈 형태의 클럭 신호의 최대 피크와 최소 피크의 중간값을 검출하는 단계;
    상기 아날로그 형태의 상기 클럭 신호에 응답하여 상기 데이타 신호를 래치하는 단계; 및
    상기 중간값을 기준으로 래치한 상기 데이타 신호의 레벨을 인식하는 단계를 구비하는 것을 특징으로 하는 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로의 동작 방법.
KR1019980008352A 1998-03-12 1998-03-12 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법 KR100555449B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980008352A KR100555449B1 (ko) 1998-03-12 1998-03-12 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980008352A KR100555449B1 (ko) 1998-03-12 1998-03-12 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법

Publications (2)

Publication Number Publication Date
KR19990074638A KR19990074638A (ko) 1999-10-05
KR100555449B1 true KR100555449B1 (ko) 2006-04-21

Family

ID=37180710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980008352A KR100555449B1 (ko) 1998-03-12 1998-03-12 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법

Country Status (1)

Country Link
KR (1) KR100555449B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811364A (en) * 1988-04-01 1989-03-07 Digital Equipment Corporation Method and apparatus for stabilized data transmission
JPH05199249A (ja) * 1992-01-20 1993-08-06 Mitsubishi Electric Corp 伝送装置
JPH0898284A (ja) * 1994-07-25 1996-04-12 Nippondenso Co Ltd データ受信装置，送信装置および通信装置
KR19990017505A (ko) * 1997-08-25 1999-03-15 윤종용 클럭 포워딩 회로
KR19990056395A (ko) * 1997-12-29 1999-07-15 윤종용 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811364A (en) * 1988-04-01 1989-03-07 Digital Equipment Corporation Method and apparatus for stabilized data transmission
JPH05199249A (ja) * 1992-01-20 1993-08-06 Mitsubishi Electric Corp 伝送装置
JPH0898284A (ja) * 1994-07-25 1996-04-12 Nippondenso Co Ltd データ受信装置，送信装置および通信装置
KR19990017505A (ko) * 1997-08-25 1999-03-15 윤종용 클럭 포워딩 회로
KR19990056395A (ko) * 1997-12-29 1999-07-15 윤종용 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법

Also Published As

Publication number Publication date
KR19990074638A (ko) 1999-10-05

Similar Documents

Publication Publication Date Title
US5920592A (en) Data transmitter-receiver
US8731407B2 (en) Optically coupled insulating device
US6181454B1 (en) Adaptive threshold controlled decision circuit immune to ringing components of digital signals
US20100052743A1 (en) Semiconductor integrated circuit and circuit operation method
JPH08265375A (ja) 識別回路
EP1717972A1 (en) Automatic bit rate control circuit
US20080239773A1 (en) Voltage converter capable of correctly enabling secondary converting module coupled to output port of voltage converter by utilizing slope indication signal having different pulse amplitudes representative of different slope values
CN107342696B (zh) 用于检测低功率射频包络的电路、系统及其方法
US8416886B2 (en) Receiver
JPH11251928A (ja) アンテナ自動整合回路及び方法
US20040164888A1 (en) System and method for implementing a delta-sigma modulator integrity supervisor
KR100555449B1 (ko) 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법
US6417700B1 (en) Voltage level detection circuit and voltage level detection method
KR20050061310A (ko) 레이더 장치
JPWO2007049455A1 (ja) 半導体メモリカード
US8798459B2 (en) Optical receiver and method of detecting loss of optical signal of the optical receiver
JP4007689B2 (ja) 受光回路のパワーセーブ回路
JP3927352B2 (ja) バースト受信装置
US6429717B1 (en) Receiving circuit
US12015441B2 (en) Pulse-matched filter-based packet detection apparatus and method
US6111530A (en) Method for detecting data output by optical coupler using analog to digital converter with preset initial reference
CN209895211U (zh) 实现内外参考时钟自动控制选择功能的电路结构
JP3660914B2 (ja) 信号検知回路
JPH11136196A (ja) 光受信器
GB2400993A (en) Receiving amplitude shift keying signal

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090202

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee