KR19990017505A - 클럭 포워딩 회로 - Google Patents

클럭 포워딩 회로 Download PDF

Info

Publication number
KR19990017505A
KR19990017505A KR1019970040451A KR19970040451A KR19990017505A KR 19990017505 A KR19990017505 A KR 19990017505A KR 1019970040451 A KR1019970040451 A KR 1019970040451A KR 19970040451 A KR19970040451 A KR 19970040451A KR 19990017505 A KR19990017505 A KR 19990017505A
Authority
KR
South Korea
Prior art keywords
data
forwarding
response
clock
clock signal
Prior art date
Application number
KR1019970040451A
Other languages
English (en)
Other versions
KR100448088B1 (ko
Inventor
김제만
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970040451A priority Critical patent/KR100448088B1/ko
Publication of KR19990017505A publication Critical patent/KR19990017505A/ko
Application granted granted Critical
Publication of KR100448088B1 publication Critical patent/KR100448088B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 클럭 포워딩 회로를 공개한다. 그 회로는 포워딩 클럭신호에 응답하여 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제1데이타 래치들, 반전 포워딩 클럭신호에 응답하여 상기 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제2데이타 래치들, 선택신호에 응답하여 상기 N개의 제1데이타 래치들로 부터 출력되는 N비트의 데이타를 출력하거나 상기 N개의 제2데이타 래치들로 부터 출력된 N비트의 데이타를 출력하는 N개의 데이타 선택수단들, 시스템 클럭신호를 입력하여 상기 선택신호를 발생하기 위한 선택신호 발생수단, 및 상기 시스템 클럭신호에 응답하여 상기 N개의 데이타 선택수단들로 부터의 N개의 데이타를 병렬로 출력하기 위한 N개의 병렬 연결된 제3데이타 래치들로 구성되어 있다. 따라서, 회로 구성이 간단하며, 집적화시에 칩 면적을 줄일 수 있다.

Description

클럭 포워딩 회로
본 발명은 클럭 포워딩 회로에 관한 것으로, 특히 회로 구성이 간단한 클럭 포워딩 회로에 관한 것이다.
클럭 포워딩(clock forwarding) 회로는 칩간의 데이타 전송에 있어서 데이타를 시분할(time division)하여 고속으로 전송함으로써 칩간의 인터페이스 핀(interface pin)은 줄이고 데이타 전송 대역(bandwidth)를 유지하고자 하는 기술이다. 데이타를 전송하고자 하는 양 칩간의 인터페이스는 종래의 하나의 클럭원(clock source)로서 양 칩에 공급하여 전송하는 동기(synchronous) 방법을 쓰지 않는다. 이는 고속 인터페이스에서는 송신자의 데이타가 수신자의 입력단에 도착하는 지연시간이 문제가 되기 때문이다. 따라서, 송신자는 송신하는 데이타와 함께 수신단에서 데이타를 래치할 클럭을 함께 전송함으로써 수신단은 데이타 지연(delay)과 같은 지연을 갖는 클럭을 입력하게 된다. 이때 이 클럭을 포워드 클럭이라 한다.
그리고, 양 칩에 공급되는 종래의 클럭은 수신자 칩 내부로의 데이타 전송에 사용되어지며 시스템 클럭이라 칭하여 진다.
종래의 디지탈(Digital)사는 EV6(디지탈상의 64비트 CPU, 알파(Alpha) CPU로 칭하여진다)와 츄나미(Tsunami) 칩셋(chipset)의 컴맨드(command), 어드레스(address), 데이타(data) 통신에 이 기술을 응용하고 있다.
도1은 종래의 디지탈사의 EV6에 적용된 클럭 포워딩 회로의 블럭도로서, 카운터(10), D플립플롭들(12, 14, 16, 18, 22), 멀티플렉서(20), 클럭 발생기(24), 및 멀티플렉서 카운터(26)로 구성되어 있다.
도1에 나타낸 회로는 1비트에 대한 클럭 포워딩 수신 회로를 나타내는 것이다. 카운터(10)는 포워드 클럭신호(FC)에 응답하여 계수하여 계수된 신호를 D플립플롭들(12, 14. 16, 18)을 인에이블하기 위한 인에이블신호로 사용한다. D플립플롭들(12, 14, 16, 18)은 인에이블 신호에 응답하여 인에이블되고 포워드 클럭신호(FC)에 응답하여 포워드 데이타를 래치하고 출력한다. 클럭 발생기(24)는 신호들(GCLK, IPR)을 입력하여 포워드 클럭 출력신호를 발생한다. 멀티플렉서 카운터(26)는 IPR신호에 응답하여 프리셋되고 클럭 포워드 리셋신호에 응답하여 리셋되며 포워드 클럭 출력신호에 응답하여 계수한다. 멀티플렉서(20)는 멀티플렉서 카운터(24)의 계수된 신호에 응답하여 D플립플롭들(12, 14, 16, 18)로 부터 출력되는 신호중 하나의 신호를 선택하여 출력한다. D플립플롭(22)은 신호(GCLK)에 응답하여 멀티플렉서(20)의 출력신호를 래치하고 출력한다. 도1에 나타낸 종래의 클럭 포워딩 회로는 회로 구성이 복잡하다는 단점이 있었다.
도2는 종래의 츄나미 클럭 포워딩 회로의 블럭도로서, 클럭 발생기(30), D플립플롭들(32, 34, 36, 38, 40, 42, 44,46, 58, 60, 62, 64), 멀티플렉서들(48, 50, 52, 54), 및 선택신호 발생기(56)로 구성되어 있다.
도2에 나타낸 클럭 포워딩 회로는 수신 회로 칩의 데이타 입력 핀에 각각 연결되어 4비트의 데이타를 직렬로 입력하여 4비트 병렬 데이타로 출력하는 것이다. 클럭 발생기(30)는 포워드 클럭신호(FC)를 입력하여 클럭신호를 발생한다. D플립플롭들(32, 36, 40, 44)은 클럭 발생기(30)로 부터의 클럭신호에 응답하여 포워드 데이타(FD)를 래치하고 출력한다. 그리고 D플립플롭들(34, 38, 42, 46)은 반전 클럭신호에 응답하여 포워드 데이타(FD)를 래치하고 출력한다. 선택신호 발생기(56)는 시스템 클럭신호(SCLK)를 이용하여 멀티플렉서들(48, 50, 52, 54)의 두개의 입력신호중의 하나의 입력신호를 선택하기 위한 선택신호를 발생한다. 멀티플렉서들(48, 50, 52, 54)은 선택신호에 응답하여 D플립플롭들(32, 34, 36, 38)의 출력신호를 각각 선택하여 출력하거나 D플립플롭들(40, 42, 44, 46)의 출력신호를 각각 선택하여 출력한다. D플립플롭들(58, 60, 62, 64)은 시스템 클럭신호(SCLK)에 응답하여 멀티플렉서들(48, 50, 52, 54)의 출력신호를 래치하여 출력한다.
도2에 나타낸 회로는 도1에 나타낸 회로에 비해서는 간단하지만 데이타 입력 핀수가 많은 칩의 모든 핀에 각각 이 회로를 연결하기에는 회로 구성이 충분히 간단하지가 않다.
본 발명의 목적은 회로 구성이 간단한 클럭 포워딩 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 클럭 포워딩 회로는 포워딩 클럭신호에 응답하여 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제1데이타 래치들, 반전 포워딩 클럭신호에 응답하여 상기 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제2데이타 래치들, 선택신호에 응답하여 상기 N개의 제1데이타 래치들로 부터 출력되는 N비트의 데이타를 출력하거나 상기 N개의 제2데이타 래치들로 부터 출력된 N비트의 데이타를 출력하는 N개의 데이타 선택수단들, 시스템 클럭신호를 입력하여 상기 선택신호를 발생하기 위한 선택신호 발생수단, 및 상기 시스템 클럭신호에 응답하여 상기 N개의 데이타 선택수단들로 부터의 N개의 데이타를 병렬로 출력하기 위한 N개의 병렬 연결된 제3데이타 래치들을 구비한 것을 특징으로 한다.
도1은 종래의 디지탈사의 EV6에 적용된 클럭 포워딩 회로의 블럭도이다.
도2는 종래의 츄나미 클럭 포워딩 회로의 블럭도이다.
도3은 본 발명의 클럭 포워딩 회로의 블럭도이다.
도4는 도3에 나타낸 클럭 포워딩 회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 클럭 포워딩 회로를 설명하면 다음과 같다.
도3은 본 발명의 클럭 포워딩 회로의 블럭도로서, D플립플롭들(70, 72, 74, 76, 78, 80, 82, 84, 96, 98, 100, 102), 멀티플렉서들(86, 88, 90, 92), 및 선택신호 발생기(94)로 구성되어 있다. 즉, 구성면에서 도1에 나타낸 회로와 비교할 때 카운터가 제거되었으며 인에이블 단자가 있는 D플립플롭이 인에이블 단자가 없는 D플립플롭으로 대체되어 회로가 간단해졌으며, 도2에 나타낸 회로와 비교할 때 클럭 발생기가 제거되어 회로가 간단해졌다. 도3에 나타낸 클럭 포워딩 회로도 도2에 나타낸 클럭 포워딩 회로와 마찬가지로 수신 회로 칩의 데이타 입력 핀에 각각 연결되어 4비트의 데이타를 직렬로 입력하여 4비트 병렬 데이타로 출력하는 것이다.
D플립플롭(70)은 하이레벨의 포워딩 클럭신호(FC)에 응답하여 포워딩 데이타(FD)를 래치한다. D플립플롭(74)은 하이레벨의 포워딩 클럭신호에 응답하여 D플립플롭(70)의 출력신호를 래치한다. D플립플롭(78)은 하이레벨의 포워딩 클럭신호에 응답하여 D플립플롭(74)의 출력신호를 래치한다. D플립플롭(82)은 하이레벨의 포워딩 클럭신호에 응답하여 D플립플롭(78)의 출력신호를 래치한다. D플립플롭(72)은 로우레벨의 클럭신호에 응답하여 포워딩 데이타를 래치한다. D플립플롭(76)은 로우레벨의 클럭신호에 응답하여 D플립플롭(72)의 출력신호를 래치한다. D플립플롭(80)은 로우레벨의 클럭신호에 응답하여 D플립플롭(76)의 출력신호를 래치한다. D플립플롭(84)은 로우레벨의 클럭신호에 응답하여 D플립플롭(80)의 출력신호를 래치한다. 선택신호 발생기(94)는 시스템 클럭신호(SCLK)를 입력하여 멀티플렉서들(86, 88, 90, 92)의 입력신호를 선택하기 위한 선택신호를 발생한다. 멀티플렉서들(86, 88, 90, 92)은 선택신호에 응답하여 D플립플롭들(70, 72, 74, 76)의 출력신호들을 선택하여 출력하거나 D플립플롭들(78, 80, 82, 84)의 출력신호들을 선택하여 출력한다. D플립플롭들(96, 98, 100, 102)은 시스템 클럭신호(SCLK)에 응답하여 멀티플렉서들(86, 88, 90, 92)의 출력신호를 래치하여 출력한다.
도4는 도3에 나타낸 클럭 포워딩 회로의 동작을 설명하기 위한 동작 타이밍도로서, 위로 부터 각각 시스템 클럭(SCLK), 포워딩 클럭(FC), 포워딩 데이타(FD), 및 D플립플롭들(70, 72, 74, 76, 78, 80, 82, 84)의 상태 변화를 각각 나타내는 것으로, 100MHz의 시스템 클럭과 200MHz의 포워딩 클럭을 가지며 칩간 데이타가 400MHz로 전송되는 경우의 동작 타이밍을 나타내는 것이다.
0, 1, 2, 3, 4, 5, 6, 7의 데이타가 직렬로 입력되는 경우에 포워딩 클럭이 로우레벨인 경우에 0의 데이타가 D플립플롭(72)에 래치된다. 다음 포워딩 클럭이 하이레벨이 되면 1의 데이타가 D플립플롭(70)에 래치되고, D플립플롭(72)은 0의 데이타를 유지한다. 다음 포워딩 클럭이 로우레벨이 되면 2의 데이타가 D플립플롭(72)에 래치되고, D플립플롭(76)으로 0의 데이타가 래치된다. 그리고 D플립플롭(70)은 1의 데이타를 유지한다. 이와같은 방법으로 데이타를 래치하면 D플립플롭들(70, 72, 74, 76, 78, 80, 82, 84)의 상태가 7, 6, 5, 4, 3, 2, 1, 0가 되어 이 신호들을 출력하게 된다. 이때, 멀티플렉서들(86, 88, 90, 92)의 선택신호가 발생되어 D플립플롭들(70, 72, 74, 76)의 출력신호가 선택되어 각각 출력되거나 D플립플롭들(70, 72, 74, 76)의 출력신호가 선택되어 각각 출력된다. D플립플롭들(96, 98, 100, 102)은 시스템 클럭에 응답하여 멀티플렉서들(86, 88, 90, 92)의 출력신호를 래치하여 출력한다.
즉, 400MHz로 입력되는 직렬 데이타를 100MHz의 시스템 클럭에 동기시켜 병렬 데이타로 출력하게 된다.
따라서, 본 발명의 클럭 포워딩 회로는 회로 구성이 간단하며, 집적화시에 칩 면적을 줄일 수 있다.

Claims (6)

  1. 포워딩 클럭신호에 응답하여 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제1데이타 래치들; 반전 포워딩 클럭신호에 응답하여 상기 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제2데이타 래치들; 선택신호에 응답하여 상기 N개의 제1데이타 래치들로 부터 출력되는 N비트의 데이타를 출력하거나 상기 N개의 제2데이타 래치들로 부터 출력된 N비트의 데이타를 출력하는 N개의 데이타 선택수단들; 시스템 클럭신호를 입력하여 상기 선택신호를 발생하기 위한 선택신호 발생수단; 및 상기 시스템 클럭신호에 응답하여 상기 N개의 데이타 선택수단들로 부터의 N개의 데이타를 병렬로 출력하기 위한 N개의 병렬 연결된 제3데이타 래치들을 구비한 것을 특징으로 하는 클럭 포워딩 회로.
  2. 제1항에 있어서, 상기 제1데이타 래치들은 D플립플롭들로 구성된 것을 특징으로 하는 클럭 포워딩 회로.
  3. 제2항에 있어서, 상기 제2데이타 래치들은 D플립플롭들로 구성된 것을 특징으로 하는 클럭 포워딩 회로.
  4. 제3항에 있어서, 상기 제3데이타 래치들은 D플립플롭들로 구성된 것을 특징으로 하는 클럭 포워딩 회로.
  5. 제4항에 있어서, 상기 선택수단들은 멀티플렉서로 구성된 것을 특징으로 하는 클럭 포워딩 회로.
  6. 복수개의 데이타 입력 핀을 구비한 칩에 있어서, 포워딩 클럭신호에 응답하여 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제1데이타 래치들; 반전 포워딩 클럭신호에 응답하여 상기 N비트의 포워딩 데이타를 1비트씩 래치하고 상기 포워딩 클럭신호에 응답하여 직렬로 전달하기 위한 N개의 직렬 연결된 제2데이타 래치들; 선택신호에 응답하여 상기 N개의 제1데이타 래치들로 부터 출력되는 N비트의 데이타를 출력하거나 상기 N개의 제2데이타 래치들로 부터 출력된 N비트의 데이타를 출력하는 N개의 데이타 선택수단들; 시스템 클럭신호를 입력하여 상기 선택신호를 발생하기 위한 선택신호 발생수단; 및 상기 시스템 클럭신호에 응답하여 상기 N개의 데이타 선택수단들로 부터의 N개의 데이타를 병렬로 출력하기 위한 N개의 병렬 연결된 제3데이타 래치들을 구비한 클럭 포워딩 회로를 상기 각각의 데이타 입력핀에 구비한 것을 특징으로 하는 칩.
KR1019970040451A 1997-08-25 1997-08-25 클럭 포워딩 회로 KR100448088B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970040451A KR100448088B1 (ko) 1997-08-25 1997-08-25 클럭 포워딩 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970040451A KR100448088B1 (ko) 1997-08-25 1997-08-25 클럭 포워딩 회로

Publications (2)

Publication Number Publication Date
KR19990017505A true KR19990017505A (ko) 1999-03-15
KR100448088B1 KR100448088B1 (ko) 2004-11-16

Family

ID=37366695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970040451A KR100448088B1 (ko) 1997-08-25 1997-08-25 클럭 포워딩 회로

Country Status (1)

Country Link
KR (1) KR100448088B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555449B1 (ko) * 1998-03-12 2006-04-21 삼성전자주식회사 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63110838A (ja) * 1986-10-29 1988-05-16 Nec Corp 同期信号転送方式
US4811364A (en) * 1988-04-01 1989-03-07 Digital Equipment Corporation Method and apparatus for stabilized data transmission
US4979190A (en) * 1988-04-01 1990-12-18 Digital Equipment Corporation Method and apparatus for stabilized data transmission
JPH02296413A (ja) * 1989-05-11 1990-12-07 Sony Corp データ選択回路
JPH0787073A (ja) * 1993-09-10 1995-03-31 Oki Electric Ind Co Ltd 並列信号伝送装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555449B1 (ko) * 1998-03-12 2006-04-21 삼성전자주식회사 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작방법

Also Published As

Publication number Publication date
KR100448088B1 (ko) 2004-11-16

Similar Documents

Publication Publication Date Title
TWI411956B (zh) 以位元時脈與平行資料轉換發送及／或接收序列資料的方法與系統
KR100255664B1 (ko) 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법
US6914954B2 (en) Apparatus and method for serial data communication between plurality of chips in a chip set
US6741193B2 (en) Parallel in serial out circuit having flip-flop latching at multiple clock rates
JP3384838B2 (ja) インターフェース装置
US5335337A (en) Programmable data transfer timing
US6208621B1 (en) Apparatus and method for testing the ability of a pair of serial data transceivers to transmit serial data at one frequency and to receive serial data at another frequency
US6177891B1 (en) Serial-parallel conversion apparatus
JPH02201567A (ja) 別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画
US5502817A (en) Ultra high speed data collection, processing and distribution ring with parallel data paths between nodes
JPS6410977B2 (ko)
US7382823B1 (en) Channel bonding control logic architecture
WO2003075138A1 (en) Low jitter clock for a multi-gigabit transceiver on a field programmable gate array
US6002733A (en) Universal asynchronous receiver and transmitter
KR100448088B1 (ko) 클럭 포워딩 회로
US4720828A (en) I/o handler
US6788109B2 (en) Asynchronous data transfer between logic box with synchronization circuit
US6031767A (en) Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information
JPH0326107A (ja) 論理回路
US5282210A (en) Time-division-multiplexed data transmission system
US6430697B1 (en) Method and apparatus for reducing data return latency of a source synchronous data bus by detecting a late strobe and enabling a bypass path
US4110697A (en) Digital bypassable register interface
US7171445B2 (en) Fixed snoop response time for source-clocked multiprocessor busses
US6708245B1 (en) Interface circuit with improved integration
KR100429867B1 (ko) 더블 데이터 레이트 반도체 장치용 출력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee