JPH02201567A - 別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画 - Google Patents

別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画

Info

Publication number
JPH02201567A
JPH02201567A JP1296300A JP29630089A JPH02201567A JP H02201567 A JPH02201567 A JP H02201567A JP 1296300 A JP1296300 A JP 1296300A JP 29630089 A JP29630089 A JP 29630089A JP H02201567 A JPH02201567 A JP H02201567A
Authority
JP
Japan
Prior art keywords
data
bus
transmitter unit
receiver
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1296300A
Other languages
English (en)
Inventor
Ramanatha V Balakrishnan
ラマナーサ　バラクリシュナン
Desmond W L Young
デズモンド　ダブリュ．エル．ヤング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH02201567A publication Critical patent/JPH02201567A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、並列データスライスでデジタルデータ文字を
送信する技術に関するものであって、更に詳細には、個
々のデータスライス及びそれと関連するクロック信号を
同一のデータ経路を介して流れることを可能とすること
によりバス転送速度を改善し、その際にスキュを減少さ
せることを可能とした技術に関するものである。
従来技術 第１図を参照して説明すると、複数個の並列データスラ
イスでバス上をデータ文字を送信する従来の方式は、通
常、データ文字をバスへ及びバスから転送するためにそ
のバスに接続されたトランシーバ装置を使用している。
従来のバスインターフェースアーキテクチャによると、
プラグインボード上の各モジュールは、多数の別個の並
列形態をした集積回路メモリチップ、例えば所望の深さ
を持ったスライス幅のファーストインファーストアウト
（ＦＩＦＯ）メモリ装置を有しており、その各々はデー
タスライス経路に対して「送信機」又は「受信機」の何
れかの格納装置として機能する。各「送信機」メモリチ
ップは、それと関連するメモリチップからバスへデータ
スライスを逐次的に通過させるための別個の専用送信機
ユニットバスドライバチップを使用している。同様に、
各ｒ　受（Ｎ　機Ｊメそりチップは、バスからそれと関
連する受信機メモリ装置へデータスライスを逐次的に通
過させるための別個の専用受信機ユニットバスレシーバ
チップを使用している。
例えば、３２ビツトのデータ文字、即ち二重ワードデー
タの送信を行なう場合、４個の８ビット幅送信機ＦＩＦ
Ｏチップの各々は、同様の構成をした受信機装置によっ
て捕獲するために、４個の関連するバスドライバチップ
を介してバイト幅のデータスライスをデータバスへ転送
するためのデータ経路を与えている。
この従来のデータ経路形態を使用することは、データ転
送のためのプロトコルを実施するための外部的制御論理
を必要とする。即ち、別個の論理チップが、送信のため
のバスプロトコルを実施する。
この構成の欠点は、各データスライス及び制御経路のプ
ロトコル論理に対するデータ経路のタイミングが別個の
集積回路チップ上にあり、従って受信されたデータにス
キュが導入されるということである。通常、これらの適
応において使用される従来の集積回路装置を介しての伝
搬遅れは、処理変動、温度変動及びＶ、。変動に基づい
て、最小で１　ｎ　ｓ　ｅ　ｃ、から最大で７ｎｓｅｃ
、の範囲である。従って、各データスライス経路を有す
る４個のチップ、即ち送信機メモリ、ハスドライバ、バ
スレシーバ及び受信機メモリの各々は、並列データスラ
イス経路において最大で６ｎｓｅｃ、の伝搬遅延差を導
入する場合がある。
これらのスキュ効果は性能を厳しく制限する。
一つの制御ストローブは全てのデータ経路要素に対する
共通りロックとして使用されるので、各データ文字に対
する転送速度は、各装置に対する最悪の場合の伝搬遅延
によって制限されるものと仮定せねばならない。従って
、第１図に示した如く、典型的な場合においては、制御
ストローブが受信データが有効であった後に到達するこ
とを確保するために２４ｎｓｅｃ、のスキュ遅れを受信
機ユニット内に組込まねばならない。このことは、デー
タ転送速度は毎秒約４千万例の転送に制限している。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、スキュ効果を最小と
するような対応で可及的に迅速に並列データスライスを
バス上で転送する改良技術を提供することを目的とする
。本発明の別の目的とするところは、並列データスライ
ス経路の間及び１個のスライス内の相対的ビット経路の
間でのスキュ効果を減少させることである。
（１η成 本発明の概念に基づいて説明すると、送信機ユニットか
ら対応する受信機ユニットへの一つのデータ経路内の各
集積回路チップは、制御ストローブ経路とデータスライ
ス経路の両方を統合している。１個のデータ経路内の各
チップは、更に、それ自身のシンクロナイザ（同期装置
）を組込んでおり、従って１個のデータ経路内の装置間
のスキュ効果は除去される。従って、複数個のデータ文
字の一つの完全な転送において経験される最悪の場合の
遅れは２４ｎｓｅｃ、であり、それは従来の送信方式に
おける各データ文字の転送に対して経験される遅延が固
定された２４ｎｓｅｃ、であるものと比較される。
上述した如く、一つのデータ経路内のスキュは、その経
路内の各チップにおけるストローブ信号に対する１ｉ１
Ｊ　御された遅延経路を２手えることによって補償され
ている。このストローブ経路遅延は、その装置内の何れ
のデータ経路遅延よりも一層長いものであるように構成
されている。従って、全てのデータは、各ストローブ遷
移において有効なものであることが保証されている。
従って、本発明は、送信機ユニットからデータバスを介
して受信機ユニットへデジタルデータスライスを並列転
送する場合のスキュを減少する方式を提供している。本
方式は、データスライスを格納するための複数個の送信
機ユニットメモリ装置を有する送信機ユニットを有して
いる。制御論理は、各送信機ユニットメモリ装置へスト
ローブ信号を供給し、送信機ユニットから受信機ユニッ
トへ所望数のデータ文字の転送を実行する。ストローブ
信号及びそれと関連するデータスライスの両方が、各送
信機ユニットメモリ装置から関連する送信機ユニットバ
スドライバ装置を介して該バスへ転送される。各データ
スライス及びそれと関連するストローブ信号が、前記バ
スから対応する受信機ユニットバスレシーバ装置を介し
て対応する受信機ユニットメモリ装置へ転送される。
各受信機ユニットメモリ装置は、対応する送信機ユニッ
トメモリ装置から転送された全てのデータスライスが受
信されたことを表わす「受信機満杯」ステータス信号を
発生する手段を有している。
これらの「受信機満杯」ステータス信号はモニタされ、
１つ「転送終了」ステータス信号が、送信機ユニットか
ら転送された全てのデータスライスが受信機ユニットに
よって受取られた場合に受信機制御論理に対して発生さ
れる。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第２図は、送信機ユニット１２から受信機ユニット１４
へ複数個の並列データスライスでデータ文字を送信する
システム即ち方式１０を示している。この送信機ユニッ
ト１２は、複数個の送信機ユニットメモリ装置１８を有
しており、それらは第２図においては、スライス幅のフ
ァーストインファーストアウト（ＦＩＦＯ）メモリ装置
として示されている。各送信機ユニットメモリ装置１８
は、別個の集積回路チップとして実現されており、且つ
スライス幅データを格納するための複数個の格納位置を
有している。
従来の送信機制御論理２０は、各送信機ユニットメモリ
装置１８に対してクロック乃至はストローブ信号ＣＬ　
Ｋを供給し、送信機ユニット１２から受信機ユニット１
４への所望数のデータ文字の転送を実施する。従って、
転送されるべき各データ文字を有する複数個のデータス
ライスは、並列形態とされた送信機ユニットメモリ装置
１８内に格納され且つクロック信号ＣＬＫに応答して並
列で送信機ユニットメモリ装置１８から転送される。
即ち、制御論理２０は、一つ又はそれ以上のデータ文字
が受信機ユニット１４へ転送されることを要求する場合
がある。これらのデータ文字は、クロック信号ＣＬＫの
制御下で、順番に、個々に転送され、そのシーケンスに
おける各文字は複数個の並列データスライスとして送信
される。
本発明によれば、各送信機ユニットメモリ装置１８は、
そのデータスライスのためばかりではなくクロック信号
ＣＬ　Ｋのために対応する送信機ユニットバスドライバ
装置２２を介してバス１６への経路を与える。従来のア
ーキテクチャによれば、各バスドライバ装置２２は別個
のＩＣチップとして実現される。
受信機ユニット１４において、特定の送信機ユニットメ
モリ装置１８によってバス１６へ転送されたデータスラ
イス及びクロック信号ＣＬＫは、該バスから取り除かれ
且つ対応する受信機ユニットバスレシーバ装置２４を介
して対応する受信機ユニットメモリ装置２６へ通過され
る。送信機ユニット１２の場合における如く、各バスレ
シーバ装置２４及び各受信機ユニットメモリ装置２６は
別個のチップとして実現される。同様に、受信機ユニッ
トメモリ装置２６の各々は、受信データスライスを格納
するための複数個の格納位置を有しており、従って完全
な複数個のデータ文字送信を送信機ユニット】−２に対
する単一の読取り参照で受信することが可能である。
バスインターフェース装置において一般的である如く、
各受信機ユニットメモリ装置２６は、対応する送信機ユ
ニットメモリ装置１８から転送された全てのデジタルデ
ータスライスが受取られたことを表わす「受信機満杯」
ステータス信号２８を発生する手段を有している。第２
図において示した如く、各受信機ユニットメモリ装置２
６によって発生される受信機満杯ステータス信号２８は
、ワイヤードＯＲ論理によってモニタされ、且つ送信機
ユニット１２から転送された全てのデジタルデータスラ
イスが受信機ユニット１４によって受信された場合に、
「転送終了」ステータス信号３０が受信機制御論理３２
へ供給される。
選択した送信機ユニットメモリ装置１８からそれと対応
する受信機ユニットメモリ装置２６への特定の送信紅路
内のスキュは、その経路内の各ＩＣチップ内のストロー
ブ信号ＣＬＫに対して制御した遅延経路を与えることに
よって補償される。
第３図に示した如く、この遅延経路はそのチップ内の何
れのデータ経路よりも長く構成されているので、全ての
データは、各ストローブ遷移においてそのチップ内にお
いて有効であることが保証されている。
従って、本発明方式において、スライス幅データ及びク
ロック信号の両方が、同一のチップを介して流れ、その
際にチップからチップへのスキュが発生することを除去
している。電流処理技術を使用して、チップ上の経路を
２ｎｓｅｃ、内に容易に整合させることが可能である。
技術の進歩と共に速度が向上すると、この数値は減少す
る。従って、１個のデータスライス経路におけるこれら
のスキュの和は、１Ｑｎｓｅｃ、以下に維持することが
可能であり、毎秒１億個の転送を行なうことを可能とし
、それは従来の方式においては毎秒４千万個の転送であ
ったのと比較して著しく増大される。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
４、図面のＩＦ！’ＩｊＪｉな説明 第１図は従来のスキュ限定型データスライス転送方式を
示した概略ブロック図、第２図は本発明の一実施例に基
づいて構成された自動スキュ補償型データスライス転送
方式を示した概略ブロック図、第３図は本発明の自動ス
キュ補償方式を実現する場合に使用される遅延型ストロ
ーブシンクロナイザ信号を示したタイミング線図、であ
る。
（符号の説明） １０：データ伝送方式 １２：送信機ユニット １４：受信機ユニット １８：送信機ユニットメモリ装置 ２０：送信機制御論理 ２２ニバスドライバ ２６：受信機ユニットメモリ装置 ＦＩＧ、　３

Claims (1)

  1. 【特許請求の範囲】 １、所望数のデータ文字を送信機ユニットから受信機ユ
    ニットへ送信するために制御論理によって発生されるス
    トローブ信号に応答してデータバス上を送信機ユニット
    から受信機ユニットへ複数個の並列データスライスでデ
    ータ文字を送信する方式において、各データ文字の送信
    はデータ文字を構成する複数個のデータスライスの各々
    の別個の並列データ経路を介しての転送によって実施さ
    れ、複数個のデータスライスの各々に対し別個の並列伝
    送経路が設けられており、各伝送経路は対応するデータ
    スライスに対してのデータ経路を具備すると共に対応す
    るデータスライスと共にストローブ信号を転送するため
    のストローブ信号経路を具備することを特徴とする方式
    。 ２、特許請求の範囲第１項において、各送信経路が、複
    数個の集積回路チップを有しており、且つ各この様な集
    積回路チップを介してのストローブ信号経路が、そのチ
    ップを介してのストローブ信号経路がそのチップを介し
    てのデータ経路よりも長いように制御された遅延経路を
    有することを特徴とする方式。 ３、データバスを介して送信機ユニットから受信機ユニ
    ットへ複数個のデータスライスを有するデータ文字を送
    信する方式において、 （ａ）ストローブ信号を発生する制御手段、（ｂ）前記
    ストローブ信号に応答し各々がそれと関連するストロー
    ブ信号を有するデータスライスを並列で前記バスへ転送
    する手段、 （ｃ）前記データスライスの各々及びそれと関連するス
    トローブ信号を前記バスから受信する手段、 を有することを特徴とする方式。 ４、送信機ユニットから受信機ユニットへのデータバス
    上のデジタルデータスライスの並列転送におけるスキュ
    を減少させる方式において、（ａ）各々がデータスライ
    スを格納するための少なくとも１個の格納位置を有する
    複数個の送信機ユニットメモリ装置、 （ｂ）各送信機メモリ装置へストローブ信号を供給する
    制御論理、 （ｃ）対応する送信機ユニットバスドライバを介して各
    送信機メモリ装置からデータバスへデータスライスとそ
    れと関連するストローブ信号を転送するための複数個の
    送信機ユニットバスドライバ、 （ｄ）各々がデータスライスを格納するための少なくと
    も１個の格納位置を有する複数個の受信機ユニットメモ
    リ装置、 （ｅ）各々がデータスライス及びそれと関連しており送
    信機ユニットメモリ装置によって前記データバスへ転送
    されたストローブ信号を前記データバスから対応する受
    信機ユニットメモリ装置へ転送する複数個の受信機ユニ
    ットバスレシーバ、を有することを特徴とする方式。 ５、特許請求の範囲第４項において、各受信機ユニット
    メモリ装置が、対応する送信機ユニットメモリ装置から
    転送されたデータスライスが受信されたことを表わす受
    信機満杯ステータス信号を発生する手段を有することを
    特徴とする方式。 ８、特許請求の範囲第５項において、更に、各受信機ユ
    ニットメモリ装置の受信機満杯ステータス信号をモニタ
    し且つ各受信機満杯ステータス信号がデータスライスが
    受信されたことを表わす場合に転送終了ステータス信号
    を発生する手段を有することを特徴とする方式。
JP1296300A 1988-11-16 1989-11-16 別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画 Pending JPH02201567A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US272,589 1981-06-11
US07/272,589 US5101347A (en) 1988-11-16 1988-11-16 System for reducing skew in the parallel transmission of multi-bit data slices

Publications (1)

Publication Number Publication Date
JPH02201567A true JPH02201567A (ja) 1990-08-09

Family

ID=23040440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1296300A Pending JPH02201567A (ja) 1988-11-16 1989-11-16 別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画

Country Status (5)

Country Link
US (1) US5101347A (ja)
EP (1) EP0369365B1 (ja)
JP (1) JPH02201567A (ja)
CA (1) CA1327638C (ja)
DE (1) DE68920551D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737589A (en) * 1993-09-20 1998-04-07 Hitachi, Ltd. Data transfer system and method including tuning of a sampling clock used for latching data

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247613A (en) * 1990-05-08 1993-09-21 Thinking Machines Corporation Massively parallel processor including transpose arrangement for serially transmitting bits of data words stored in parallel
GB2251099B (en) * 1990-12-19 1994-08-03 Motorola Inc Bus system
US5339440A (en) * 1992-08-21 1994-08-16 Hewlett-Packard Co. Wait state mechanism for a high speed bus which allows the bus to continue running a preset number of cycles after a bus wait is requested
US5467464A (en) * 1993-03-09 1995-11-14 Apple Computer, Inc. Adaptive clock skew and duty cycle compensation for a serial data bus
US5418934A (en) * 1993-09-30 1995-05-23 Intel Corporation Synchronizing chained distributed digital chronometers by the use of an echo signal
US5694614A (en) * 1995-02-15 1997-12-02 Ast Research, Inc. Minimum latency bus interface circuit with reduced I/O pin count through multi-mode operation
US6088370A (en) 1997-09-22 2000-07-11 Intel Corporation Fast 16 bit, split transaction I/O bus
US6108736A (en) * 1997-09-22 2000-08-22 Intel Corporation System and method of flow control for a high speed bus
US7107371B1 (en) 1997-09-22 2006-09-12 Intel Corporation Method and apparatus for providing and embedding control information in a bus system
US5953521A (en) * 1997-11-03 1999-09-14 Intel Corporation Data-pattern induced skew reducer
GB2339369B (en) * 1998-07-09 2003-06-18 Advanced Risc Mach Ltd Apparatus and method for controlling timing of transfer requests within a data processing apparatus
GB2384411B (en) * 2000-10-06 2003-12-17 Flextronics Semiconductor Desi Coherent expandable high speed interface
US6920402B1 (en) * 2001-03-07 2005-07-19 Rambus Inc. Technique for determining performance characteristics of electronic devices and systems
US20030117183A1 (en) * 2001-12-20 2003-06-26 Claude Thibeault Methods, apparatus, and systems for reducing interference on nearby conductors
US7609778B2 (en) * 2001-12-20 2009-10-27 Richard S. Norman Methods, apparatus, and systems for reducing interference on nearby conductors
US6703868B2 (en) 2001-12-20 2004-03-09 Hyperchip Inc. Methods, apparatus, and systems for reducing interference on nearby conductors
US6897497B2 (en) * 2001-12-20 2005-05-24 Hyperchip Inc. Methods, apparatus, and systems for reducing interference on nearby conductors
US7209040B2 (en) * 2004-11-19 2007-04-24 Sirit Technologies, Inc. Homodyne RFID receiver and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4320452A (en) * 1978-06-29 1982-03-16 Standard Oil Company (Indiana) Digital bus and control circuitry for data routing and transmission
DE2837214A1 (de) * 1978-08-25 1980-03-06 Siemens Ag Anordnung zum uebertragen von digitalen datensignalen
JPS5597625A (en) * 1979-01-17 1980-07-25 Fanuc Ltd Bus connection system
US4308579A (en) * 1979-02-21 1981-12-29 Pitney Bowes Inc. Multiprocessor parcel postage metering system having serial data bus
GB2075310A (en) * 1980-04-30 1981-11-11 Hewlett Packard Ltd Bus extender circuitry for data transmission
US4453211A (en) * 1981-04-28 1984-06-05 Formation, Inc. System bus for an emulated multichannel system
US4471427A (en) * 1981-12-01 1984-09-11 Burroughs Corporation Direct memory access logic system for a data transfer network
US4570220A (en) * 1983-11-25 1986-02-11 Intel Corporation High speed parallel bus and data transfer method
JPS60160246A (ja) * 1984-01-30 1985-08-21 Fanuc Ltd デ−タ伝送方法
US4918644A (en) * 1985-05-31 1990-04-17 Sanyo Electric Co., Ltd. System containing loop shaped transmission paths for transmitting data packets using a plurality of latches connected in cascade fashion
US4888684A (en) * 1986-03-28 1989-12-19 Tandem Computers Incorporated Multiprocessor bus protocol
JPS63147253A (ja) * 1986-12-10 1988-06-20 Fujitsu Ltd 装置間データ転送方式
US4881165A (en) * 1988-04-01 1989-11-14 Digital Equipment Corporation Method and apparatus for high speed data transmission between two systems operating under the same clock with unknown and non constant skew in the clock between the two systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737589A (en) * 1993-09-20 1998-04-07 Hitachi, Ltd. Data transfer system and method including tuning of a sampling clock used for latching data
US5870594A (en) * 1993-09-20 1999-02-09 Hitachi, Ltd. Data transfer system and method

Also Published As

Publication number Publication date
US5101347A (en) 1992-03-31
EP0369365A3 (en) 1991-04-17
CA1327638C (en) 1994-03-08
EP0369365B1 (en) 1995-01-11
EP0369365A2 (en) 1990-05-23
DE68920551D1 (de) 1995-02-23

Similar Documents

Publication Publication Date Title
JPH02201567A (ja) 別々にクロック動作されるデータ転送用のモノリシックスキユ減少計画
US7269088B2 (en) Identical chips with different operations in a system
US5140680A (en) Method and apparatus for self-timed digital data transfer and bus arbitration
US6530006B1 (en) System and method for providing reliable transmission in a buffered memory system
US6249875B1 (en) Interface circuit using plurality of synchronizers for synchronizing respective control signals over a multi-clock environment
JP2005071354A (ja) ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御
JP2003050738A (ja) キャリブレーション方法及びメモリシステム
US20020114415A1 (en) Apparatus and method for serial data communication between plurality of chips in a chip set
US20200183877A1 (en) Distributed multi-die protocol application interface
JP2000029828A (ja) バスのスキュ―を補償するための方法および装置
US7533212B1 (en) System memory board subsystem using DRAM with integrated high speed point to point links
JP2006195602A (ja) システムクロック分配装置、システムクロック分配方法
US8332680B2 (en) Methods and systems for operating memory in two modes
EP0273642B1 (en) Apparatus for reading data from memory
CA1186065A (en) Circuit for extending a multiplexed address and data bus to distant peripheral devices
KR100532432B1 (ko) 커맨드 신호와 어드레스 신호의 고속 전송이 가능한메모리 시스템
US6567321B2 (en) Semiconductor memory device using dedicated command and address strobe signal and associated method
JP3409739B2 (ja) 自動スキュー調整装置
US9330034B2 (en) Levelization of memory interface for communicating with multiple memory devices
US5550533A (en) High bandwidth self-timed data clocking scheme for memory bus implementation
US6701407B1 (en) Multiprocessor system with system modules each having processors, and a data transfer method therefor
US5355504A (en) Self-synchronizing data queues
US7328361B2 (en) Digital bus synchronizer for generating read reset signal
US8015336B2 (en) Method of compensating for propagation delay of tri-state bidirectional bus in a semiconductor device
KR20020091821A (ko) 신호수신회로, 반도체장치 및 시스템