KR910014809A - 논리 시뮬레이션 방법 - Google Patents

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KR910014809A
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히로아키 하야시
가즈끼 시노다
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이노우에 키요시
도오교오 에레구토론 가부시끼가이샤
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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Abstract

내용 없음

Description

논리 시뮬레이션 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명의 1실시예에 따른 논리 시뮬레이터를 사용하는 논리 시뮬레이션장치를 나타내는 블록 다이어그램, 제5A도 및 5B도는, 제1도에서 나타낸 논리 시뮬레이터의 타임 휘일 회로의 블록다이어그램.

Claims (10)

  1. 다수의 논리 셀 및 논리셀과 함께 접속되는 다수의 네트를 포함하는 논리 회로 작동의 논리 시뮬레이션을 수행하기 위한 논리 시뮬레이션 방법으로서 : 상기 논리 셀 각각의 입력에서 발생할 수 있는 타이밍 에러를 검출하는 단계와 ; 논리 시뮬레이션을 수행하기 위하여, 타이밍 에러의 검출에 대한 응답으로 "X"값의 타이밍 에러에 관계되는 논리셀의 출력을 설정하는 단계와로 구성되는 방법.
  2. 제1항에 있어서, 상기 검출 단계는 설치시간 및, 플립-플롭 또는 카운터와 결합된 메모리 셀의 유지시간 중의 적어도 하나에서 타이밍 에러를 검출함에 의해서 수행되는 논리 시뮬레이션 방법.
  3. 제1항에 있어서, 상기 검출 단계는, 입력 시간이 소정시간 보다 더 짧으면, 타이밍 에러의 종류에 대응하는 검출신호를 출력하는 부단계를 포함하는 논리 시뮬레이션 방법.
  4. 제1항에 있어서, 상기 검출단계는 : 제1신호의 상승 끝단에 대응하는 이벤트가 발생한 후에 발생 가능성이 있는 타이밍 에러중의 적어도 하나에 대응하는 네트 어드레스 내에 플래그를 설정하는 부단계와; 소정 시간이 경과한 때, 네트 어드레스로 부터 플래그를 취소하는 부단계; 및 소정 시간 동안 발생될 수 있는 이벤트에 대응하는 플래그를 조사함에 의해서 타이밍 에러를 검출하는 부단계를 포함하는 논리 시뮬레이션 방법.
  5. 제1항에 있어서, 현재의 이벤트가 해당 네트의 구 신호값을 변경하면, 유효한 것으로서의 현재 이벤트를 처리하는 단계 및 현재 이벤트가 해당 네트의 구신호 값을 변경하지 않으면, 현재 이벤트를 취소하는 단계를 더욱 포함하여 구성되는 논리 시뮬레이션 방법.
  6. 제1항에 있어서, 현재의 이벤트가 셀을 통하여 통과할때, 다른 이벤트에 의해서 추월되는 현재의 이벤트를 검출하는 단계와; 추월된 현재의 이벤트를 무조건 취소하는 단계; 및 이벤트가 셀을 통하여 통과할때, 다른 이벤트에 의해서 추월되지 않은 이벤트를 출력하는 단계를 더욱 포함하여 구성되는 논리 시뮬레이션 방법.
  7. 다수개의 논리 셀 및, 논리셀과 함께 접속되는 다수개의 네트를 포함하는 논리 회로 작동의 논리 시뮬레이션을 수행하기 위한 논리 시뮬레이션 방법으로서, 타이밍 에러를 검출함이 없이 시뮬레이션을 실행하는 제13단계와; 상기 논리 셀들 각각의 입력에서 발생하는 타이밍 에러를 검출하는 제2단계와; 타이밍 에러가 발생하는 지의 여부를 동시에 검출하는 동안 시뮬레이션을 실행하는 제3단계와; 타이밍 에러를 반영하는 시뮬레이션을 수행하도록 타이밍 에러의 검출에 대한 응답으로 타이밍 에러에 관계되는 논리셀의 출력을 "X"값으로 설정하는 제4단계; 및 제1, 제2 및 제3단계중의 하나를 선택하는 제5단계와로 구성되는 논리 시뮬레이션 방법.
  8. 제7항에 있어서, 상기 제2단계는 셋업시간 및, 플립-플롭 또는 카운터를 포함하는 메모리 셀의 유지시간 중의 적어도 하나에서 타이밍 에러를 검출함에 의해서 수행되는 논리 시뮬레이션 방법.
  9. 제7항에 있어서, 상기 제2단계는 입력 시간이 소정 시간보다 더 짧으면, 타이밍 에러의 종류에 대응하는 검출신호를 출력하는 부 단계를 포함하는 논리 시뮬레이션 방법.
  10. 제7항에 있어서, 상기 제4단계는, 제1신호의 상승 끝단에 대응하는 이벤트가 발생한 후에 발생 가능성이 있는 타이밍 에러중의 적어도 하나에 대응하는 네트 어드레스 내에 플래그를 설정하는 부단계와; 소정 시간이 경과한 때, 네트 어드레스로 부터 플래그를 취소하는 부단계; 및 소정 시간 동안 발생될 수 있는 이벤트에 대응하는 플래그를 조사함에 의해서 타이밍 에러를 검출하는 부단계를 포함하는 논리 시뮬레이션 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910000394A 1990-01-12 1991-01-12 논리 시뮬레이션 방법 KR0134036B1 (ko)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5884065A (en) * 1992-01-10 1999-03-16 Nec Corporation Logic circuit apparatus and method for sequentially performing one of a fault-free simulation and a fault simulation through various levels of a logic circuit
JP3124417B2 (ja) * 1993-07-13 2001-01-15 三菱電機株式会社 論理シミュレーションシステム及び論理シミュレーション方法
KR970000265B1 (ko) * 1994-09-26 1997-01-08 엘지반도체 주식회사 데이타전송율 자동검출회로
US6205569B1 (en) * 1997-11-18 2001-03-20 Seagate Technology Llc Error recovery using alternate headers in a disc drive
US6370495B1 (en) * 1999-02-02 2002-04-09 Oak Technology Method and apparatus for simulating a storage component
JP5173216B2 (ja) * 2006-04-18 2013-04-03 パナソニック株式会社 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法
US10755014B2 (en) * 2018-03-14 2020-08-25 Montana Systems Inc. Event-driven design simulation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3633100A (en) * 1970-05-12 1972-01-04 Ibm Testing of nonlinear circuits by comparison with a reference simulation with means to eliminate errors caused by critical race conditions
US4787061A (en) * 1986-06-25 1988-11-22 Ikos Systems, Inc. Dual delay mode pipelined logic simulator
US4787062A (en) * 1986-06-26 1988-11-22 Ikos Systems, Inc. Glitch detection by forcing the output of a simulated logic device to an undefined state
US4924430A (en) * 1988-01-28 1990-05-08 Teradyne, Inc. Static timing analysis of semiconductor digital circuits
JP2522541B2 (ja) * 1989-03-24 1996-08-07 三菱電機株式会社 シミュレ―ション装置及びシミュレ―ション方法
US5095454A (en) * 1989-05-25 1992-03-10 Gateway Design Automation Corporation Method and apparatus for verifying timing during simulation of digital circuits
US5091872A (en) * 1989-06-23 1992-02-25 At&T Bell Laboratories Apparatus and method for performing spike analysis in a logic simulator
US5051938A (en) * 1989-06-23 1991-09-24 Hyduke Stanley M Simulation of selected logic circuit designs

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