JPH01231174A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH01231174A JPH01231174A JP5744388A JP5744388A JPH01231174A JP H01231174 A JPH01231174 A JP H01231174A JP 5744388 A JP5744388 A JP 5744388A JP 5744388 A JP5744388 A JP 5744388A JP H01231174 A JPH01231174 A JP H01231174A
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- 230000004044 response Effects 0.000 abstract description 2
- 230000007850 degeneration Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
文丘欠１
本発明はメモリアクセス制御装置に関し、特にベクトル
データなアクセスするメモリアクセス制御装置に関する
。
データなアクセスするメモリアクセス制御装置に関する
。
良惠盈韮
従来この種のメモリアクセス制御装置においては、ベク
トルデータを一括して処理する方法がある。この方法は
１つのベクトルデータに対し、アクセスを開始する先頭
アドレスと、データ要素間のアドレスの差を示す要素間
距離と、アクセスすべきデータ要素の数を示す要素数を
与え、各データ要素のアドレスを発生してアクセスする
という方法である。この方法によると、要素間距離から
各データ要素のアクセスによるバンクの競合が管理でき
、少ないハードウェア量で効率良くアクセスすることが
できる。
トルデータを一括して処理する方法がある。この方法は
１つのベクトルデータに対し、アクセスを開始する先頭
アドレスと、データ要素間のアドレスの差を示す要素間
距離と、アクセスすべきデータ要素の数を示す要素数を
与え、各データ要素のアドレスを発生してアクセスする
という方法である。この方法によると、要素間距離から
各データ要素のアクセスによるバンクの競合が管理でき
、少ないハードウェア量で効率良くアクセスすることが
できる。
しかし、この方法によると、ベクトルデータのアクセス
を遂次的に行わなければならず、先行するベクトルデー
タの各データ要素間でバンク競合が起こるような場合に
は、後続のベクトルデータのアクセスは先行するベクト
ルデータのアクセスが完了するまでに待合わせる必要が
あるという欠点がある。特に後続のベクトルデータでア
クセスするバンクが先行するベクトルデータによってア
クセスされない場合にこの欠点は顕著になる。
を遂次的に行わなければならず、先行するベクトルデー
タの各データ要素間でバンク競合が起こるような場合に
は、後続のベクトルデータのアクセスは先行するベクト
ルデータのアクセスが完了するまでに待合わせる必要が
あるという欠点がある。特に後続のベクトルデータでア
クセスするバンクが先行するベクトルデータによってア
クセスされない場合にこの欠点は顕著になる。
また、たとえ個々のベクトルデータのアクセスでバンク
競合が生じず、高速にアクセスできる場合でも、一般に
各ベクトルデータ間でオーバヘッドが生じて、フル性能
でアクセスすることはできない。
競合が生じず、高速にアクセスできる場合でも、一般に
各ベクトルデータ間でオーバヘッドが生じて、フル性能
でアクセスすることはできない。
次に第４図及び第５図を用いて以上のアクセス動作につ
いて説明する、第４図はメモリ装置内のベクトルデータ
の格納状態の一例を示す概念図である６図においてメモ
リ装置は１６バンクに分かれており、各バンクは１６０
つ（行）セグメントに分かれている。各ロウセグメント
には複素ベクトルデータの実部分Ｒｅと、虚部分Ｉｎと
が格納されている。
いて説明する、第４図はメモリ装置内のベクトルデータ
の格納状態の一例を示す概念図である６図においてメモ
リ装置は１６バンクに分かれており、各バンクは１６０
つ（行）セグメントに分かれている。各ロウセグメント
には複素ベクトルデータの実部分Ｒｅと、虚部分Ｉｎと
が格納されている。
いま、カラム（列）方向に実部分Ｒｅと虚部分Ｉ１１と
を別個にアクセスすると、各データ要素（実部分Ｒｅ
、虚部分１１共に）が同一バンクに属しているためバン
ク競合が生じてしまう６例えば、先行するベクトルデー
タをＲｅ（０）（先頭アドレス）からデータ要素間距離
２、データ要素数１６で、後続のベクトルデータを［（
０）（先頭アドレス）からデータ要素間圧Ｍ２、データ
要素数１６で夫々アクセスしようとすると、第５図に示
すように先にＲｅ （０）、Ｒｅ （１６）。
を別個にアクセスすると、各データ要素（実部分Ｒｅ
、虚部分１１共に）が同一バンクに属しているためバン
ク競合が生じてしまう６例えば、先行するベクトルデー
タをＲｅ（０）（先頭アドレス）からデータ要素間距離
２、データ要素数１６で、後続のベクトルデータを［（
０）（先頭アドレス）からデータ要素間圧Ｍ２、データ
要素数１６で夫々アクセスしようとすると、第５図に示
すように先にＲｅ （０）、Ｒｅ （１６）。
・・・・・・、 Ｒｅ （２４０）とアクセスした後
にＩｎ （０）、 ＩＮ （１６） 、 ・・・
・・、 ＩＩＢ （２４０）とアクセスするため３１
ＸＴｃ（バンクサイクル時間）かかる、したがって、ア
クセスの効率が悪いという欠点がある。
にＩｎ （０）、 ＩＮ （１６） 、 ・・・
・・、 ＩＩＢ （２４０）とアクセスするため３１
ＸＴｃ（バンクサイクル時間）かかる、したがって、ア
クセスの効率が悪いという欠点がある。
及皿立且週
本発明の目的は、ベクトルデータに対するアクセスの効
率が良いメモリアクセス制御装置を提供することである
。
率が良いメモリアクセス制御装置を提供することである
。
ｉ匪五璽ス
本発明のメモリアクセス制御装置は、ロウ及びカラムセ
グメントからなり、互いに関連する複数のデータ要素が
同一ロウセグメントに格納されたメモリバンクに対して
アクセスを行うためのメモリアクセス制御装置であって
、１ロウセグメントずつアクセスするアクセス手段を有
することを特徴とする。
グメントからなり、互いに関連する複数のデータ要素が
同一ロウセグメントに格納されたメモリバンクに対して
アクセスを行うためのメモリアクセス制御装置であって
、１ロウセグメントずつアクセスするアクセス手段を有
することを特徴とする。
Ｘ里Ｕ
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明によるメモリアクセス制御装置の一実施
例の構成を示す系統図である０図において本発明の一実
施例によるメモリアクセス制御装置は、レジスタ１．２
，３，４．５及び６と、フリップフロップ７及び８と、
リクエスト制御回路９と、先頭アドレス比較回路１０と
、要素間距離比較回路１１と、要素数比較回路１２と、
縮退判定回路１３とを含んで構成され、メモリ装置１４
に対してアクセスするものである。
例の構成を示す系統図である０図において本発明の一実
施例によるメモリアクセス制御装置は、レジスタ１．２
，３，４．５及び６と、フリップフロップ７及び８と、
リクエスト制御回路９と、先頭アドレス比較回路１０と
、要素間距離比較回路１１と、要素数比較回路１２と、
縮退判定回路１３とを含んで構成され、メモリ装置１４
に対してアクセスするものである。
レジスタ１はベクトルデータの先頭アドレス１０１を保
持するものであり、その出力１０２はレジスタ２に供給
される池に先頭アドレス比較回路１０に供給される。レ
ジスタ２は出力１０２を保持するものであり、その出力
１１３はメモリ装置１４に供給される他に先頭アドレス
比較回路１０に供給される。
持するものであり、その出力１０２はレジスタ２に供給
される池に先頭アドレス比較回路１０に供給される。レ
ジスタ２は出力１０２を保持するものであり、その出力
１１３はメモリ装置１４に供給される他に先頭アドレス
比較回路１０に供給される。
レジスタ３はベクトルデータのデータ要素間距離１０３
を保持するものであり、その出力１０４はレジスタ４に
供給される他に要素間距離比較回路１１に供給される。
を保持するものであり、その出力１０４はレジスタ４に
供給される他に要素間距離比較回路１１に供給される。
レジスタ４は出力１０４を保持するものであり、その出
力１１４はメモリ装置１４に供給される他に要素間距離
比較回路１１に供給される。
力１１４はメモリ装置１４に供給される他に要素間距離
比較回路１１に供給される。
レジスタ５はベクトルデータのアクセスすべき要素数１
０５を保持するものであり、その出力１０６はレジスタ
６に供給される他に要素数比教回路１２に供給される。
０５を保持するものであり、その出力１０６はレジスタ
６に供給される他に要素数比教回路１２に供給される。
レジスタ６は出力１０６を保持するものであり、その出
力１１５はメモリ装置１４に供給される他に要素数比教
回路１２に供給される。
力１１５はメモリ装置１４に供給される他に要素数比教
回路１２に供給される。
フリップフロップ７はアクセスを開始するためのリクエ
スト信号１０７を保持するものであり、その出力１０８
はフリップフロップ８に供給される他にリクエスト制御
回路９に供給される。フリップフロップ８は出力１０８
を保持し、リクエスト制御回路９の１ａ退信号１１２に
より出力１０９を抑止するものであり、その出力１０９
はリクエスト制四回路９に供給される。
スト信号１０７を保持するものであり、その出力１０８
はフリップフロップ８に供給される他にリクエスト制御
回路９に供給される。フリップフロップ８は出力１０８
を保持し、リクエスト制御回路９の１ａ退信号１１２に
より出力１０９を抑止するものであり、その出力１０９
はリクエスト制四回路９に供給される。
リクエスト制御回路９はメモリ装置１４に対するリクエ
スト信号の制御を行うもので、フリップフロップ７の出
力１０８と、フリップフロップ８の出力１０９と、縮退
判定回路１３の縮退可能信号１１９とが供給される。そ
して全信号が論理値「１」のときに縮退信号１１２が論
理値「１」としてフリップフロップ８に供給され、出力
１１０は各要素のデータ長が２倍としてメモリ装置工４
に供給される。また、出力１０９が論理値「ｌＪで、出
力１０８と縮退信号１１２とのいずれかの論理値がｒ□
、のときには出力１１０は各要素のデータ長が通常のデ
ータ長としてメモリ装置１４に供給される。
スト信号の制御を行うもので、フリップフロップ７の出
力１０８と、フリップフロップ８の出力１０９と、縮退
判定回路１３の縮退可能信号１１９とが供給される。そ
して全信号が論理値「１」のときに縮退信号１１２が論
理値「１」としてフリップフロップ８に供給され、出力
１１０は各要素のデータ長が２倍としてメモリ装置工４
に供給される。また、出力１０９が論理値「ｌＪで、出
力１０８と縮退信号１１２とのいずれかの論理値がｒ□
、のときには出力１１０は各要素のデータ長が通常のデ
ータ長としてメモリ装置１４に供給される。
先頭アドレス比較回路１０はレジスタ１の出力１０２と
レジスタ２の出力１１３とにより両レジスタに保持され
ている先頭アドレスを比較するものであり、比較結果が
アドレスの差が「１」、すなわち先頭アドレスが隣接し
ている場合にのみ、その出力１１６を論理値が「１」と
して縮退判定回路１３にに供給するものである。
レジスタ２の出力１１３とにより両レジスタに保持され
ている先頭アドレスを比較するものであり、比較結果が
アドレスの差が「１」、すなわち先頭アドレスが隣接し
ている場合にのみ、その出力１１６を論理値が「１」と
して縮退判定回路１３にに供給するものである。
要素間距離比較回路１１はレジスタ３の出力１０４とレ
ジスタ４の出力１１４とにより両レジスタに保持されて
いる要素間距離を比較するものであり、比較結果が距離
の値が等しく、かつその値が２以上の値である場合にの
み、その出力１１７を論理値「１」として縮退判定回路
１３に供給するものである。
ジスタ４の出力１１４とにより両レジスタに保持されて
いる要素間距離を比較するものであり、比較結果が距離
の値が等しく、かつその値が２以上の値である場合にの
み、その出力１１７を論理値「１」として縮退判定回路
１３に供給するものである。
要素数比較回路１２はレジスタ５の出力１０６とレジス
タ６の出力１−１５とにより両レジスタに保持されてい
る要素間距離を比較するものであり、比較結果が要素の
数が等しいことを示した場合にのみ、その出力１１８を
論理値「１」として縮退判定回路１３に供給するもので
ある。
タ６の出力１−１５とにより両レジスタに保持されてい
る要素間距離を比較するものであり、比較結果が要素の
数が等しいことを示した場合にのみ、その出力１１８を
論理値「１」として縮退判定回路１３に供給するもので
ある。
縮退判定回路１３は出力１１６ 、１１７及び１１８の
論理積を縮退可能信号１１９としてリクエスト制御回路
９に供給するものである。
論理積を縮退可能信号１１９としてリクエスト制御回路
９に供給するものである。
メモリ装置１４には、先頭アドレス比較回路１０の出力
１１６と要素間距離比較回路１１の出力１１７と要素数
比較回路１２の出力１１８とが供給される他にリクエス
ト制御回路９の出力１１０が供給される。そして、メモ
リ装置１４は、リクエスト情報（出力１１０）に応答し
て、先頭アドレス（出力１１６）から指定された要素間
距離（出力１１７）で指定された要素数（出力１１８）
分だけ、１語長データあるいは倍語長データを一括処理
する。
１１６と要素間距離比較回路１１の出力１１７と要素数
比較回路１２の出力１１８とが供給される他にリクエス
ト制御回路９の出力１１０が供給される。そして、メモ
リ装置１４は、リクエスト情報（出力１１０）に応答し
て、先頭アドレス（出力１１６）から指定された要素間
距離（出力１１７）で指定された要素数（出力１１８）
分だけ、１語長データあるいは倍語長データを一括処理
する。
次に第２図及び第３図を用いて本実施例によるメモリア
クセス制御装置の動作例を説明する。第２図は本実施例
によるメモリアクセス制御装置の動作を示すタイムチャ
ートであり、リクエスト信号１０７が時間をおいて送ら
れてくる場合における各部の出力を示す図である１図に
おいて時刻ＴＯで先頭アドレス１０１が「０」、要素間
距１Ｉｉｉ１０３が「２」、要素数１０５が「１６Ｊの
リクエストＡが送られてくる。すると、時刻Ｔ１ではフ
リップフロップ７が論理値「１」にセットされ、レジス
タ１に先頭アドレス「０」が、レジスタ３に要素間距離
’ ２ Ｊが、レジスタ５に要素数「１６」が夫々セッ
トされる。
クセス制御装置の動作例を説明する。第２図は本実施例
によるメモリアクセス制御装置の動作を示すタイムチャ
ートであり、リクエスト信号１０７が時間をおいて送ら
れてくる場合における各部の出力を示す図である１図に
おいて時刻ＴＯで先頭アドレス１０１が「０」、要素間
距１Ｉｉｉ１０３が「２」、要素数１０５が「１６Ｊの
リクエストＡが送られてくる。すると、時刻Ｔ１ではフ
リップフロップ７が論理値「１」にセットされ、レジス
タ１に先頭アドレス「０」が、レジスタ３に要素間距離
’ ２ Ｊが、レジスタ５に要素数「１６」が夫々セッ
トされる。
また、時刻Ｔ１で次のリクエストが送られてこないため
、時刻Ｔ２ではフリップフロップ７は論理値「ＩＪから
「ＯＪにリセツトされ、フリップフロップ８は論理値「
０」から「ＩＪにセットされる。
、時刻Ｔ２ではフリップフロップ７は論理値「ＩＪから
「ＯＪにリセツトされ、フリップフロップ８は論理値「
０」から「ＩＪにセットされる。
さらにまた、時刻Ｔ２ではレジスタ１，３．５に保持さ
れていた内容が夫々レジスタ２，４．６にセットされる
。そしてフリップフロップ７及び８は夫々論理値”ＯＪ
、’ＩＪであるためリクエスト制御回路９はリクエスト
信号１０７が連続して送られてこないことを認識し、出
力１１０を各要素のデータ長が通常のデータ長（１語長
）としてメモリ装置１４に送出する。それと同時にレジ
スタ２の出力１１３．レジスタ４の出力１１４及びレジ
スタ６の出力１１５がメモリ装置１４に供給され、先頭
アドレス１０」、要素間距離「２」及び要素数「１６」
でデータが読出されることになる。
れていた内容が夫々レジスタ２，４．６にセットされる
。そしてフリップフロップ７及び８は夫々論理値”ＯＪ
、’ＩＪであるためリクエスト制御回路９はリクエスト
信号１０７が連続して送られてこないことを認識し、出
力１１０を各要素のデータ長が通常のデータ長（１語長
）としてメモリ装置１４に送出する。それと同時にレジ
スタ２の出力１１３．レジスタ４の出力１１４及びレジ
スタ６の出力１１５がメモリ装置１４に供給され、先頭
アドレス１０」、要素間距離「２」及び要素数「１６」
でデータが読出されることになる。
次に時刻Ｔ３でリクエストＢが送られてきても、時刻Ｔ
Ｏで送られてきたリクエストＡはすでにメモリ装置１４
に送出されているため、１つに縮退することはできず、
同様の動作により時刻Ｔ５において先頭アドレス「１」
、要素間距離「２」及び要素数「１６」で出力１１０が
各要素のデータ長が１語長としてメモリ装置１４に送出
され、データが読出される。
Ｏで送られてきたリクエストＡはすでにメモリ装置１４
に送出されているため、１つに縮退することはできず、
同様の動作により時刻Ｔ５において先頭アドレス「１」
、要素間距離「２」及び要素数「１６」で出力１１０が
各要素のデータ長が１語長としてメモリ装置１４に送出
され、データが読出される。
一方、第３図は本実施例によるメモリアクセス制御装置
の動作を示すタイムチャートであり、すクエスト信号１
０７が２サイクル連続して送られてくる場合における各
部の出力を示す図である０図において時刻ＴＯでリクエ
ストＡが先頭アドレス「０」、要素間距離「２ｊ及び要
素数「１６」として送られ、時刻Ｔ１でリクエストＢが
先頭アドレス「０」、要素間距離「２」及び要素数「１
６」として送られてくる。
の動作を示すタイムチャートであり、すクエスト信号１
０７が２サイクル連続して送られてくる場合における各
部の出力を示す図である０図において時刻ＴＯでリクエ
ストＡが先頭アドレス「０」、要素間距離「２ｊ及び要
素数「１６」として送られ、時刻Ｔ１でリクエストＢが
先頭アドレス「０」、要素間距離「２」及び要素数「１
６」として送られてくる。
すると、第２図の場合と同様に時刻Ｔ１ではレジスタ１
，３．５に夫々’ＯＪ、 「２Ｊ、ｒ１６」がセット
され、フリップフロップ７が論理値「Ｉノとなる。そし
て、時刻Ｔ２ではレジスタ１，３゜５に保持されていた
内容が夫々レジスタ２，４゜６にセットされ、レジスタ
２，４．６は夫々「０」ｒ２Ｊ、ｒ１６ｊとなり、フリ
ップフロップ８は論理値「１」にセットされる。それと
同時に時刻Ｔ１で送られてきなリクエストＢによりレジ
スタ１．３．５が夫々’ＩＪ、ｒ２」、ｒ１６」にセッ
トされ、フリップフロップ７は論理値「１」にセットさ
れる。
，３．５に夫々’ＯＪ、 「２Ｊ、ｒ１６」がセット
され、フリップフロップ７が論理値「Ｉノとなる。そし
て、時刻Ｔ２ではレジスタ１，３゜５に保持されていた
内容が夫々レジスタ２，４゜６にセットされ、レジスタ
２，４．６は夫々「０」ｒ２Ｊ、ｒ１６ｊとなり、フリ
ップフロップ８は論理値「１」にセットされる。それと
同時に時刻Ｔ１で送られてきなリクエストＢによりレジ
スタ１．３．５が夫々’ＩＪ、ｒ２」、ｒ１６」にセッ
トされ、フリップフロップ７は論理値「１」にセットさ
れる。
このとき、レジスタ１の出力１０２が「１」、レジスタ
２の出力１１３が「０」でその差が「１」であるため、
先頭アドレス比較回路１０の出力１１６は論理値「１」
として縮退判定回路１３に供給される。
２の出力１１３が「０」でその差が「１」であるため、
先頭アドレス比較回路１０の出力１１６は論理値「１」
として縮退判定回路１３に供給される。
また、レジスタ３の出力１０４が「２」、レジスタ４の
出力１１４が「２」で、その値が等しく２以上であるた
め、要素間距離比較回路１１の出力１１７は論理値「１
」して縮退判定回路１３に供給される。
出力１１４が「２」で、その値が等しく２以上であるた
め、要素間距離比較回路１１の出力１１７は論理値「１
」して縮退判定回路１３に供給される。
さらにまた、レジスタ５の出力１０６が「１６」、レジ
スタ６の出力１１５が「１６」でその値が等しいため、
要素数比較回路１２の出力１１８は論理値「１」して縮
退判定回路１３に供給される。出力１１６ 、１１７及
び１１８は全て論理値「１」であるため、縮退判定回路
１３の縮退可能信号１１９は論理値「１」としてリクエ
スト制御回路９に供給される。
スタ６の出力１１５が「１６」でその値が等しいため、
要素数比較回路１２の出力１１８は論理値「１」して縮
退判定回路１３に供給される。出力１１６ 、１１７及
び１１８は全て論理値「１」であるため、縮退判定回路
１３の縮退可能信号１１９は論理値「１」としてリクエ
スト制御回路９に供給される。
したがって、リクエスト制御回路９はフリップフロップ
７及び８の出力１０８及び１０９がいずれも論理値「１
」で、ａ退可能信号１１９も論理値「１」であるなめ、
出力１１０を各要素のデータ長が倍語長としてメモリ装
置１４に送出する。それと同時にレジスタ２から出力１
１３が先頭アドレス「０」、レジスタ４から出力１１４
が要素間圧Ｍｒ２」、レジスタ６から出力１１５が要素
数「１６」としてメモリ装置１４に供給される。そして
時刻Ｔ３において、メモリ装置１４から先頭アドレス「
０」、要素間距離「２」、要素数「１６ノで倍語長のデ
ータすなわちリクエストＡ及びＢの両方が読出されるこ
とになる。
７及び８の出力１０８及び１０９がいずれも論理値「１
」で、ａ退可能信号１１９も論理値「１」であるなめ、
出力１１０を各要素のデータ長が倍語長としてメモリ装
置１４に送出する。それと同時にレジスタ２から出力１
１３が先頭アドレス「０」、レジスタ４から出力１１４
が要素間圧Ｍｒ２」、レジスタ６から出力１１５が要素
数「１６」としてメモリ装置１４に供給される。そして
時刻Ｔ３において、メモリ装置１４から先頭アドレス「
０」、要素間距離「２」、要素数「１６ノで倍語長のデ
ータすなわちリクエストＡ及びＢの両方が読出されるこ
とになる。
また、リクエスト制御回路９から縮退信号１１２が論理
値「１」として送出され、時刻Ｔ３で７リツプフロツプ
８のセットが抑止される。したがって、時刻Ｔ１で送ら
れてきたリクエストＢによるメモリ装置１４へのリクエ
ストは時刻Ｔ２で先行するリクエストＡに含められて送
出されたため、時刻Ｔ３ではフリップフロップ８のセッ
トは抑止され、レジスタ１，３．５に保持されている内
容は無効になる。
値「１」として送出され、時刻Ｔ３で７リツプフロツプ
８のセットが抑止される。したがって、時刻Ｔ１で送ら
れてきたリクエストＢによるメモリ装置１４へのリクエ
ストは時刻Ｔ２で先行するリクエストＡに含められて送
出されたため、時刻Ｔ３ではフリップフロップ８のセッ
トは抑止され、レジスタ１，３．５に保持されている内
容は無効になる。
以上のアクセス動作を第４図、第５図及び第６図を用い
て説明する。第２図の場合、すなわちリクエストＡ（実
部分Ｒｅ ）とＢ（虚部分Ｉｎ）とが時間をおいて送ら
れてくる場合は、第５図のように１語調ずつアクセスさ
れるため３１ＸＴｃがかる。一方、第３図の場合、すな
わちリクエストＡとＢとが連続して送られてくる場合は
、第６図のように倍語長ずつ、すなわち同一ロウセグメ
ント長ずつアクセスされるため１５ＸＴｃで済み、アク
セスの効率が良いのである。
て説明する。第２図の場合、すなわちリクエストＡ（実
部分Ｒｅ ）とＢ（虚部分Ｉｎ）とが時間をおいて送ら
れてくる場合は、第５図のように１語調ずつアクセスさ
れるため３１ＸＴｃがかる。一方、第３図の場合、すな
わちリクエストＡとＢとが連続して送られてくる場合は
、第６図のように倍語長ずつ、すなわち同一ロウセグメ
ント長ずつアクセスされるため１５ＸＴｃで済み、アク
セスの効率が良いのである。
１■ム豆ｊ
以上説明したように本発明は、リクエストの連続状態に
応じて１語長若しくは倍語長の読出しを行うことにより
、アクセスの効率を向上させることができるという効果
がある。
応じて１語長若しくは倍語長の読出しを行うことにより
、アクセスの効率を向上させることができるという効果
がある。
第１図は本発明の実施例によるメモリアクセス制御装置
の構成を示す系統図、第２図及び第３図は本発明の実施
例によるメモリアクセス制御装置の動作を示すタイムチ
ャート、第４図はメモリ装置内のベクトルデータの格納
状態の一例を示す概倉口、第５図及び第６図はメモリ装
置内のベクトルデータへのアクセスタイムを示す概念図
である。 主要部分の符号の説明 １．２，３゜ ４．５．６・・・・・・レジスタ ７．８・・・・・・フリップフロップ ９・・・・・・リクエスト制御回路 １０・・・・・・先頭アドレス比較回路１１・・・・・
・要素間距離比較回路 １２・・・・・・要素数比救回路 １３・・・・・・縮退判定回路 １４・・・・・・メモリ装置 出願人 日本電気株式会社（外−名）
の構成を示す系統図、第２図及び第３図は本発明の実施
例によるメモリアクセス制御装置の動作を示すタイムチ
ャート、第４図はメモリ装置内のベクトルデータの格納
状態の一例を示す概倉口、第５図及び第６図はメモリ装
置内のベクトルデータへのアクセスタイムを示す概念図
である。 主要部分の符号の説明 １．２，３゜ ４．５．６・・・・・・レジスタ ７．８・・・・・・フリップフロップ ９・・・・・・リクエスト制御回路 １０・・・・・・先頭アドレス比較回路１１・・・・・
・要素間距離比較回路 １２・・・・・・要素数比救回路 １３・・・・・・縮退判定回路 １４・・・・・・メモリ装置 出願人 日本電気株式会社（外−名）
Claims (1)
- ロウ及びカラムセグメントからなり、互いに関連する複
数のデータ要素が同一ロウセグメントに格納されたメモ
リバンクに対してアクセスを行うためのメモリアクセス
制御装置であつて、１ロウセグメントずつアクセスする
アクセス手段を有することを特徴とするメモリアクセス
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057443A JP2625145B2 (ja) | 1988-03-11 | 1988-03-11 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057443A JP2625145B2 (ja) | 1988-03-11 | 1988-03-11 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231174A true JPH01231174A (ja) | 1989-09-14 |
| JP2625145B2 JP2625145B2 (ja) | 1997-07-02 |
Family
ID=13055801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057443A Expired - Lifetime JP2625145B2 (ja) | 1988-03-11 | 1988-03-11 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625145B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136874A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
| JPS6285383A (ja) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | ベクトルプロセツサ |
-
1988
- 1988-03-11 JP JP63057443A patent/JP2625145B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136874A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | ベクトル処理装置 |
| JPS6285383A (ja) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | ベクトルプロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2625145B2 (ja) | 1997-07-02 |
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