JPH0616300B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は集積化、特に超高集積化に適した相補ＭＯＳ
型の演算処理装置に関する。

［発明の技術的背景］ 従来の演算処理装置、特にマイクロプロセッサを集積回
路として供給する場合、その回路形式としては、第８図
に示すような全ダイナミック形式か、もしくは第９図に
示すような全スタティック形式が採用されている。

第８図のものは、制御、判定回路１の出力をダイナミッ
ク型記憶回路２に記憶させたり、あるいはダイナミック
型記憶回路２の記憶出力を制御、判定回路１に供給して
制御、判定を行なうことにより各種出力Ｏを得るように
している。

第９図のものは上記ダイナミック型記憶回路２の代わり
にスタティック型記憶回路３が用いられ、制御、判定回
路１の出力をスタティック型記憶回路３に記憶させた
り、あるいはスタティック型記憶回路３の記憶出力を制
御、判定回路１に供給して制御、判定を行なうことによ
り各種出力Ｏを得るようにしている。

第10は上記第８図のダイナミック形式回路に用いられる
ダイナミック型記憶回路２の具体的回路構成を示す。こ
の回路は、入力読み込み制御信号ＳＴに同期して入力信
号を取込み、寄生容量等を利用したデータ保持用の容量
５に供給するクロックドインバータ６および上記容量５
に蓄えられているデータを出力許可信号ＥＮに同期して
出力するクロックドインバータ７を備えている。

第11図は上記第９図のスタティック形式回路に用いられ
るスタティック型記憶回路３の具体的回路構成を示す。
この回路は、入力読み込み制御信号ＳＴに同期して入力
信号を取込むクロックドインバータ10、このクロックド
インバータ10の出力を反転するインバータ11、このイン
バータ11に逆並列接続されインバータ11と共に安定回路
12を構成する制御信号▲▼に同期するクロックドイ
ンバータ13および上記安定回路12の出力を出力許可信号
ＥＮに同期して出力するクロックドインバータ14から構
成されている。

第12図は上記第10図および第11図で用いられるクロック
ドインバータの詳細図である。このクロックドインバー
タは、ゲートに上記信号▲▼，▲▼に相当する
一方のクロック信号および入力信号がそれぞれ供給さ
れる２個のＰチャネルのＭＯＳトランジスタ15、16が電
源Ｖ_ＤＤと出力端子17との間に直列に挿入され、ゲート
に上記信号ＳＴ，ＥＮに相当する他方のクロック信号φ
および入力信号がそれぞれ供給される２個のＮチャネル
のＭＯＳトランジスタ18、19が電源Ｖ_ＤＤと上記出力端
子17との間に直列に挿入されている。

［背景技術の問題点］ ところで、第８図に示すような全ダイナミック形式のマ
イクロプロセッサは、全スタティック形式のものに比較
して構成素子数が少なくなり、例えば一つの記憶回路当
りで４素子少なくなり、この結果として集積回路化した
際のチップサイズが小さくなり、高集積化が可能であ
る。ところが、反面、動作周波数範囲が狭くなり、特に
クロック信号を停止させると誤動作を起こす欠点があ
る。

他方、第９図に示すような全スタティック形式のマイク
ロプロセッサは、動作周波数範囲が広く、特にクロック
信号を停止させて消費電力を節減できる利点があるが、
全スタティック形式のものに比べて素子数が多くなり、
結果としてチップサイズが大きくなってコストが上昇す
るという欠点がある。

そこで、上記のような全スタティック形式のものと全ス
タティック形式のものとを混在させるようにすれば、そ
れぞれが持つ欠点のみを除去することができると思われ
る。しかし、両形式のものを単に混在させようとする場
合には、システム全体の極めて複雑なタイミング関係を
保つことは容易ではない。従って、一部分の特定な回路
部分にダイナミック形式を採用したものを除けば、系統
立って本格的に両形式を混在させたマイクロプロセッサ
は従来、存在していない。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、広い周波数範囲を有し、低消費電力で
動作し、かつ集積回路化する際のチップサイズが比較的
小さくできる演算処理装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明の演算処理装置にあっ
ては、演算処理装置としての機能を分類して階層的機能
ブロックに分割し、それぞれの機能ブロックの動作期間
に応じて、機能ブロック内のデータ記憶手段としてダイ
ナミック型もしくはスタティック型の記憶回路のいずれ
かを割当てるとともに、各機能ブロック内で必要とする
動作制御用のタイミング信号を各機能ブロック内に必要
に応じて設けたタイミング信号発生回路で作成すること
により、広い動作周波数範囲での動作を可能し、さらに
は動作を停止させても正常動作が保証されるようにして
いる。

この発明による演算処理装置、例えばマイクロプロセッ
サは、機械命令語の操作コードフィールドおよび操作対
象フィールドそれぞれを第13図、第14図に示すように階
層構造をなすように構成している。

すなわち、操作コードフィールドは第13図に示すよう
に、最上位のレベル１から最下位のレベルｎまでのｎレ
ベルの機能階層レベルを持つようにレベル分類されてい
る。他方、操作対象フィールドも上記操作コードフィー
ルドに対応して第14図に示すように、最上位のレベル１
から最下位のレベルｎまでのｎレベルの機能階層レベル
を待つようにレベル分類されている。これに伴い、マイ
クロプロセッサ本体は、機能の面から第15図に示すよう
に、上記操作コードフィールドに対応したレベル数を有
し全体で階層構造をなす複数の機能ブロック20によって
構成され、操作対象30も第16図に示すように操作対象コ
ードフィールドレベルに対応したレベル数を有し、全体
で階層構造をなすようにされている。

第17図はこの発明の原理を説明するための、マイクロプ
ロセッサの被制御状態の一例を示す図である。図におい
て、21はスタティック型回路構成の記憶回路および各種
タイミング信号を発生するタイミング信号発生回路を内
部に有するレベル１（最上位レベル）の機能ブロックで
あり、22，23はそれぞれ内部にダイナミック型回路構成
の記憶回路およびタイミング信号発生回路を有し、上記
レベル１の機能ブロック21で使用されるレベル２の機能
ブロックであり、かつ24は内部にダイナミック型回路構
成の記憶回路およびタイミング信号発生回路を有し、前
記レベル２の機能ブロック22で使用されるレベル３の機
能ブロックである。

ここでマイクロプロセッサの処理機能を例えば、システ
ム記述言語指向にタスクレベル、制御構造レベル、演算
レベル、演算レベルよりも下位レベルのレベルに分類し
たとすれば、上記レベル１の機能ブロック21はタスクレ
ベルに相当し、レベル２の機能ブロック22，23は制御構
造レベルに相当し、レベル３の機能ブロック24は演算レ
ベルにそれぞれ相当する。

上記各機能ブロック21ないし24はそれぞれ対応するレベ
ルの各種機能のうち単一の距離機能のみを有している。
すなわち、各機能ブロックは上位レベルからの動作指示
に基づく動作期間では毎回、常に同じ処理動作を行な
い、下位レベルの機能ブロックにおける動作時間および
処理機能が上位レベルの機能ブロックよりも常に狭くな
るようにされている。さらに上記各機能ブロックには、
他の機能ブロックにデータやクロック信号を含む各種信
号を供給制御する制御ゲート回路が設けられており、こ
れら制御ゲート回路は上位レベルの機能ブロックが下位
レベルの機能ブロックを使用するときにのみ開かれる。

いま、機能ブロック21がある処理を実行する際、必要に
応じて自分自身の判断のみで下位レベルの機能ブロック
22または23を呼出し、その機能ブロックが持つ処理機能
を利用する。このとき機能ブロック21と機能ブロック22
または23との間では、上記制御ゲート回路を介してデー
タやクロック信号を含む各種信号が、機能ブロック22ま
たは23それぞれの動作の実行期間にのみ供給される。さ
らに機能ブロック22や23の内部では、一時的に必要な状
態記憶のみ、その記憶回路中に記憶する。同様に、機能
ブロック22がある処理を実行する際に必要に応じて、自
分自身の判断のみでそれより下位レベルの機能ブロック
24を呼出し、その機能ブロックが持つ処理機能を利用す
る。このとき機能ブロック22と機能ブロック24との間で
受け渡されるデータやクロック信号を含む各種信号は、
機能ブロック24の動作の実行期間にのみ必要なものに限
定されている。さらに各機能ブロックが動作を実行する
際、それぞれの内部に設けられているタイミング信号発
生回路を動作させて各種タイミング信号を発生させ、こ
の信号を用いて制御を順次実行する。

このように、上位レベルの機能ブロックが下位レベルの
機能ブロックを使用する場合、下位レベルの機能ブロッ
クの処理動作は常に同じであり、処理に要する期間もほ
ぼ一定であるので、下位レベルの機能ブロックに対する
先見性が機能とタイミングの両方について保証される。
すなわち、それぞれの機能ブロックの動作期間や、その
動作時に実行されるデータ群、制御信号、ステータス信
号、クロック信号等のリソースの受渡しの対象となる他
の回路ブロックとの関係が一義的に確定でき、このため
動作速度の改善や歩留りの向上をシステム設計レベルで
効果的に行なうことができる。

さらに、高機能で高集積化されたマイクロプロセッサチ
ップを新たに開発する場合、マイクロ動作シーケンスや
それぞれのデータ構造を変更しても他のブロックと干渉
し合うことがなく、このため、設計や製品の検証が容易
であり、開発期間の短縮とコスト低減化が計れる。

さらに下位レベルの機能ブロックには、その機能ブロッ
クが持つ処理機能を上位レベルの機能ブロックが利用す
るとき、すなわち動作の実行期間にのみクロック信号を
含む各種信号が供給され、その他の期間では動作せず休
止しているので、この休止期間には電力を消費しない。
このため、低消費電力化が可能である。

また、機能ブロック内の記憶回路の大部分をダイナミッ
ク型回路構成にすることができるので、従来のような全
スタティック型回路構成のものに比べて素子数を少なく
でき、これにより集積回路化の際のチップサイズの縮小
化を図ることができる。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図は、上記のような原理に基づくこの発明の一実施
例の構成を示すブロック図である。図において、40は上
位レベルの機能ブロックであり、41ないし43はその直接
の下位レベルの機能ブロックであり、44は上位レベルと
下位レベルの機能ブロックどうしを接続するバスであ
る。上記各機能ブロックは、上位レベルの機能ブロック
40で例示するように、実行制御部51、完了ステータス合
成部52、データ分配／結合部53、内部クロック信号作成
部54、論理部55、記憶部56、制御ゲート部57から構成さ
れている。

上記実行制御部51は予めマイクロプログラムを記憶して
いるＰＬＡからなり、上位レベルの機能ブロックから供
給される動作指示コードに応じて１つのマイクロシーケ
ンスを選択し、このシーケンスに応じた各種タイミング
信号を順次発生する。そしてこの実行制御部51は内部ク
ロック信号作成部54からクロック信号が供給されている
ときのみ動作する。

上記完了ステータス合成部52は、対応する機能ブロック
における処理動作が終了したときにステータス信号を合
成し、他の機能ブロックに出力する。

上記データ分配／結合部53は、他の機能ブロックから供
給される各種データを内部に分配するとともに、処理完
了時に他の機能ブロックに供給するための結果としてデ
ータを結合する。

上記内部クロック作成部54はその機能ブロック内部で必
要とするすべてのクロック信号を必要な期間のみ作成す
る。

上記論理部55は、ＡＮＤ，ＯＲ，ＮＯＴ，ＮＡＮＤ，Ｎ
ＯＲ，イクスクルーシブＯＲなどのゲート回路の組合わ
せ回路で構成され、上記実行制御部51で選択されたマイ
クロシーケンスに基づいて処理を実行する。

上記記憶部56はレジスタ、ラッチ、カウンタなどで構成
され、上記論理部55で処理を実行する際に必要とする初
期データを記憶したり、処理の途中のデータや処理結果
のデータを記憶する。そしてこの記憶部56は、必要に応
じてダイナミック型回路構成もしくはスタティック型回
路構成のいずれかにされている。

上記制御ゲート57は、その機能ブロックが自分の処理を
実行する際に他のレベルの機能ブロックを使用する必要
が生じたときに、他の機能ブロックとの間でデータ、動
作指示コード、動作結果のステータス、クロック信号等
の受け渡し制御を行なう。

このような構成において、いま上位レベルの機能ブロッ
ク40に動作指示コードが与えられ、動作が開始される時
刻をｔｓ０、動作が終了する時刻をｔｅ０、動作が開始
され終了するまでの実行時間をＴ０とし、かつ下位レベ
ルの機能ブロック41，42，43にそれぞれ動作指示コード
が与えられ、動作が開始される時刻をｔｓ１，ｔｓ２，
ｔｓ３、動作が終了する時刻をｔｅ１，ｔｅ２，ｔｅ３
とすると、下位レベルの機能ブロック41，42，43におい
て、動作が終了するまでの実行時間Ｔ１，Ｔ２，Ｔ３は
それぞれ次式で与えられる。

Ｔ１＝ｔｅ１−ｔｓ１ …１ Ｔ２＝ｔｅ２−ｔｓ２ …２ Ｔ３＝ｔｅ３−ｔｓ３ …３ ここでいま、機能ブロック41，42，43それぞれで動作が
開始される時刻ｔｓ１，ｔｓ２，ｔｓ３の間には次の４
式のような関係が成立し、さらに動作が終了する時刻ｔ
ｅ１，ｔｅ２，ｔｅ３の間には次の５式のような関係が
成立しているとする。

ｔｓ１≦ｔｓ２≦ｔｓ３ …４ ｔｅ１≦ｔｅ２≦ｔｅ３ …５ 上記４および５式は、機能ブロック41，42，43が同時に
もしくは機能ブロック41，42，43の順で動作を開始し、
動作の終了は同時にもしくは機能ブロック41，42，43の
順で動作が終了することを意味している。上記４、５式
が満たされるときこの装置では必ずｔｓ０がｔｓ１より
も速く、かつｔｅ０がｔｅ３よりも遅くなるようにされ
る。

従って、上位レベルの機能ブロック40における実行時間
Ｔ０の最少値は、下位レベルの機能ブロック41，42，43
が並列的にもしくは機能ブロック41のみが動作する場合
の実行時間（Ｔ１）＋αとなり、最大値は下位レベルの
機能ブロック41，42，43が直列的に順次動作する場合の
実行時間（Ｔ１＋Ｔ２＋Ｔ３）＋βとなる。

上記の関係は、下位レベルの機能ブロックで並列に動作
が可能であり、かつそれぞれの機能ブロックが独立に自
身の電力消費期間を決定することができ、その期間だけ
それぞれのブロックで信号を保持すればよいことを示し
ている。従って、例えば上位レベルの機能ブロック40内
および下位レベルの機能ブロック41，42，43それぞれの
記憶部56が全てダイナミック型回路構成にされている場
合、機能ブロック41，42，43それぞれの記憶部56におけ
るデータ記憶時間は上位レベルの機能ブロック40内のそ
れよりも短くて済む。

第２図は前記のような原理を適用したこの発明に係るマ
イクロプロセッサの全体的な構成を示すブロック図であ
る。このマイクロプロセッサは Ａｄａ、または並行動作（コンカレント）Ｐａｓｃａｌ
のようなシステム記述言語に適合するような機能分類を
施したものである。

まず、最上位であるレベル１の機能ブロック61では、タ
スク切換、タスク遅延、タスクランデブー、タスク起
動、タスク停止、タスク優先度、タスク番号、タスク待
ちキュー、タスク実行／準備／待ち／遅延時間等のタス
ク制御レベルの処理を行ない、そのタスク内で次のレベ
ル２にあるようなプログラム制御構造レベルのいずれか
１つが選択される。

このレベル２のプログラム制御構造レベルの機能ブロッ
ク62，63，64，65では、ＷＨＩＬＥ， ＲＥＰＥＡＴ，
ＦＯＲなどの繰返し制御構造、 ＩＦ，ＣＡＳＥなどの
選択制御構造、割込み，手続き，関数呼出等の中断制
御、データの加工等の順次制御等の制御制御レベルの処
理を行ない、その処理内で次のレベル３にあるような演
算レベルのいずれか１つが選択される。

このレベル３の演算レベルの機能ブロック66ないし71等
では、論理式の評価、算術式の評価、データの入出力、
外部事象の評価、パラメータの取出し、命令語の取出し
等の演算レベルの処理を行ない、その処理内で次のレベ
ル４にあるような下位レベルのいずれか１つが選択され
る。

このレベル４の下位レベルの機能ブロック72ないし76等
は、ＡＬＵ、中間値用レジスタ、アドレス変換、バスサ
イクル発生／中断／停止、バスの開放などの処理を行な
う。

そしてこれらレベル１からレベル４までの機能ブロック
は、バス81，82，83，84それぞれを介して接続されてい
る。

上記各レベルの機能ブロックではそれぞれの処理を行な
う際、必要に応じて処理の対象となるデータが各記憶回
路から読み出され、レベル４の ＡＬＵ（機能ブロック72）で実際に必要な演算が行われ
る。

そしてこのマイクロプロセッサの特長は、前記のように
大部分の機能ブロック内にダイナミック型の記憶回路を
設け、これら各記憶回路を必要な期間にのみ動作させる
ようにしているので、従来の全スタティック型マイクロ
プロセッサの欠点であるチップサイズが大きくなること
と、全ダイナミック型マイクロプロセッサの欠点である
動作周波数範囲が狭くなることの両方を解決することが
できる。しかも、ＣＭＯＳによる回路構成（特に記憶回
路）をダイナミック型の回路に適用でき、これにより素
子数が減少してチップサイズの縮小化が達成できる。さ
らに、上位レベルの機能ブロックが起動を掛けた下位レ
ベルの機能ブロックのみが動作するので、その期間、必
要のない機能ブロックは動作せず電力を消費しない。従
って、動作時におけるチップ全体の消費電力が大幅に低
減される。

第３図は上記実施例のマイクロプロセッサの記憶部56の
関連部分のみを抽出して示すブロック図である。より上
位レベルの機能ブロック91内には、より下位レベルの機
能ブロック92にデータや各種信号を与えるためのスタテ
ィック型（特に最上位レベルで必要である）もしくはこ
のブロックの動作期間以上、データや各種信号を保持可
能に設定されたダイナミック型の記憶回路93が設けられ
ている。また、より下位レベルの機能ブロック92からの
実行完了時の返却データ等を記憶する、スタティック型
もしくはダイナミック型の記憶回路94も設けられてい
る。

下位レベルの機能ブロック92には、特にこのブロック内
でのみ用いるタイミング信号発生回路95と、上記記憶回
路93のデータに基づき制御、判定を行なう制御、判定回
路96、この制御、判定回路96の出力データを記憶するダ
イナミック型の記憶回路97、この機能ブロック92内での
動作の実行完了により上記タイミング信号発生回路95内
の発振回路の発振動作の停止を要求する信号を生成する
制御、判定回路98が設けられる。なお、上位の機能ブロ
ック91から下位の機能ブロック92に対しては、動作の起
動を要求する信号と基本タイミング信号も必要に応じて
与えられる。各機能ブロックはこれらの各回路を含み前
記第１図のように構成されている。

なお、第３図においてイは上位レベルの機能ブロック91
から下位レベルの機能ブロック92に対して与えられるデ
ータや各種信号が伝達される信号線であり、ロは下位レ
ベルの機能ブロック92から上位レベルの機能ブロック91
に対して返却されるデータが伝達される信号線であり、
ハおよびニは上位レベルの機能ブロック91から下位レベ
ルの機能ブロック92に与えられる起動要求信号および基
本タイミング信号がそれぞれ伝達される信号線であり、
ホは下位レベルの機能ブロック92から上位レベルの機能
ブロック91に対して与えられる発振動作の停止を要求す
る停止信号が伝達される信号線である。

第４図は、上記記憶部56内のダイナミック型の記憶回路
の構成を示す回路図である。この回路は、入力読み込み
制御信号ＳＴに同期して入力信号を取込むＣＭＯＳ型の
クロックドインバータ 101、このクロックドインバータ
101の出力端子とアースとの間に挿入され、この容量値
が設定可能な例えばＭＯＳキャパシタ等からなる容量 1
02、上記容量 102に蓄えられているデータを出力許可信
号ＥＮに同期して出力するＣＭＯＳ型のクロックドイン
バータ 103から構成されており、上記クロックドインバ
ータ 101の出力端子とアースとの間には寄生抵抗 104が
挿入されている。この記憶回路におけるデータ記憶時間
は、上記容量 102の値と上記寄生抵抗 104との値に応じ
たものとなり、その機能ブロックにおける必要とするデ
ータ記憶時間に応じて、上記容量 102の値が設定され
る。例えば、上記容量 102がＭＯＳキャパシタで構成さ
れている場合、長いデータ記憶時間を必要とする際にＭ
ＯＳキャパシタのキャパシタプレートの面積を広くし、
データ記憶時間が短くてよいときにはキャパシタプレー
トの面積を狭くすればよい。

第５図は各機能ブロック内に設けられる前記タイミング
信号発生回路の発振回路部分の構成を示すブロック図で
ある。この回路は、発振スタート信号ＳＴＳＧおよび発
振停止信号ＥＮＳＧが供給される発振／停止制御回路 1
11およびこの発振／停止制御回路 111の出力により発振
動作が制御され、動作時にはクロック信号ＬＯＣＣＬＫ
を出力する発振回路 112とから構成されている。そして
ここから出力されるクロック信号ＬＯＣＣＬＫを用いて
前記各種制御信号ＳＴ、ＥＮ等が生成される。

すなわち、この回路では第６図のタイミングチャートに
示すように、発振スタート信号ＳＴＳＧの入力によりク
ロック信号ＬＯＣＣＬＫの出力が開始され、発振停止信
号ＥＮＳＧの入力によりクロック信号ＬＯＣＣＬＫの出
力が停止される。

第７図は上記第５図回路の一つの具体的構成を示す回路
図である。

発振／停止制御回路 111は一対のノアゲート 121， 122
からなるＲＳフリップフロップで構成されており、発振
回路 112は発振／停止制御回路 111の出力が一方入力端
子に供給されるアンドゲード 131，このアンドゲート 1
31の出力を順次反転するように多段縦続接続された奇数
個のインバータ 132，上記多段縦続接続された奇数個の
インバータの最終段出力を反転するインバータ 133とで
構成されており、上記アンドゲード 131の他方入力端子
には上記多段縦続接続された奇数個のインバータの最終
段出力が帰還されている。

［発明の効果］ 以上説明したようにこの発明の演算処理装置によれば、
記憶部の大部分がダイナミック型構成のものにされてい
るので、チップサイズの小形化が実現でき、かつ動作周
波数範囲を広くすることができる。また、各機能ブロッ
ク内に局所的にタイミング信号発生回路が設けられてい
るので、たとえ外部クロックが低速になったり、停止し
ても、誤動作を引き起こすことはなく、広い動作周波数
範囲が保証される。よって、スタンバイ機能付きのＣＭ
ＯＳ型演算処理装置を構成するのに本発明を採用すれ
ば、従来に比較して低価格で高性能の高集積度化された
ものを提供することが可能になる。

さらにこれに加えて、チップ内の各機能ブロックは外部
クロックとは独立に最高速度で与えられた機能を実行
し、それ以外の期間は動作を停止している状態となるた
め、機械命令実行時の消費電力も大幅に低減される。

また、局所的にクロック信号を発生しているインバータ
132の信号遅延時間そのものが製造プロセスに応じて変
化するため、例えばスイッチング速度が遅くなれば局所
的クロック信号も遅くなるので、誤動作が起りにくくな
る傾向にある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの発明に係るマイクロプロセッサの全体的な
構成を示すブロック図、第３図は上記実施例の記憶部の
関連部分のみを抽出して示すブロック図、第４図は上記
記憶部内のダイナミック型の記憶回路の構成を示す回路
図、第５図はタイミング信号発生回路の発振回路部分の
構成を示すブロック図、第６図は第５図のタイミング信
号発生回路のタイミングチャート、第７図は第５図回路
の一つの具体的構成を示す回路図、第８図は従来の全ダ
イナミック形式のマイクロプロセッサのブロック図、第
９図は従来の全スタティック形式のマイクロプロセッサ
のブロック図、第10図はダイナミック型記憶回路の具体
的回路構成を示す回路図、第11図はスタティック型記憶
回路の具体的回路構成を示す回路図、第12図は第10図お
よび第11図回路で用いられるクロックドインバータの回
路図、第13図はこの発明で用いられる機械命令語の操作
フィールドの構成を示す図、第14図は同じく操作対象フ
ィールドの構成を示す図、第15図はこの発明の演算処理
装置の概略的な構成を示す図、第16図は同装置の操作対
象の構成を示す図、第17図はこの発明の原理を説明する
ためのマイクロプロセッサの被制御状態の一例を示す図
である。 40〜43……機能ブロック、54……内部クロック信号作成
部、56……記憶部、93，94……記憶回路、95……タイミ
ング信号発生回路、96，98……制御、判定回路、97……
ダイナミック型の記憶回路、 101， 103……ＣＭＯＳ型
のクロックドインバータ、 102……容量。

Claims (1)

【特許請求の範囲】
1. 【請求項１】機械命令コードの操作コードフィールドが
   要求機能の階層構造をなしかつ操作対称フィールドがこ
   れに対応した階層データ構造をなすようにされたもので
   あって、 上位機能レベルの機能ブロックと低位機能レベルの機能
   ブロックからなり、それぞれのブロックが上記操作コー
   ドフィールドで指示された機能を実行する複数の機能ブ
   ロックを含み、これらの機能ブロックが全体で階層構造
   をなすように構成され、 これら複数の機能ブロックは少なくともタスクレベルの
   機能ブロックと、このタスクレベルの機能ブロックと結
   合され、タスクレベルの機能ブロックよりも低位の機能
   レベルを持つ制御構造レベルの機能ブロックと、この制
   御構造レベルの機能ブロックと結合され、制御構造レベ
   ルの機能ブロックよりも低位の機能レベルを持つ演算レ
   ベルの機能ブロックと、この演算レベルの機能ブロック
   と結合され、演算レベルの機能ブロックよりも低位の機
   能レベルを持つ下位レベルの機能ブロックとを含み、 上記各レベルの機能ブロックにはデータや各種制御信
   号、状態信号を記憶するための記憶回路部をそれぞれ設
   け、少なくとも最上位の機能レベルの機能ブロック内に
   はスタティック型の記憶回路部を設け、これよりも下位
   の機能レベルの機能ブロック内にはキャパシタを有する
   ダイナミック型の記憶回路部をそれぞれ設け、これらダ
   イナミック型の記憶回路部内のキャパシタの値はその機
   能ブロックの機能に応じて設定し、 上記ダイナミック型の記憶回路部が設けられた各機能ブ
   ロック内にはダイナミック型の記憶回路部の動作を制御
   するために使用されるタイミング信号を発生するタイミ
   ング信号発生回路部をそれぞれ設け、上位レベルの機能
   ブロックにはその一つ下位の機能ブロック内のタイミン
   グ信号発生回路部に対してタイミング信号の発生動作を
   起動させるための制御信号を発生する手段を設け、タイ
   ミング信号発生回路部が設けられた各機能ブロック内に
   はそのタイミング信号発生回路部におけるタイミング信
   号の発生動作を停止させるための制御信号を発生する手
   段を設けたことを特徴とする演算処理装置。