JPH0385816A - タイマ多重化回路 - Google Patents
タイマ多重化回路Info
- Publication number
- JPH0385816A JPH0385816A JP22142389A JP22142389A JPH0385816A JP H0385816 A JPH0385816 A JP H0385816A JP 22142389 A JP22142389 A JP 22142389A JP 22142389 A JP22142389 A JP 22142389A JP H0385816 A JPH0385816 A JP H0385816A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timer
- common
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 21
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 abstract description 5
- 101710123669 Sodium/nucleoside cotransporter 2 Proteins 0.000 abstract 3
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 abstract 1
- 101710123675 Sodium/nucleoside cotransporter 1 Proteins 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- IORPOFJLSIHJOG-UHFFFAOYSA-N 3,7-dimethyl-1-prop-2-ynylpurine-2,6-dione Chemical compound CN1C(=O)N(CC#C)C(=O)C2=C1N=CN2C IORPOFJLSIHJOG-UHFFFAOYSA-N 0.000 description 2
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100387368 Arabidopsis thaliana DIT2-1 gene Proteins 0.000 description 1
- 101100406320 Caenorhabditis elegans dbt-1 gene Proteins 0.000 description 1
- 101150085690 DIT2 gene Proteins 0.000 description 1
- 101150074789 Timd2 gene Proteins 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は入力信号を一定時間だけ保持するタイマ回路に
係り、Ｓに複数の入力信号での共用に好適なタイ青多重
化回路に関する。
係り、Ｓに複数の入力信号での共用に好適なタイ青多重
化回路に関する。
従来のタイマ回路は１例えば西野＠著「ｘＣ論理回路設
計の基礎」日刊工業新聞社刊（１９１Ｓ４年）５１２０
４頁に記載のように、カウンタからデコードして７リツ
グフロシプをセット・リセクトする構成Ｏものがあり、
こＯ構成の回路では１つの入力信号に対して１つＯタイ
マ回路が必要であった。 〔発明が解決しようとするａ題〕 上記従来技術は１つの入力信号に対して１つのタイマ回
路ｔ−必要とするもので、多数の入力信号がある場合に
回路規模を小さくするという点についての配慮がされて
おらず、かかる場合の回路規模が増大するという問題が
Ｔｏ−）た。 本発明Ｏ目的は複数の入力信号に対してタイマ回路を共
有可能とするここに＝９回路規模を減少させうるタイマ
多重化回路ｔ−提供することにある。 〔課題を解決するための手段〕 上記目的を達成するために、本発明によるタイマ多重化
回路は入力信ｔｏ立ち上がりを検出する立ち上り検出部
と、その検出信号を多重化するマルチプレクサと、各入
力信号に対応したデータを作る共通カウンタと、そのデ
ータｔｔｉ３憶するクンダムアクセスメモリと、そのク
ンダムアクセスメモリのデータと共通カウンタの計数値
とを比較する比較器と、その比較器によｐ生じたパルス
信号を分離するデマルチプレクサと、その出力信号のメ
イξングをとるクリップ７０クグと、上記立ち上がり検
出部とＶルチグレクサとランダムアクセスメ篭りと共通
カウンタとデマルチプレクｔｔ制御するための制御カウ
ンタとから構成したものである。 〔作用ゴ 上記タイ青多重化回路は、入力信号をマルチプレクサで
確実に多重化するために入力部に使用した立ち上り検出
部で入力信号音検出すると同時に出力部の７リツプフロ
ｙプをセットし、さらに上記検出された信号をマルチプ
レクサで多重し、その多重された信号でクンダムアクセ
スメモリＣ） ＩＪ−ド／ライトを制御することにより
、ここで信号があるとランダムアクセスメモリが書き込
み状態となり、上記マルチグレクｔｆ：制御している制
御カウンタの計数値の示すアドレスに時間を制御する共
通カウンタの計数値をデータとして記憶し、その後にラ
ンダムアクセスメ七りＯデータと共通カウンタＯ１′Ｉ
″ａｍとを比較器で順次に比較して、共通カウンタが一
周すると一致するようにし、ついでデータが一致すると
比較器がパルスを発生し。 七〇パルス信ｆｔデマルチグレクテで入力に対応した出
力部の７す１グフロクグに送り、その信号で７すジグ７
０プグをリセットするようにしている。 〔実施例〕 以下に本発明の一実施例を第１図および第２図によｐ説
明する。 第１図は本発明によるタイマ多重化回路の一実施例を示
すブロック図である。ｊｇ１図において、本タイマ多重
化回路は入力信号ｂｍｏ？マルチプレク？ＭＰＸで確実
に多重化するために入力部に設けられ信号ｂ ｗ ｏ
Ｏ立ち上がりを検出する立ち上がｐ検出部Ｄ１〒１〜Ｄ
ＩＴｎと、そＯ検出信号を多重化するマルチプレク？Ｍ
ＰＸと、時間を計測して各入力部ｔｂ＃ｏに対応したデ
ータを作る共通カウンタＣＭ’？２と、マルチグレク？
ＭＰＸで多重化された検出信号により共通カウンタＣ
Ｎ？２の計数値を記憶するランダムアクセスメ七りＲＡ
Ｍと、マルチグレク？ＭＰＸで多重化された検出信号に
よりランダムアクセスメモリＲＡＭから読み出したデー
タとその時の共通カウンタＯＮ？２の計数値とを比較す
る比ＩＲ器ＣＭＰと、比較器ＣＭＰより出力される多重
化された信号を分離するデマルチプレクサＤＭＰＸと、
そＯ出力信号のタイミング金とるために出力部に設けら
れた７リツグ７０ツブＦＦ１〜ＦＦｎと、立ち上がり検
出部ＤＢＴ１〜ＤＩ？ｎとマルチプレクサＭＰＸとラン
ダムアクセスメモリＲＡＭと共通カウンタＣＭ？２とデ
マルチプレクサＤＭＰＸを制御する制御カウンタＣＭ？
ｉとから構成される。 第２図は第１図のタイ電ングチャートである。 ｇｔ図の動１作１：第２図によｐａ明する。第１図の制
御カウンタＣＮＴ ｉは５ビツトカウンタとして第２図
５ＩＺうなりロックａで動作させると、制御カウンタＣ
Ｎ？ｌ）出力Ｓには第２図５ＩＺ）ような出力パルスＳ
が現われ、制御カウンタＣＭ″ｒ１の５ピクトのりちＯ
下位２ピクトは第２図ｇのようになり、上位１ビツトは
第２図・０ようになる。 立ち上がｐ検出部Ｄ１？１の入力すに第２図すのような
信号Ｄ１が入力され、壇た立ち上がり検出部ＤＩＴ２（
ＤＩ？ｎ）Ｏ入力０に第２図０のような！ｔＤ２（Ｄｒ
ｎ）が入力された場合には、それぞれの信ｆＤ１、Ｄ２
は立ち上がり検出部ＤＩ！？１、ＤＩ！２によｐ引き伸
され、マルチプレクサＭＰＸにより多重化されて、マル
チプレクサＭＰＸの出力ｄは！２図ｄ（Ｄような信号Ｄ
Ｉ、Ｄ２どなる。ただし立ち上がり検出部Ｄ１？１の出
力はマルチプレクｔＭＰＸの Ｊｌ 番地に接続され、
立ち上がｐ検出部Ｄ Ｅ Ｔ ２０出力はマルチプレク
サＭＰＸ（Ｚ）’３’香地に接続されている。 第２図ａＯように１度０（ｉ！号入力ＤＩ、Ｄ２で同じ
信号パルスＤ１．Ｄ２が！個づつ現れるが、第２図６の
制御カウンタＣＮＴｌの上位１ビツトのクロνり・とＡ
ＮＤをとることによシ後半のパルスＤ１、Ｄ２０みが残
る。この第２図ｄ（Ｄ後半のパルスＤ１．Ｄ２によｐラ
ンダムアクセスメモリＲＡＭ（Ｄリード／２イトＯ制御
ｌを行い、このパルス入力Ｄ１があるＬライトすなわち
書き込み状態になる。このときに共通カウンタＣＮＴ２
Ｃ）出力ｆが第２図１０ように計数値Ｋを示していると
すると、ランダムアクセスメモリＲＡＭのアドレスは制
御カウンタＣｊｆ？ ［）下位２ピクトｇｏｆｌｌの′
０６を地であるＯで、２ンダ＾アクセスメ毫ＩＪＲＡＭ
ＩＺ）’Ｄ１番地に計数値にというデータが書き込壕れ
る。同様にしてパルス入力Ｄ２により２ンダムアクセス
メモリＲＡＭＩＤアドレスｏ１３１番地に計１ｋｌＩＫ
＋１εいクデータが書き込まれる。 このランダムアクセスメモリＲＡＭへの計数値に、に＋
ＩＣ）書き込みと同時に、共通カウンタ２の出力ｆと書
き込まれたデータに、に＋１とが比較器ＣＭＰに入力さ
れるためデータが一致してパルスｇ！！号が発生するが
、比較器ＣＭＰの出力と第２図・の制御カウンタＣＭ？
ｉ（Ｄ上位１ビγト・のインバータを通した信９ｅεＡ
Ｎ ＩＩＩＡることにより消えることになるので誤動
作はしない。その後に制御カウンタＣＨテ１はランダム
アクセスメモリＲＡＭＯ７ト°ｖｘｏ ’Ｏ’ 〜”Ｓ
’番地を順次に示し、ランダムアクセスメ七りＲＡＭは
読み出し状態が続いて、共通カウンタＣＮ？２のデータ
ｆとランダムアクセスメモリＲＡＭの読み出しデータに
、に＋１との比較を比較ｉｃＭＰが繰り返し、共通カウ
ンタＣＮ？２が１回転すなわちパルスＤｉＯ場合には計
数値にというデータｆｉ出力したときに、ランダムアク
セスメモリＲＡＭのアドレスｏ ’ｏ’番地のデータに
と一致してパルス信号を発生し、同様にしてパルスＤ２
（０％合にも ｌｉ％１番地のデータ１（−１−１と一
致してパルス信号を発生する。 その後にデマルテグレク？ＤＭＰＸにより比較１ｉｃＭ
Ｐが入力パルスＤ１により発生したパルスｇＩ号を出力
信号りとして第２図りのように出力パルスＤ１ｔ−７リ
クグ７０プグＦＦＩに出力し、また入力パルスＤ２によ
り発生したパルスＭ号を出力信ｌｋとして第２図にのよ
うに出力パルスＤ！をフリクプ７０ｙグｒｙｅ（ＦＦｎ
）に出力する。 ７リツプフロｌプデｒ１は立ち上がり検出部Ｄｌｉ？１
による入力パルス０１０検出と同時にセットされて比較
］Ｃ：ＭＰからのパルスによりリセクトされ％ｔた７リ
ツグ７０ツグＦＦ２は入力パルスＤ２０検出と同時にセ
ットされて比較１１ｃｍ１からＯパルスにエフリセット
される。すなわち７リツプ７０ツブＦＦＩ、ｒＰ２は立
ち上がり検出部ＤＩＲＴ１．０１１Ｔ２Ｃ）検出信号ｊ
、ＰにエタセプトされてかＰ）、共通カウンタＣＮＴ２
が１周するまでの間に出力ＴＩＭＥ、ＴＩＭ２（ＴＩＭ
ｒｉ）が保持されることになる。したがりて共通カウン
タＣＷＴ２を何ビットＯカウンタにするかによって保持
０時間ＴＩＭＩ、’Ｉ’１Ｍ２（Ｔ工１ｎ）ｔ−決定し
、制御カウンタＯＮ’！’ １を何ビットのカウンタに
するかに工つて入力信号す、ｏ（Ｄｌ、Ｄｎ）Ｏ数を決
定できる。 Ｃ発明の効果】 本発明によれば複数の入力で１つのタイマ回路を共有で
きるので、立ち上がり検出部Ｄｌ？と７リツプ７０ツブ
ｒＦ以外ははｔんど回路数が変らないため、従来よりも
回路規模が小さくなって経済的効果がある。またあらか
じめ多入力の回路で設計をしておき、少入力の回路では
スイクチ等で対応するようにすれば、新しく設計するよ
夕も時間を短縮可能となる効果もある。
計の基礎」日刊工業新聞社刊（１９１Ｓ４年）５１２０
４頁に記載のように、カウンタからデコードして７リツ
グフロシプをセット・リセクトする構成Ｏものがあり、
こＯ構成の回路では１つの入力信号に対して１つＯタイ
マ回路が必要であった。 〔発明が解決しようとするａ題〕 上記従来技術は１つの入力信号に対して１つのタイマ回
路ｔ−必要とするもので、多数の入力信号がある場合に
回路規模を小さくするという点についての配慮がされて
おらず、かかる場合の回路規模が増大するという問題が
Ｔｏ−）た。 本発明Ｏ目的は複数の入力信号に対してタイマ回路を共
有可能とするここに＝９回路規模を減少させうるタイマ
多重化回路ｔ−提供することにある。 〔課題を解決するための手段〕 上記目的を達成するために、本発明によるタイマ多重化
回路は入力信ｔｏ立ち上がりを検出する立ち上り検出部
と、その検出信号を多重化するマルチプレクサと、各入
力信号に対応したデータを作る共通カウンタと、そのデ
ータｔｔｉ３憶するクンダムアクセスメモリと、そのク
ンダムアクセスメモリのデータと共通カウンタの計数値
とを比較する比較器と、その比較器によｐ生じたパルス
信号を分離するデマルチプレクサと、その出力信号のメ
イξングをとるクリップ７０クグと、上記立ち上がり検
出部とＶルチグレクサとランダムアクセスメ篭りと共通
カウンタとデマルチプレクｔｔ制御するための制御カウ
ンタとから構成したものである。 〔作用ゴ 上記タイ青多重化回路は、入力信号をマルチプレクサで
確実に多重化するために入力部に使用した立ち上り検出
部で入力信号音検出すると同時に出力部の７リツプフロ
ｙプをセットし、さらに上記検出された信号をマルチプ
レクサで多重し、その多重された信号でクンダムアクセ
スメモリＣ） ＩＪ−ド／ライトを制御することにより
、ここで信号があるとランダムアクセスメモリが書き込
み状態となり、上記マルチグレクｔｆ：制御している制
御カウンタの計数値の示すアドレスに時間を制御する共
通カウンタの計数値をデータとして記憶し、その後にラ
ンダムアクセスメ七りＯデータと共通カウンタＯ１′Ｉ
″ａｍとを比較器で順次に比較して、共通カウンタが一
周すると一致するようにし、ついでデータが一致すると
比較器がパルスを発生し。 七〇パルス信ｆｔデマルチグレクテで入力に対応した出
力部の７す１グフロクグに送り、その信号で７すジグ７
０プグをリセットするようにしている。 〔実施例〕 以下に本発明の一実施例を第１図および第２図によｐ説
明する。 第１図は本発明によるタイマ多重化回路の一実施例を示
すブロック図である。ｊｇ１図において、本タイマ多重
化回路は入力信号ｂｍｏ？マルチプレク？ＭＰＸで確実
に多重化するために入力部に設けられ信号ｂ ｗ ｏ
Ｏ立ち上がりを検出する立ち上がｐ検出部Ｄ１〒１〜Ｄ
ＩＴｎと、そＯ検出信号を多重化するマルチプレク？Ｍ
ＰＸと、時間を計測して各入力部ｔｂ＃ｏに対応したデ
ータを作る共通カウンタＣＭ’？２と、マルチグレク？
ＭＰＸで多重化された検出信号により共通カウンタＣ
Ｎ？２の計数値を記憶するランダムアクセスメ七りＲＡ
Ｍと、マルチグレク？ＭＰＸで多重化された検出信号に
よりランダムアクセスメモリＲＡＭから読み出したデー
タとその時の共通カウンタＯＮ？２の計数値とを比較す
る比ＩＲ器ＣＭＰと、比較器ＣＭＰより出力される多重
化された信号を分離するデマルチプレクサＤＭＰＸと、
そＯ出力信号のタイミング金とるために出力部に設けら
れた７リツグ７０ツブＦＦ１〜ＦＦｎと、立ち上がり検
出部ＤＢＴ１〜ＤＩ？ｎとマルチプレクサＭＰＸとラン
ダムアクセスメモリＲＡＭと共通カウンタＣＭ？２とデ
マルチプレクサＤＭＰＸを制御する制御カウンタＣＭ？
ｉとから構成される。 第２図は第１図のタイ電ングチャートである。 ｇｔ図の動１作１：第２図によｐａ明する。第１図の制
御カウンタＣＮＴ ｉは５ビツトカウンタとして第２図
５ＩＺうなりロックａで動作させると、制御カウンタＣ
Ｎ？ｌ）出力Ｓには第２図５ＩＺ）ような出力パルスＳ
が現われ、制御カウンタＣＭ″ｒ１の５ピクトのりちＯ
下位２ピクトは第２図ｇのようになり、上位１ビツトは
第２図・０ようになる。 立ち上がｐ検出部Ｄ１？１の入力すに第２図すのような
信号Ｄ１が入力され、壇た立ち上がり検出部ＤＩＴ２（
ＤＩ？ｎ）Ｏ入力０に第２図０のような！ｔＤ２（Ｄｒ
ｎ）が入力された場合には、それぞれの信ｆＤ１、Ｄ２
は立ち上がり検出部ＤＩ！？１、ＤＩ！２によｐ引き伸
され、マルチプレクサＭＰＸにより多重化されて、マル
チプレクサＭＰＸの出力ｄは！２図ｄ（Ｄような信号Ｄ
Ｉ、Ｄ２どなる。ただし立ち上がり検出部Ｄ１？１の出
力はマルチプレクｔＭＰＸの Ｊｌ 番地に接続され、
立ち上がｐ検出部Ｄ Ｅ Ｔ ２０出力はマルチプレク
サＭＰＸ（Ｚ）’３’香地に接続されている。 第２図ａＯように１度０（ｉ！号入力ＤＩ、Ｄ２で同じ
信号パルスＤ１．Ｄ２が！個づつ現れるが、第２図６の
制御カウンタＣＮＴｌの上位１ビツトのクロνり・とＡ
ＮＤをとることによシ後半のパルスＤ１、Ｄ２０みが残
る。この第２図ｄ（Ｄ後半のパルスＤ１．Ｄ２によｐラ
ンダムアクセスメモリＲＡＭ（Ｄリード／２イトＯ制御
ｌを行い、このパルス入力Ｄ１があるＬライトすなわち
書き込み状態になる。このときに共通カウンタＣＮＴ２
Ｃ）出力ｆが第２図１０ように計数値Ｋを示していると
すると、ランダムアクセスメモリＲＡＭのアドレスは制
御カウンタＣｊｆ？ ［）下位２ピクトｇｏｆｌｌの′
０６を地であるＯで、２ンダ＾アクセスメ毫ＩＪＲＡＭ
ＩＺ）’Ｄ１番地に計数値にというデータが書き込壕れ
る。同様にしてパルス入力Ｄ２により２ンダムアクセス
メモリＲＡＭＩＤアドレスｏ１３１番地に計１ｋｌＩＫ
＋１εいクデータが書き込まれる。 このランダムアクセスメモリＲＡＭへの計数値に、に＋
ＩＣ）書き込みと同時に、共通カウンタ２の出力ｆと書
き込まれたデータに、に＋１とが比較器ＣＭＰに入力さ
れるためデータが一致してパルスｇ！！号が発生するが
、比較器ＣＭＰの出力と第２図・の制御カウンタＣＭ？
ｉ（Ｄ上位１ビγト・のインバータを通した信９ｅεＡ
Ｎ ＩＩＩＡることにより消えることになるので誤動
作はしない。その後に制御カウンタＣＨテ１はランダム
アクセスメモリＲＡＭＯ７ト°ｖｘｏ ’Ｏ’ 〜”Ｓ
’番地を順次に示し、ランダムアクセスメ七りＲＡＭは
読み出し状態が続いて、共通カウンタＣＮ？２のデータ
ｆとランダムアクセスメモリＲＡＭの読み出しデータに
、に＋１との比較を比較ｉｃＭＰが繰り返し、共通カウ
ンタＣＮ？２が１回転すなわちパルスＤｉＯ場合には計
数値にというデータｆｉ出力したときに、ランダムアク
セスメモリＲＡＭのアドレスｏ ’ｏ’番地のデータに
と一致してパルス信号を発生し、同様にしてパルスＤ２
（０％合にも ｌｉ％１番地のデータ１（−１−１と一
致してパルス信号を発生する。 その後にデマルテグレク？ＤＭＰＸにより比較１ｉｃＭ
Ｐが入力パルスＤ１により発生したパルスｇＩ号を出力
信号りとして第２図りのように出力パルスＤ１ｔ−７リ
クグ７０プグＦＦＩに出力し、また入力パルスＤ２によ
り発生したパルスＭ号を出力信ｌｋとして第２図にのよ
うに出力パルスＤ！をフリクプ７０ｙグｒｙｅ（ＦＦｎ
）に出力する。 ７リツプフロｌプデｒ１は立ち上がり検出部Ｄｌｉ？１
による入力パルス０１０検出と同時にセットされて比較
］Ｃ：ＭＰからのパルスによりリセクトされ％ｔた７リ
ツグ７０ツグＦＦ２は入力パルスＤ２０検出と同時にセ
ットされて比較１１ｃｍ１からＯパルスにエフリセット
される。すなわち７リツプ７０ツブＦＦＩ、ｒＰ２は立
ち上がり検出部ＤＩＲＴ１．０１１Ｔ２Ｃ）検出信号ｊ
、ＰにエタセプトされてかＰ）、共通カウンタＣＮＴ２
が１周するまでの間に出力ＴＩＭＥ、ＴＩＭ２（ＴＩＭ
ｒｉ）が保持されることになる。したがりて共通カウン
タＣＷＴ２を何ビットＯカウンタにするかによって保持
０時間ＴＩＭＩ、’Ｉ’１Ｍ２（Ｔ工１ｎ）ｔ−決定し
、制御カウンタＯＮ’！’ １を何ビットのカウンタに
するかに工つて入力信号す、ｏ（Ｄｌ、Ｄｎ）Ｏ数を決
定できる。 Ｃ発明の効果】 本発明によれば複数の入力で１つのタイマ回路を共有で
きるので、立ち上がり検出部Ｄｌ？と７リツプ７０ツブ
ｒＦ以外ははｔんど回路数が変らないため、従来よりも
回路規模が小さくなって経済的効果がある。またあらか
じめ多入力の回路で設計をしておき、少入力の回路では
スイクチ等で対応するようにすれば、新しく設計するよ
夕も時間を短縮可能となる効果もある。
第１図は本発明によるタイマ多重化回路の一実施例を示
すプロプク図、第２図は第１図のタイイングチヤードで
ある。 Ｄｌｌ 、Ｄｌｉｉ？２ＣＤｌｉｌ〒ｎＬ−立ち上がり
検出部、ＭＰＸ・−マルチブレフサ、ＣＭ’Ｉ’１．−
．制御カウンタ、ＣＮＴ２・−共通カウンタ、ＲＡＭ
−・・ランダムアクセスメモリ、ＣＭＰ・−比較器、
ＤＭＰＸ・・・デマルチブレフナ、ＦＦ １ 、ＦＦ
２ （ＦＦｎ ）・−７す、プ７０ッグ
すプロプク図、第２図は第１図のタイイングチヤードで
ある。 Ｄｌｌ 、Ｄｌｉｉ？２ＣＤｌｉｌ〒ｎＬ−立ち上がり
検出部、ＭＰＸ・−マルチブレフサ、ＣＭ’Ｉ’１．−
．制御カウンタ、ＣＮＴ２・−共通カウンタ、ＲＡＭ
−・・ランダムアクセスメモリ、ＣＭＰ・−比較器、
ＤＭＰＸ・・・デマルチブレフナ、ＦＦ １ 、ＦＦ
２ （ＦＦｎ ）・−７す、プ７０ッグ
Claims (1)
- １、入力信号の立ち上がりを検出する立ち上がり検出部
と、その検出信号を多重化するマルチプレクサと、その
マルチプレクサ制御する制御カウンタと、時間を計測す
る共通カウンタと、上記多重化された検出信号により共
通カウンタの計数値を記憶するランダムアクセスメモリ
と、上記多重化された検出信号によりランダムアクセス
メモリから読み出されたデータとその時の共通カウンタ
の計数値とを比較する比較器と、その比較器より出力さ
れる多重化された信号を分離するデマルチプレクサと、
その出力信号のタイミングをとるフリップフロップとか
ら成ることを特徴とするタイマ多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22142389A JPH0385816A (ja) | 1989-08-30 | 1989-08-30 | タイマ多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22142389A JPH0385816A (ja) | 1989-08-30 | 1989-08-30 | タイマ多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385816A true JPH0385816A (ja) | 1991-04-11 |
Family
ID=16766511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22142389A Pending JPH0385816A (ja) | 1989-08-30 | 1989-08-30 | タイマ多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6895070B2 (en) | 2001-12-28 | 2005-05-17 | Sharp Kabushiki Kaisha | Counter circuit |
| KR101104899B1 (ko) * | 2009-04-09 | 2012-01-12 | 이일영 | 연마용 플랩 휠의 간격 유지구 |
-
1989
- 1989-08-30 JP JP22142389A patent/JPH0385816A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6895070B2 (en) | 2001-12-28 | 2005-05-17 | Sharp Kabushiki Kaisha | Counter circuit |
| KR101104899B1 (ko) * | 2009-04-09 | 2012-01-12 | 이일영 | 연마용 플랩 휠의 간격 유지구 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900010561A (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
| US5471588A (en) | Technique and circuit for providing two or more processors with time multiplexed access to a shared system resource | |
| JPH0385816A (ja) | タイマ多重化回路 | |
| RU2291454C1 (ru) | Устройство для контроля монтажных схем | |
| JPS629442A (ja) | 誤り検出回路 | |
| JPH06124586A (ja) | 半導体記憶装置 | |
| RU1785017C (ru) | Устройство дл выделени контура изображени | |
| KR940000908Y1 (ko) | 디스플래이의 제어 회로 | |
| SU437072A1 (ru) | Микропрограммное устройство управлени | |
| SU911506A1 (ru) | Устройство дл упор дочени данных | |
| JPH056698A (ja) | ランダムアクセスメモリのテスト回路 | |
| JP2626526B2 (ja) | 制御データ受信回路 | |
| RU1795443C (ru) | Устройство дл ввода информации | |
| JP2009123190A (ja) | データ処理装置およびその制御方法 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| KR19990016837A (ko) | 어드레스 저장 및 트레이스 회로 | |
| JPH04117696A (ja) | 半導体メモリ装置 | |
| JPH05120156A (ja) | Ｒａｍ試験回路 | |
| JPH02183486A (ja) | Ｒａｍ制御回路 | |
| JPH0564244A (ja) | 時間スイツチメモリ監視方式 | |
| JP2007094748A (ja) | バスモニタ装置 | |
| JPH06295261A (ja) | 記憶装置のデータ転送装置 | |
| JPH0736692A (ja) | ビット毎に設定可能なレジスタ | |
| JPS61177556A (ja) | メモリ切替回路 | |
| JPS628225A (ja) | デジタル信号の状態検出装置 |