JP5525498B2 - 誤り検出装置 - Google Patents
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Description
図1は、第1の実施形態に係る誤り検出装置100の概略ブロック図である。誤り検出装置100は、シンドローム処理部1と、誤り位置多項式生成部2と、チェン(Chien)探索処理部3とを備えている。以下、図1の誤り検出装置100が訂正可能な最大ビット数をtとする。
σ(z)=1+σ1z+σ2z2+ ・・・ +σtzt ・・・(1)
=1+Σσkzk ・・・(1’)
また、誤り位置多項式生成部2は、誤り位置多項式σ(z)の最高次数に基づいて、受信データにおけるエラー数を見積もることもできる。エラー数の見積もり値はチェン探索処理部3に供給される。
上述した第1の実施形態は、1つの入力部31kに対して1つのクロック制御部11kを設けるものであったが、以下に説明する第2の実施形態では、複数の入力部に対して1つのクロック制御部を設けるものである。
上述した第1および第2の実施形態は、各シグマ値σkが0か否かに基づいてバッファ12kに入力されるゲーテッドクロック信号G−CLKを制御するものであった。これに対し、以下に説明する第3の実施形態は、エラー数の見積もり値に基づいてゲーテッドクロック信号G−CLKを制御する。
2 誤り位置多項式生成部
3 チェン探索処理部
311〜31t 入力部
32 判定部
11k クロック制御部
12k バッファ
13k 多項式生成部
100 誤り検出装置
Claims (5)
- 受信データに基づいてシンドローム値を生成するシンドローム処理部と、
前記シンドローム値に基づいて誤り位置多項式の係数を生成する誤り位置多項式生成部と、
前記誤り位置多項式の根を算出して誤り位置を検出する探索処理部と、を備え、
前記探索処理部は、
前記係数の値に応じてクロック信号を出力または停止するクロック制御部と、
前記クロック制御部から出力されたクロック信号を駆動するバッファと、
前記バッファにより駆動されたクロック信号に同期して前記誤り位置多項式の一部を算出する多項式生成部と、
前記誤り位置多項式の一部に基づいて、前記誤り位置多項式の根を算出する判定部と、を有することを特徴とする誤り検出装置。 - 前記クロック制御部は、前記係数の値がゼロであれば前記クロック信号を停止し、前記係数がゼロでなければ前記クロック信号を出力することを特徴とする請求項1に記載の誤り検出装置。
- 前記クロック制御部は、前記係数のそれぞれに対応して設けられることを特徴とする請求項1または2に記載の誤り検出装置。
- 前記クロック制御部は、前記係数のうち2以上の前記係数を含む係数群に対応して設けられ、前記係数群に含まれる前記係数の全てがゼロである場合は前記クロック信号を停止することを特徴とする請求項1または2に記載の誤り検出装置。
- 前記誤り位置多項式生成部は、t個の前記係数を生成するとともに、前記受信データにおけるエラー数を見積もり、
前記クロック制御部は、前記係数のうちN〜M番目(N,MはN,M≦tを満たす任意の正の整数)の前記係数を含む係数群に対応して設けられ、前記見積もられたエラー数がNより小さい場合は、前記N〜M番目の前記係数を含む係数群に対する前記クロック信号を停止することを特徴とする請求項1に記載の誤り検出装置。
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