KR102058495B1 - 오류 검출 회로 및 이를 이용하는 반도체 집적회로 - Google Patents

오류 검출 회로 및 이를 이용하는 반도체 집적회로 Download PDF

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Abstract

본 기술은 복수의 입/출력 패드 각각을 통해 순차적으로 입력되는 데이터 신호에 대한 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 및 상기 복수의 예비 정보에 대한 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부를 포함할 수 있다.

Description

오류 검출 회로 및 이를 이용하는 반도체 집적회로{ERROR DETECTION CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 오류 검출 회로 및 이를 이용한 반도체 집적회로에 관한 것이다.
데이터 처리 장치는 데이터의 입출력 오류 가능성에 대비하여 일련의 데이터 연산을 통해 오류 발생 유무를 검출하기 위한 오류 검출 회로가 사용되고 있다.
오류 검출 회로는 오류 검출 연산 방식으로서, CRC(Cyclic Redundancy Check)를 사용할 수 있다.
본 발명의 실시예는 오류 검출 코드 생성 속도를 향상시킬 수 있는 오류 검출 회로를 제공한다.
본 발명의 실시예는 복수의 입/출력 패드 각각을 통해 순차적으로 입력되는 데이터 신호에 대한 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 및 상기 복수의 예비 정보에 대한 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부를 포함할 수 있다.
본 발명의 실시예는 복수의 입/출력 패드 각각을 통해 순차적으로 입력되는 데이터 신호를 클럭 신호 및 제어 신호에 응답하여 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 상기 복수의 예비 정보를 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부; 및 상기 클럭 신호를 기준으로 현재 데이터 신호의 순번에 해당하는 상기 제어 신호를 제공하도록 구성된 제어 신호 생성부를 포함할 수 있다.
본 발명의 실시예는 복수의 입/출력 패드 각각을 통해 입력되는 데이터를 증폭하여 데이터 신호를 생성하도록 구성된 버퍼; 상기 데이터 신호를 제 1 클럭 신호에 따라 정렬하여 정렬 데이터를 생성하도록 구성된 정렬부; 상기 버퍼에서 출력된 상기 데이터 신호에 대한 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 및 상기 복수의 예비 정보에 대한 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부를 포함할 수 있다.
본 발명의 실시예에서 상기 제 1 오류 검출 연산부는 제 2 클럭 신호를 기준으로 직렬 오류 검출 연산을 수행하도록 구성될 수 있다.
본 발명의 실시예에서 상기 제 2 클럭 신호는 라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함할 수 있다.
본 발명의 실시예는 상기 데이터 신호의 순번 별로 직렬 오류 검출 연산 규칙에 해당하는 제어 신호 값들을 테이블 형태로 저장하며, 제 2 클럭 신호를 기준으로 현재 데이터 신호의 순번에 해당하는 상기 제어 신호를 제공하도록 구성된 제어 신호 생성부를 더 포함할 수 있다.
본 기술은 효율적인 오류 연산 방식을 사용하여 오류 검출 코드 생성 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 오류 검출 회로(100)의 구성을 나타낸 블록도,
도 2는 도 1의 제 1 오류 검출 연산부(120)의 내부 구성을 나타낸 블록도,
도 3은 도 1의 제 2 오류 검출 연산부(130)의 내부 구성을 나타낸 블록도,
도 4는 본 발명의 다른 실시예에 따른 오류 검출 회로(101)의 구성을 나타낸 블록도,
도 5는 도 4의 제 1 오류 검출 연산부(200)의 내부 구성을 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 오류 검출 회로(100)는 데이터 처리부(110), 제 1 오류 검출 연산부(120) 및 제 2 오류 검출 연산부(130)를 포함할 수 있다.
데이터 처리부(110)는 자신과 연결된 입/출력 패드(DQ0)를 통해 입력되는 데이터를 클럭 신호(CLK)에 따라 정렬하여 정렬 데이터(ALIGN<0:7>)를 생성하도록 구성될 수 있다.
데이터 처리부(110)는 버퍼(111) 및 정렬부(112)를 포함할 수 있다.
버퍼(111)는 입/출력 패드(DQ0)를 통해 입력되는 데이터를 신호 처리에 필요한 레벨 예를 들어, CMOS 레벨로 증폭하여 데이터 신호(DATA)를 생성하도록 구성될 수 있다.
정렬부(112)는 데이터 신호(DATA)를 클럭 신호(CLK)에 따라 정렬하여 정렬 데이터(ALIGN<0:7>)를 생성하도록 구성될 수 있다.
제 1 오류 검출 연산부(120)는 병렬 데이터 즉, 정렬 데이터(ALIGN<0:7>)에 대한 오류 검출 연산을 수행하여 예비 정보(DQ0_<EV0:OD3>)를 생성하도록 구성될 수 있다.
이때 오류 검출 연산은 CRC(Cyclic Redundancy Check) 방식이 사용될 수 있으며, CRC는 병렬 CRC와 직렬 CRC로 구분할 수 있다.
제 1 오류 검출 연산부(120)는 병렬 CRC 방식으로 정렬 데이터(ALIGN<0:7>)에 대한 오류 검출 연산을 수행하여 예비 정보(DQ0_<EV0:OD3>)를 생성하도록 구성될 수 있다.
제 2 오류 검출 연산부(130)는 입/출력 패드들(DQ0 - DQ7)을 통해 입력된 데이터들에 대한 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>)에 대한 오류 검출 연산을 수행하여 오류 검출 코드(EDC<0:7>)를 생성하도록 구성될 수 있다.
제 2 오류 검출 연산부(130)는 병렬 CRC 방식으로 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>)에 대한 오류 검출 연산을 수행하여 오류 검출 코드(EDC<0:7>)를 생성하도록 구성될 수 있다.
이때 데이터 처리부(110)와 제 1 오류 검출 연산부(120)는 입/출력 패드들(DQ0 - DQ7) 각각마다 구성될 수 있다.
도 2에 도시된 바와 같이, 제 1 오류 검출 연산부(120)는 복수의 XOR 로직을 포함할 수 있다.
각각의 XOR 로직은 정렬 데이터(ALIGN<0:7>)를 정해진 병렬 CRC 알고리즘(Algorithm)에 해당하는 순번들끼리 XOR 연산하여 예비 정보(DQ0_<EV0:OD3>)를 생성하도록 구성될 수 있다.
예를 들어, 예비 정보(DQ0_EV0)를 생성하기 위한 XOR 로직은 정렬 데이터(ALIGN<0:7>) 중에서 ALIGN<0, 6, 7>을 XOR 연산하도록 구성되고, 예비 정보(DQ0_OD3)를 생성하기 위한 XOR 로직은 정렬 데이터(ALIGN<0:7>) 중에서 ALIGN<5, 6, 7>을 XOR 연산하도록 구성될 수 있다.
도 3에 도시된 바와 같이, 제 2 오류 검출 연산부(130)는 복수의 XOR 로직을 포함할 수 있다.
복수의 XOR 로직은 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>)을 병렬 CRC 연산 즉, 한 쌍 단위로 반복적으로 XOR 연산한 결과를 오류 검출 코드(EDC<0:7>)로서 출력하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 오류 검출 회로(101)는 데이터 처리부(110), 제 1 오류 검출 연산부(200) 및 제 2 오류 검출 연산부(130) 및 제어신호 생성부(300)를 포함할 수 있다.
데이터 처리부(110)는 자신과 연결된 입/출력 패드(DQ0)를 통해 입력되는 데이터를 클럭 신호(CLK)에 따라 정렬하여 정렬 데이터(ALIGN<0:7>)를 생성하도록 구성될 수 있다.
데이터 처리부(110)는 버퍼(111) 및 정렬부(112)를 포함할 수 있다.
버퍼(111)는 입/출력 패드(DQ0)를 통해 입력되는 데이터를 신호 처리에 필요한 레벨 예를 들어, CMOS 레벨로 증폭하여 데이터 신호(DATA)를 생성하도록 구성될 수 있다.
정렬부(112)는 데이터 신호(DATA)를 클럭 신호(CLK)에 따라 정렬하여 정렬 데이터(ALIGN<0:7>)를 생성하도록 구성될 수 있다.
제 1 오류 검출 연산부(200)는 직렬 데이터 즉, 순차적으로 입력되는 데이터 신호(DATA)에 대한 오류 검출 연산을 수행하여 예비 정보(DQ0_<EV0:OD3>)를 생성하도록 구성될 수 있다.
이때 오류 검출 연산은 CRC(Cyclic Redundancy Check) 방식이 사용될 수 있으며, CRC는 병렬 CRC와 직렬 CRC로 구분할 수 있다.
제 1 오류 검출 연산부(200)는 순차적으로 입력되는 데이터 신호(DATA)를 라이트(Write) 클럭 신호(WCLK) 및 제어 신호(CTRL<0:7>)에 응답하여 직렬 CRC 방식으로 오류 검출 연산을 수행하여 예비 정보(DQ0_<EV0:OD3>)를 생성하도록 구성될 수 있다.
이때 입/출력 패드들(DQ0 - DQ7)을 통한 데이터 입력은 라이트 클럭 신호(WCLK)를 기준으로 이루어진다. 따라서 제 1 오류 검출 연산부(200)의 오류 검출 연산이 라이트 클럭 신호(WCLK)를 기준으로 이루어지도록 한 것이다.
입/출력 패드들(DQ0 - DQ7) 각각에 해당하는 제 1 오류 검출 연산부(200)들에 의해 직렬 CRC 방식의 오류 검출 연산이 라이트 클럭 신호(WCLK)를 기준으로 동일한 타이밍에 완료된다.
제 2 오류 검출 연산부(130)는 입/출력 패드들(DQ0 - DQ7)을 통해 입력된 데이터들에 대한 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>)에 대한 오류 검출 연산을 수행하여 오류 검출 코드(EDC<0:7>)를 생성하도록 구성될 수 있다.
제 2 오류 검출 연산부(130)는 병렬 CRC 방식으로 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>)에 대한 오류 검출 연산을 수행하여 오류 검출 코드(EDC<0:7>)를 생성하도록 구성될 수 있다.
이때 데이터 처리부(110)와 제 1 오류 검출 연산부(120)는 입/출력 패드들(DQ0 - DQ7) 각각마다 구성될 수 있다.
제어 신호 생성부(300)는 라이트 클럭 신호(WCLK)에 응답하여 직렬 CRC 알고리즘에 맞도록 가변되는 값을 갖는 제어 신호(CTRL<0:7>)를 생성하도록 구성될 수 있다.
이때 직렬 CRC는 정해진 연산 규칙에 따라 오류 검출 연산이 이루어진다. 데이터 신호(DATA)가 입력될 때마다 예비 정보(DQ0_<EV0:OD3>) 중에서 오류 검출 연산을 통해 업데이트될 신호 비트들과 이전 값을 유지해야 하는 신호 비트들이 달라질 수 있다.
따라서 예비 정보(DQ0_<EV0:OD3>)의 신호 비트별로 오류 검출 연산 여부를 정하기 위한 신호가 필요하며, 제어 신호(CTRL<0:7>)가 이 역할을 하게 된다.
제어 신호 생성부(300)는 데이터 신호(DATA)의 순번 별로 직렬 CRC의 정해진 연산 규칙에 해당하는 제어 신호(CTRL<0:7>) 값들을 테이블 형태로 저장할 수 있다.
데이터 신호(DATA)는 라이트 클럭 신호(WCLK)을 기준으로 순차적으로 입력된다.
따라서 제어 신호 생성부(300)는 라이트 클럭 신호(WCLK)를 기준으로 데이터 신호(DATA)의 순번에 해당하는 제어 신호(CTRL<0:7>)를 제 1 오류 검출 연산부(120)에 제공하도록 구성될 수 있다.
도 5에 도시된 바와 같이, 제 1 오류 검출 연산부(200)는 복수의 연산 유닛(210)을 포함할 수 있다.
복수의 연산 유닛(210)은 데이터 신호(DATA)를 공통 입력 받으며, 데이터 신호(DATA)의 순번 별로 동작하는 유닛의 수가 가변되도록 구성될 수 있다.
복수의 연산 유닛(210)은 데이터 신호(DATA)를 공통 입력 받으며, 제어 신호(CTRL<0:7>)의 각 신호 비트에 의해 동작 여부가 결정되도록 구성될 수 있다.
연산 유닛(210)은 낸드 게이트(211), XOR 게이트(212) 및 플립플롭(213)을 포함할 수 있다.
XOR 게이트(212)는 이전 예비 정보(DQ0_EV0)와 현재 입력되는 데이터 신호(DATA)를 XOR 연산하여 플립플롭(213)의 입력단(D)에 제공한다.
낸드 게이트(211)는 제어 신호(CTRL<0>)가 활성화된 경우, 라이트 클럭 신호(WCLK)를 반전시켜 플립플롭(213)의 클럭단에 제공한다.
낸드 게이트(211)는 제어 신호(CTRL<0>)가 비 활성화된 경우, 라이트 클럭 신호(WCLK)가 플립플롭(213)의 클럭단에 제공되는 것을 차단한다.
플립플롭(213)은 클럭단에 라이트 클럭 신호(WCLK)가 입력되면, XOR 게이트(212)의 출력을 예비 정보(DQ0_<EV0>)로서 업데이트 한다.
한편, 플립플롭(213)은 클럭단에 라이트 클럭 신호(WCLK)가 입력되지 않으면, 이전 예비 정보(DQ0_<EV0>)를 유지한다.
상술한 본 발명의 다른 실시예에 따른 오류 검출 회로(101)는 정렬부(112)를 통해 데이터가 정렬되기 이전에 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>) 생성이 완료된다.
제 2 오류 검출 연산부(130)의 오류 검출 연산 준비시간 즉, 예비 정보들(DQ0_<EV0:OD3> - DQ7_<EV0:OD3>) 생성이 빠르게 이루어지므로 오류 검출 코드(EDC<0:7>) 생성 완료 시간 또한 빠르게 이루어질 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 복수의 입/출력 패드 각각을 통해 순차적으로 입력되는 데이터 신호에 대한 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 및
    상기 복수의 예비 정보에 대한 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부를 포함하는 오류 검출 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 오류 검출 연산부는
    클럭 신호를 기준으로 직렬 오류 검출 연산을 수행하도록 구성되는 오류 검출 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 클럭 신호는
    라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함하는 오류 검출 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 오류 검출 연산부는
    상기 데이터 신호를 공통 입력 받으며, 상기 데이터 신호의 순번 별로 동작하는 유닛의 수가 가변되도록 구성된 복수의 연산 유닛을 포함하는 오류 검출 회로.
  5. 복수의 입/출력 패드 각각을 통해 순차적으로 입력되는 데이터 신호를 클럭 신호 및 제어 신호에 응답하여 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부;
    상기 복수의 예비 정보를 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부; 및
    상기 클럭 신호를 기준으로 현재 데이터 신호의 순번에 해당하는 상기 제어 신호를 제공하도록 구성된 제어 신호 생성부를 포함하는 오류 검출 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 클럭 신호는
    라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함하는 오류 검출 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 오류 검출 연산부는
    상기 데이터 신호를 공통 입력 받으며, 상기 제어 신호에 응답하여 상기 데이터 신호의 순번 별로 동작하는 유닛의 수가 가변되도록 구성된 복수의 연산 유닛을 포함하는 오류 검출 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 연산 유닛 각각은
    상기 제어 신호가 활성화된 경우, 상기 데이터 신호와 이전 예비 정보의 신호 비트를 연산한 결과를 현재 예비 정보의 신호 비트로서 업데이트하도록 구성되는 오류 검출 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제어 신호 생성부는
    상기 데이터 신호의 순번 별로 직렬 오류 검출 연산 규칙에 해당하는 제어 신호 값들을 테이블 형태로 저장하도록 구성되는 오류 검출 회로.
  10. 복수의 입/출력 패드 각각을 통해 입력되는 데이터를 증폭하여 데이터 신호를 생성하도록 구성된 버퍼;
    상기 데이터 신호를 제 1 클럭 신호에 따라 정렬하여 정렬 데이터를 생성하도록 구성된 정렬부;
    상기 버퍼에서 출력된 상기 데이터 신호에 대한 직렬 오류 검출 연산을 수행하여 복수의 예비 정보를 생성하도록 구성된 제 1 오류 검출 연산부; 및
    상기 복수의 예비 정보에 대한 병렬 오류 검출 연산을 수행하여 오류 검출 코드를 생성하도록 구성된 제 2 오류 검출 연산부를 포함하는 반도체 집적회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 오류 검출 연산부는
    제 2 클럭 신호를 기준으로 직렬 오류 검출 연산을 수행하도록 구성되는 반도체 집적회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 2 클럭 신호는
    라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함하는 반도체 집적회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 오류 검출 연산부는
    상기 데이터 신호를 공통 입력 받으며, 상기 데이터 신호의 순번 별로 동작하는 유닛의 수가 가변되도록 구성된 복수의 연산 유닛을 포함하는 반도체 집적회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 복수의 연산 유닛 각각은
    제어 신호가 활성화된 경우, 상기 데이터 신호와 이전 예비 정보의 신호 비트를 연산한 결과를 현재 예비 정보의 신호 비트로서 업데이트하도록 구성되는 반도체 집적회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    제 2 클럭 신호를 기준으로 현재 데이터 신호의 순번에 해당하는 제어 신호를 제공하도록 구성된 제어 신호 생성부를 더 포함하는 반도체 집적회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 2 클럭 신호는
    라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함하는 반도체 집적회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 데이터 신호의 순번 별로 직렬 오류 검출 연산 규칙에 해당하는 제어 신호 값들을 테이블 형태로 저장하며, 제 2 클럭 신호를 기준으로 현재 데이터 신호의 순번에 해당하는 상기 제어 신호를 제공하도록 구성된 제어 신호 생성부를 더 포함하는 반도체 집적회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제 2 클럭 신호는
    라이트(Write) 동작 시 사용되는 라이트 클럭 신호를 포함하는 반도체 집적회로.
KR1020130147761A 2013-11-29 2013-11-29 오류 검출 회로 및 이를 이용하는 반도체 집적회로 KR102058495B1 (ko)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160105655A (ko) 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 오류 검출 회로 및 이를 이용하는 반도체 장치
DE102021001093B4 (de) * 2021-03-01 2022-09-15 Infineon Technologies Ag Eingebundenes Testinstrument für Hochgeschwindigkeitsschnittstellen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013073664A (ja) 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7712004B1 (en) * 2003-09-30 2010-05-04 Emc Corporation Method of and system for error checking in a data storage system
US7627804B2 (en) * 2006-06-30 2009-12-01 Intel Corporation Memory device with speculative commands to memory core
KR101286238B1 (ko) * 2007-08-01 2013-07-15 삼성전자주식회사 데이터 병렬화 수신기
KR20090023794A (ko) 2007-09-03 2009-03-06 주식회사 하이닉스반도체 순환잉여검사장치를 포함하는 반도체메모리소자
US8468417B2 (en) * 2009-02-18 2013-06-18 Micron Technology, Inc. Data integrity in memory controllers and methods
KR101198250B1 (ko) * 2010-12-06 2012-11-07 에스케이하이닉스 주식회사 오류코드 패턴 형성 회로 및 이를 포함하는 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013073664A (ja) 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置

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