JP2014525705A5

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Info

Publication number: JP2014525705A5
Application number: JP2014526546A
Authority: JP
Filing date: 2012-08-10
Publication date: 2015-09-03

Claims

クロック信号を受信可能に構成されたエラー訂正回路であって、
第１の入力および第２の入力から第１の出力を生成するように構成された構成要素と、
前記第１の出力と、前記第１の入力と、前記第２の入力とに基づいて、第１の出力にエラーが検出されたか否かを示すエラーフラグを生成するように構成されたエラー検出器と、
前記第１の出力と、前記第１の入力と、前記第２の入力とに基づいて、クロック信号のタイミングとなる事象から始まる第１の期間後に訂正出力を生成するのに適した訂正生成器と、
前記クロック信号のタイミングとなる事象から始まる第２の期間後にエラー訂正回路の出力を生成するように構成された出力生成器とを有し、
前記エラーフラッグが、前記第１の出力においてエラーが検出されたことを示しているときに、前記第２の期間は前記第１の期間より長くなり、
前記エラーフラッグが、前記第１の出力においてエラーが検出されていないことを示しているときに、前記第２の期間は前記第１の期間と同じか、または、短くなり、
前記エラーフラッグが前記第１の出力においてエラーが検出されたことを示しているときに、エラー訂正回路の前記出力は、前記第１の出力と前記訂正出力との組み合わせを有することにより前記第１の出力で検出されたエラーが訂正されるか、または、前記エラーフラッグが前記第１の出力においてエラーが検出されたことを示しているときに、エラー訂正回路の前記出力が前記第１の出力に一致することを特徴とするエラー訂正回路。
前記出力生成器は、出力を有する出力レジスタを有し、前記出力レジスタの前記出力は、前記エラー訂正回路の前記出力であり、
前記エラーフラグが前記第１の出力にエラーがあることを示しているときに、前記出力生成器は、前記出力レジスタが前記出力を更新するのを遅らせるように構成されることで、前記第２の期間を前記第１の期間より長くさせることを特徴とする請求項１に記載のエラー訂正回路。
前記出力生成器は、前記クロック信号と、前記エラーフラグとに基づいてゲートクロックを生成するように構成されている出力可能化要素を有し、
前記エラーフラグが前記第１の出力にエラーが検出されたことを示しているときに、前記出力レジスタは自身に入力されたクロックにおいて、前記ゲートクロックを受信することで前記出力レジスタがその出力の更新を遅らせることを特徴とする請求項１または２に記載のエラー訂正回路。
チェックビット生成器をさらに有し、
前記チェックビット生成器は、前記第１の入力と前記第２の入力とに基づいて、少なくとも１つのチェックビットを生成するように構成され、
前記エラー検出器と、前記訂正生成器とは、それぞれ、前記第１の出力と、前記少なくとも１つのチェックビットとに基づいて、前記エラーフラグと、前記訂正出力とを生成するように構成されていることを特徴とする請求項１乃至３の何れか１項に記載のエラー訂正回路。
前記エラー検出器は、前記第１の出力と前記少なくとも１つのチェックビットとに基づいて前記エラーフラグを生成するように構成され、
前記エラーフラグは、前記エラー検出器が、前記エラー検出器が検出可能な複数の異なったエラーのうちから任意の１つのエラーを検出したかどうかを示し、
前記複数の異なったエラーは、前記第１の出力に含まれるエラーと、前記少なくとも１つのチェックビットに含まれるエラーとを有することを特徴とする請求項４に記載のエラー訂正回路。
前記訂正生成器は、前記第１の出力と前記少なくとも１つのチェックビットとに基づいて、前記訂正出力を生成するのに適しており、前記訂正出力は、複数の異なるエラーのうち任意の１つのエラーを訂正するのに適しており、
前記複数の異なったエラーは、前記第１の出力に含まれるエラーと、前記少なくとも１つのチェックビットに含まれるエラーとを有することを特徴とする請求項４または５に記載のエラー訂正回路。
前記チェックビット生成器は、前記第１の出力を個別に生成することなく、前記第１の入力と前記第２の入力とから、直接的に前記少なくとも１つのチェックビットを生成するように構成されていることを特徴とする請求項４乃至６の何れか１項に記載のエラー訂正回路。
前記訂正生成器は、エラー位置決め多項式を生成し、前記エラー位置決め多項式の根を求めることにより前記訂正出力を生成し、
前記訂正生成器は前記第１の出力に対応した根のみを求めることを特徴とする請求項１乃至７の何れか１項に記載のエラー訂正回路。
前記出力を生成するように構成された前記構成要素は、前記第１の入力と前記第２の入力とに算術演算を施すことによって前記第１の出力を生成するように構成されていることを特徴とする請求項１乃至８の何れか１項に記載のエラー訂正回路。
前記算術演算は、ガロア体GF(2^k)における乗算といった有限体の算術演算である請求項９に記載のエラー訂正回路。
第１の入力と、第２の入力とから第１の出力を生成するように構成された構成要素と、
前記第１の出力と前記第１の入力と前記第２の入力とに基づいて、前記第１の出力のエラーを訂正するために前記第１の出力に結合することが可能な訂正出力を生成するように構成された訂正生成器と、
前記訂正出力と前記第１の出力とを結合し、第１の出力に含まれるエラーが訂正された第２の出力を生成するように構成された結合器とを有するエラー訂正回路。
チェックビット生成器をさらに有し、
前記チェックビット生成器は、前記第１の入力と前記第２の入力とに基づいて、少なくとも１つのチェックビットを生成するように構成され、
前記訂正生成器は、前記第１の出力と、前記少なくとも１つのチェックビットとに基づいて、前記訂正出力とを生成するように構成されていることを特徴とする請求項１１に記載のエラー訂正回路。
前記チェックビット生成器は、前記第１の出力を個別に生成することなく、前記第１の入力と前記第２の入力とから直接的に前記少なくとも１つのチェックビットを生成するように構成されていることを特徴とする請求項１２に記載のエラー訂正回路。
前記エラー検出器は、前記第１の出力と前記少なくとも１つのチェックビットとに基づいて前記エラーフラグを生成するように構成され、
前記エラーフラグは、前記エラー検出器が、前記エラー検出器が検出可能な複数の異なったエラーのうちから任意の１つのエラーを検出したかどうかを示し、
前記複数の異なったエラーは、前記第１の出力に含まれるエラーと、前記少なくとも１つのチェックビットに含まれるエラーとを有することを特徴とする請求項１２または１３に記載のエラー訂正回路。
前記訂正生成器は、前記第１の出力と前記少なくとも１つのチェックビットとに基づいて、前記訂正出力を生成するのに適しており、前記訂正出力は、複数の異なるエラーのうち任意の１つのエラーを訂正するのに適しており、
前記複数の異なったエラーは、前記第１の出力に含まれるエラーと、前記少なくとも１つのチェックビットに含まれるエラーとを有することを特徴とする請求項１２乃至１４の何れか１項に記載のエラー訂正回路。
前記訂正生成器は、エラー位置決め多項式を生成し、前記エラー位置決め多項式の根を求めることにより前記訂正出力を生成し、
前記訂正生成器は前記第１の出力に対応した根のみを求めることを特徴とする請求項１１乃至１５の何れか１項に記載のエラー訂正回路。
前記出力を生成するように構成された前記構成要素は、前記第１の入力と前記第２の入力とに算術演算を施すことによって前記第１の出力を生成するように構成されていることを特徴とする請求項１１乃至１６の何れか１項に記載のエラー訂正回路。
前記算術演算は、ガロア体GF(2 ^k )における乗算といった有限体の算術演算である請求項１７に記載のエラー訂正回路。
前記出力は、複数のビットを有し、
前記訂正生成器は、前記出力ビットを第１のグループの組に割当て、前記第１のグループの組の各グループに第１のエラー検出ステップを実行し、前記出力ビットを第２のグループの組に割り当て、前記第２のグループの組の各グループに第２のエラー検出ステップを実行し、エラーの位置を特定するエラー位置ステップを実行するために前記第１のエラー検出ステップと前記第２のエラー検出ステップとの結果を使用するように構成されることを特徴とする請求項１乃至１８の何れか１項に記載のエラー訂正回路。
複数の出力ビットを有するシステム出力を受信し、
前記複数の出力ビットを第１のグループの組に割当て、前記第１のグループの組の各グループに第１のエラー検出ステップを実行し、
前記複数の出力ビットを第２のグループの組に割り当て、前記第２のグループの組の各グループに第２のエラー検出ステップを実行し、
エラーの位置を特定するエラー位置ステップを実行するために前記第１のエラー検出ステップと前記第２のエラー検出ステップとの結果を使用し、
前記受信した出力と、前記エラー位置ステップの前記結果とから、訂正された出力を生成するように構成されることを特徴とするエラー訂正回路。
各出力ビットは、前記第１のグループの組の１つのグループと、前記第２のグループの組の１つのグループとの要素であることを特徴とする請求項１９または２０に記載のエラー訂正回路。
前記第１のグループの組と前記第２のグループの組とは、前記出力ビットの各ビットに対して、前記各ビットが要素となっている第１のグループの組のグループを特定すること、および、前記各ビットが要素となっている第２のグループの組のグループを特定すること、によって出力ビットを一意的に特定するように構成されていることを特徴とする請求項１９乃至２１の何れか１項に記載のエラー訂正回路。
割当てサブ回路、第１のエラー検出サブ回路、第２のエラー検出サブ回路、エラー位置サブ回路、訂正サブ回路の少なくとも１つをさらに有することを特徴とする請求項１９乃至２２の何れか１項に記載のエラー訂正回路。
前記各エラー検出ステップは、関連するグループのビットエラーの数を特定するように構成されていることを特徴とする請求項１９乃至２３に記載のエラー訂正回路。
前記各エラー検出ステップは、関連するグループのエラー検出符号を生成するように構成されていることを特徴とする請求項１９乃至２４の何れか１項に記載のエラー訂正回路。