JP3468657B2 - 誤り訂正付遅延検波器 - Google Patents
誤り訂正付遅延検波器Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
-
- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- H04L1/0047—Decoding adapted to other signal detection operation
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- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、差動位相変調信号
を検波するために、ディジタル移動通信などの無線機受
信系で使用する誤り訂正付遅延検波器に関し、特に、４シ
ンボル遅延検波信号を利用して２シンボル遅延検波信号
を訂正し、訂正した２シンボル遅延検波信号を利用して
１シンボル遅延検波信号を訂正する誤り訂正付遅延検波
器に関する。
を検波するために、ディジタル移動通信などの無線機受
信系で使用する誤り訂正付遅延検波器に関し、特に、４シ
ンボル遅延検波信号を利用して２シンボル遅延検波信号
を訂正し、訂正した２シンボル遅延検波信号を利用して
１シンボル遅延検波信号を訂正する誤り訂正付遅延検波
器に関する。
【０００２】
【従来の技術】携帯電話などのディジタル移動通信で
は、π／４−ＤＱＰＳＫなどの差動位相変調信号が使わ
れる。差動位相変調信号は、同期検波器または遅延検波
器により検波することができる。遅延検波器は回路構成
は簡単であるが、同期検波器よりビット誤り率が高いの
で、ビット誤り率を下げるために誤り訂正付遅延検波器
が用いられる。
は、π／４−ＤＱＰＳＫなどの差動位相変調信号が使わ
れる。差動位相変調信号は、同期検波器または遅延検波
器により検波することができる。遅延検波器は回路構成
は簡単であるが、同期検波器よりビット誤り率が高いの
で、ビット誤り率を下げるために誤り訂正付遅延検波器
が用いられる。
【０００３】図８は、従来の誤り訂正付遅延検波器の構
成を示している。図８において、１は入力信号と１シン
ボル前の入力信号との位相比較を行なって位相差信号を
出力する１シンボル遅延検波器、２は入力信号と２シン
ボル前の入力信号との位相比較を行なって位相差信号を
出力する２シンボル遅延検波器、３は誤り訂正回路であ
る。図９は、１シンボル遅延検波器１の具体例である。
成を示している。図８において、１は入力信号と１シン
ボル前の入力信号との位相比較を行なって位相差信号を
出力する１シンボル遅延検波器、２は入力信号と２シン
ボル前の入力信号との位相比較を行なって位相差信号を
出力する２シンボル遅延検波器、３は誤り訂正回路であ
る。図９は、１シンボル遅延検波器１の具体例である。
【０００４】以上のように構成された誤り訂正付遅延検
波器では、まず、入力信号４は１シンボル遅延検波器１
に入力され、１シンボル前の入力信号との位相比較が行
なわれ、１シンボル遅延検波信号５が得られる。１シン
ボル遅延検波器１は、一般に、入力信号４に対し１シン
ボル遅延を行なう遅延器８とディジタル乗算器９により
構成され、１シンボル前の入力信号との乗算を行なうこ
とによって１シンボル遅延検波信号５を得ることができ
る。
波器では、まず、入力信号４は１シンボル遅延検波器１
に入力され、１シンボル前の入力信号との位相比較が行
なわれ、１シンボル遅延検波信号５が得られる。１シン
ボル遅延検波器１は、一般に、入力信号４に対し１シン
ボル遅延を行なう遅延器８とディジタル乗算器９により
構成され、１シンボル前の入力信号との乗算を行なうこ
とによって１シンボル遅延検波信号５を得ることができ
る。
【０００５】同様に、入力信号４は、２シンボル遅延検
波器２に入力され、２シンボル前の入力信号との位相比
較が行なわれ、２シンボル遅延検波信号６が得られる。
２シンボル遅延検波器２は、入力信号４に対し１シンボ
ル遅延を行なう遅延器８の代わりに、入力信号に対し２
シンボル遅延を行なう遅延器(図示せず)を備えたこと以
外は、１シンボル遅延検波器１と同じ構成で実現でき
る。
波器２に入力され、２シンボル前の入力信号との位相比
較が行なわれ、２シンボル遅延検波信号６が得られる。
２シンボル遅延検波器２は、入力信号４に対し１シンボ
ル遅延を行なう遅延器８の代わりに、入力信号に対し２
シンボル遅延を行なう遅延器(図示せず)を備えたこと以
外は、１シンボル遅延検波器１と同じ構成で実現でき
る。
【０００６】最後に、１シンボル遅延検波信号５と２シ
ンボル遅延検波信号６は、誤り訂正回路３に入力され、
１シンボル遅延検波信号５が誤り訂正され、誤り訂正付
遅延検波出力信号７が得られる。
ンボル遅延検波信号６は、誤り訂正回路３に入力され、
１シンボル遅延検波信号５が誤り訂正され、誤り訂正付
遅延検波出力信号７が得られる。
【０００７】図10は誤り訂正回路３の具体例である。12
はディジタル加算器、13と14と17はディジタル減算器、
11と15は入力信号を１シンボル遅延させる遅延器、16は
一致検出回路である。
はディジタル加算器、13と14と17はディジタル減算器、
11と15は入力信号を１シンボル遅延させる遅延器、16は
一致検出回路である。
【０００８】誤り訂正回路３の動作を、図10を用いて説
明する。まず、１シンボル遅延検波信号５は、遅延器11
によって１シンボル遅延され、信号18が得られる。ここ
で、入力信号４の位相をΦ(n)とすると、１シンボル遅
延検波信号５の位相差信号DΦ1(n)、信号18の位相差信
号DΦ1(n-1)は次式で示される。 DΦ1(n) ＝Φ(n)−Φ(n-1) (1) DΦ1(n-1)＝Φ(n-1)−Φ(n-2) (2) ただし、n=0,1,2,・・・は、シンボルの時刻を表わす数
である。
明する。まず、１シンボル遅延検波信号５は、遅延器11
によって１シンボル遅延され、信号18が得られる。ここ
で、入力信号４の位相をΦ(n)とすると、１シンボル遅
延検波信号５の位相差信号DΦ1(n)、信号18の位相差信
号DΦ1(n-1)は次式で示される。 DΦ1(n) ＝Φ(n)−Φ(n-1) (1) DΦ1(n-1)＝Φ(n-1)−Φ(n-2) (2) ただし、n=0,1,2,・・・は、シンボルの時刻を表わす数
である。
【０００９】ここで、信号５に誤りe(n)が存在する場
合、(2)式は次式で示すようになる。 DΦ1(n-1)＝Φ(n-1)−Φ(n-2)＋e(n) (3)
合、(2)式は次式で示すようになる。 DΦ1(n-1)＝Φ(n-1)−Φ(n-2)＋e(n) (3)
【００１０】次に、信号５と信号18は、ディジタル加算
器12により加算され、信号19が得られる。信号19は、次
式で示される。 DΦ1(n)＋DΦ1(n-1)＝{Φ(n)−Φ(n-1)}＋{Φ(n-1)−Φ(n-2)＋e(n)} ＝Φ(n)−Φ(n-2)＋e(n) (4) ここで、２シンボル遅延検波信号６のDΦ2(n)は、信号
６に誤りが存在しない場合、次式で示される。 DΦ2(n)＝Φ(n)−Φ(n-2) (5)
器12により加算され、信号19が得られる。信号19は、次
式で示される。 DΦ1(n)＋DΦ1(n-1)＝{Φ(n)−Φ(n-1)}＋{Φ(n-1)−Φ(n-2)＋e(n)} ＝Φ(n)−Φ(n-2)＋e(n) (4) ここで、２シンボル遅延検波信号６のDΦ2(n)は、信号
６に誤りが存在しない場合、次式で示される。 DΦ2(n)＝Φ(n)−Φ(n-2) (5)
【００１１】次に、信号19から信号６が、ディジタル減
算器13により減算され、信号20のs(n)が得られる。信号
20のs(n)は、次式で示される。 s(n)＝{Φ(n)−Φ(n-2)＋e(n)}−{Φ(n)−Φ(n-2)}＝e(n) (6)
算器13により減算され、信号20のs(n)が得られる。信号
20のs(n)は、次式で示される。 s(n)＝{Φ(n)−Φ(n-2)＋e(n)}−{Φ(n)−Φ(n-2)}＝e(n) (6)
【００１２】次に、信号20から、ディジタル減算器14に
よって、誤りパターン信号23のerror(n)が減算され、１
シンボル前の誤りの影響を除去されることによって、信
号21のsi(n)が得られる。信号21のsi(n)は、遅延器15に
より１シンボル遅延され、信号22のsi(n-1)が遅延器15
から出力される。
よって、誤りパターン信号23のerror(n)が減算され、１
シンボル前の誤りの影響を除去されることによって、信
号21のsi(n)が得られる。信号21のsi(n)は、遅延器15に
より１シンボル遅延され、信号22のsi(n-1)が遅延器15
から出力される。
【００１３】次に、信号20のs(n)と信号22のsi(n-1)
は、一致検出回路16に入力され、誤りパターン信号23の
error(n)が得られる。ここで、誤りパターン信号23のer
ror(n)を、次式のように定める。 ・si(n)＝si(n-1)＝0の場合 error(n)＝0 ・si(n)≠0,si(n-1)＝0の場合 error(n)＝0 ・si(n)＝0,si(n-1)≠0の場合 error(n)＝0 ・si(n)＝si(n-1)＝m≠0の場合 error(n)＝m (7)
は、一致検出回路16に入力され、誤りパターン信号23の
error(n)が得られる。ここで、誤りパターン信号23のer
ror(n)を、次式のように定める。 ・si(n)＝si(n-1)＝0の場合 error(n)＝0 ・si(n)≠0,si(n-1)＝0の場合 error(n)＝0 ・si(n)＝0,si(n-1)≠0の場合 error(n)＝0 ・si(n)＝si(n-1)＝m≠0の場合 error(n)＝m (7)
【００１４】最後に、信号18から、ディジタル減算器17
によって誤りパターン信号23が減算され、誤り訂正付遅
延検波出力信号７が得られる。
によって誤りパターン信号23が減算され、誤り訂正付遅
延検波出力信号７が得られる。
【００１５】
【発明が解決しようとする課題】上記の構成の誤り訂正
付遅延検波器では、２シンボル遅延検波信号に誤りが存
在しない場合は、１シンボル遅延検波信号に対して正し
く誤り訂正が行なわれるが、２シンボル遅延検波信号に
誤りが存在する場合は、１シンボル遅延検波信号に対し
て誤り訂正が行なわれず(あるいは誤訂正が生じ誤りが
増加する)、ビット誤り率特性の改善量が低下するとい
う問題があった。
付遅延検波器では、２シンボル遅延検波信号に誤りが存
在しない場合は、１シンボル遅延検波信号に対して正し
く誤り訂正が行なわれるが、２シンボル遅延検波信号に
誤りが存在する場合は、１シンボル遅延検波信号に対し
て誤り訂正が行なわれず(あるいは誤訂正が生じ誤りが
増加する)、ビット誤り率特性の改善量が低下するとい
う問題があった。
【００１６】
【課題を解決するための手段】本発明はこのような従来
の課題を解決するものであり、４シンボル前の信号と位
相比較を行なって位相差信号（４シンボル遅延検波信
号）を出力する４シンボル遅延検波器と誤り訂正回路を
設けて、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正された２シンボ
ル遅延検波信号を利用して１シンボル遅延検波信号の誤
り訂正を行なうことにより、２シンボル遅延検波信号の
誤りを削減して１シンボル遅延検波信号に対する誤り訂
正能力を高め、ビット誤り率特性を改善するものであ
る。
の課題を解決するものであり、４シンボル前の信号と位
相比較を行なって位相差信号（４シンボル遅延検波信
号）を出力する４シンボル遅延検波器と誤り訂正回路を
設けて、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正された２シンボ
ル遅延検波信号を利用して１シンボル遅延検波信号の誤
り訂正を行なうことにより、２シンボル遅延検波信号の
誤りを削減して１シンボル遅延検波信号に対する誤り訂
正能力を高め、ビット誤り率特性を改善するものであ
る。
【００１７】また、１シンボル遅延検波信号および２シ
ンボル遅延検波信号の判定誤差が基準値を超えた場合の
み誤り訂正を行なうことにより、判定誤差が小さい場合
の誤訂正の確率を低くして、よりビット誤り率特性を改
善するものである。
ンボル遅延検波信号の判定誤差が基準値を超えた場合の
み誤り訂正を行なうことにより、判定誤差が小さい場合
の誤訂正の確率を低くして、よりビット誤り率特性を改
善するものである。
【００１８】さらに、雑音レベルが低い場合は判定誤差
の基準値を高くすることにより、誤りである確率が高い
場合のみ訂正を行なうようにして、より一層ビット誤り
率特性を改善するものである。
の基準値を高くすることにより、誤りである確率が高い
場合のみ訂正を行なうようにして、より一層ビット誤り
率特性を改善するものである。
【００１９】
【発明の実施の形態】本発明の請求項１記載の発明は、
差動位相変調信号を検波して誤り訂正する誤り訂正付遅
延検波器において、入力信号と１シンボル前の入力信号
との位相比較を行なって位相差信号である１シンボル遅
延検波信号を出力する１シンボル遅延検波器と、入力信
号と２シンボル前の入力信号との位相比較を行なって位
相差信号である２シンボル遅延検波信号を出力する２シ
ンボル遅延検波器と、入力信号と４シンボル前の入力信
号との位相比較を行なって位相差信号である４シンボル
遅延検波信号を出力する４シンボル遅延検波器と、前記
１シンボル遅延検波信号を２シンボル遅延させる２シン
ボル遅延器と、遅延器と加算器と減算器と一致検出回路
を有し前記４シンボル遅延検波信号を用いて前記２シン
ボル遅延検波信号に対して誤り訂正を行なう第１の誤り
訂正回路と、遅延器と加算器と減算器と一致検出回路を
有し前記第１の誤り訂正回路の出力信号を用いて前記２
シンボル遅延器の出力信号に対して誤り訂正を行なう第
２の誤り訂正回路とを具備するものであり、４シンボル
遅延検波信号を利用して２シンボル遅延検波信号の誤り
を訂正することにより、２シンボル遅延検波信号の誤り
を削減して１シンボル遅延検波信号に対する誤り訂正能
力を高めるという作用を有するものである。
差動位相変調信号を検波して誤り訂正する誤り訂正付遅
延検波器において、入力信号と１シンボル前の入力信号
との位相比較を行なって位相差信号である１シンボル遅
延検波信号を出力する１シンボル遅延検波器と、入力信
号と２シンボル前の入力信号との位相比較を行なって位
相差信号である２シンボル遅延検波信号を出力する２シ
ンボル遅延検波器と、入力信号と４シンボル前の入力信
号との位相比較を行なって位相差信号である４シンボル
遅延検波信号を出力する４シンボル遅延検波器と、前記
１シンボル遅延検波信号を２シンボル遅延させる２シン
ボル遅延器と、遅延器と加算器と減算器と一致検出回路
を有し前記４シンボル遅延検波信号を用いて前記２シン
ボル遅延検波信号に対して誤り訂正を行なう第１の誤り
訂正回路と、遅延器と加算器と減算器と一致検出回路を
有し前記第１の誤り訂正回路の出力信号を用いて前記２
シンボル遅延器の出力信号に対して誤り訂正を行なう第
２の誤り訂正回路とを具備するものであり、４シンボル
遅延検波信号を利用して２シンボル遅延検波信号の誤り
を訂正することにより、２シンボル遅延検波信号の誤り
を削減して１シンボル遅延検波信号に対する誤り訂正能
力を高めるという作用を有するものである。
【００２０】本発明の請求項２記載の発明は、請求項１
記載の誤り訂正付遅延検波器に、１シンボル遅延検波器
から出力される１シンボル遅延検波信号の判定誤差が基
準値を超えた場合のみ前記１シンボル遅延検波信号の誤
り訂正を行なう切換手段を設けたものであり、１シンボ
ル遅延検波信号の判定誤差が小さい場合の誤訂正を防止
する作用を有するものである。
記載の誤り訂正付遅延検波器に、１シンボル遅延検波器
から出力される１シンボル遅延検波信号の判定誤差が基
準値を超えた場合のみ前記１シンボル遅延検波信号の誤
り訂正を行なう切換手段を設けたものであり、１シンボ
ル遅延検波信号の判定誤差が小さい場合の誤訂正を防止
する作用を有するものである。
【００２１】本発明の請求項３記載の発明は、請求項２
記載の誤り訂正付遅延検波器に、２シンボル遅延検波器
から出力される２シンボル遅延検波信号の判定誤差が基
準値を超えた場合のみ前記２シンボル遅延検波信号の誤
り訂正を行なう切換手段を設けたものであり、２シンボ
ル遅延検波信号の判定誤差が小さい場合の誤訂正を防止
する作用を有するものである。
記載の誤り訂正付遅延検波器に、２シンボル遅延検波器
から出力される２シンボル遅延検波信号の判定誤差が基
準値を超えた場合のみ前記２シンボル遅延検波信号の誤
り訂正を行なう切換手段を設けたものであり、２シンボ
ル遅延検波信号の判定誤差が小さい場合の誤訂正を防止
する作用を有するものである。
【００２２】本発明の請求項４記載の発明は、請求項２
または３記載の誤り訂正付遅延検波器において、１シン
ボル遅延検波信号に対して誤り訂正を行なう前記第２の
誤り訂正回路に、判定誤差と比較を行なう基準値を可変
とする手段を設けたものであり、信号対雑音電力比が高
い場合に１シンボル遅延検波信号の誤訂正を防止する作
用を有するものである。
または３記載の誤り訂正付遅延検波器において、１シン
ボル遅延検波信号に対して誤り訂正を行なう前記第２の
誤り訂正回路に、判定誤差と比較を行なう基準値を可変
とする手段を設けたものであり、信号対雑音電力比が高
い場合に１シンボル遅延検波信号の誤訂正を防止する作
用を有するものである。
【００２３】本発明の請求項５記載の発明は、請求項４
記載の誤り訂正付遅延検波器において、２シンボル遅延
検波信号に対して誤り訂正を行なう前記第１の誤り訂正
回路に、判定誤差と比較を行なう基準値を可変とする手
段を設けたものであり、信号対雑音電力比が高い場合に
２シンボル遅延検波信号の誤訂正を防止する作用を有す
るものである。
記載の誤り訂正付遅延検波器において、２シンボル遅延
検波信号に対して誤り訂正を行なう前記第１の誤り訂正
回路に、判定誤差と比較を行なう基準値を可変とする手
段を設けたものであり、信号対雑音電力比が高い場合に
２シンボル遅延検波信号の誤訂正を防止する作用を有す
るものである。
【００２４】以下、図面を参照しながら本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００２５】(第１の実施の形態)本発明の第１の実施の
形態は、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正した２シンボル
遅延検波信号を利用して１シンボル遅延検波信号の誤り
訂正を行なう誤り訂正付遅延検波器である。
形態は、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正した２シンボル
遅延検波信号を利用して１シンボル遅延検波信号の誤り
訂正を行なう誤り訂正付遅延検波器である。
【００２６】本発明の第１の実施の形態を、図１と図２
を用いて説明する。図１は本発明の第１の実施の形態の
誤り訂正付遅延検波器を示す図である。図１において、
１は入力信号４と１シンボル前の入力信号との位相比較
を行なう１シンボル遅延検波器、２は入力信号４と２シ
ンボル前の入力信号との位相比較を行なう２シンボル遅
延検波器、24は入力信号４と４シンボル前の入力信号と
の位相比較を行なう４シンボル遅延検波器、25と27は誤
り訂正回路である。
を用いて説明する。図１は本発明の第１の実施の形態の
誤り訂正付遅延検波器を示す図である。図１において、
１は入力信号４と１シンボル前の入力信号との位相比較
を行なう１シンボル遅延検波器、２は入力信号４と２シ
ンボル前の入力信号との位相比較を行なう２シンボル遅
延検波器、24は入力信号４と４シンボル前の入力信号と
の位相比較を行なう４シンボル遅延検波器、25と27は誤
り訂正回路である。
【００２７】まず、入力信号４は１シンボル遅延検波器
１に入力され、１シンボル前の入力信号との位相比較が
行なわれ、位相差信号である１シンボル遅延検波信号５
が得られる。１シンボル遅延検波器１は、図９と同じ構
成で実現できる。同様に、入力信号４は、２シンボル遅
延検波器２と４シンボル遅延検波器24に入力され、それ
ぞれ２シンボル前の入力信号、４シンボル前の入力信号
との位相比較が行なわれ、それぞれ２シンボル遅延検波
信号６と４シンボル遅延検波信号28が得られる。ここ
で、２シンボル遅延検波器２は、入力信号４に対し１シ
ンボル遅延を行なう遅延器８の代わりに、入力信号４に
対し２シンボル遅延を行なう遅延器（遅延器26と同じも
の）を備えたこと以外は、１シンボル遅延検波器１と同
じ構成で実現できる。同様に、４シンボル遅延検波器24
は、入力信号４に対し１シンボル遅延を行なう遅延器８
の代わりに、入力信号４に対し４シンボル遅延を行なう
遅延器（図示せず）を備えたこと以外は、１シンボル遅
延検波器１と同じ構成で実現できる。
１に入力され、１シンボル前の入力信号との位相比較が
行なわれ、位相差信号である１シンボル遅延検波信号５
が得られる。１シンボル遅延検波器１は、図９と同じ構
成で実現できる。同様に、入力信号４は、２シンボル遅
延検波器２と４シンボル遅延検波器24に入力され、それ
ぞれ２シンボル前の入力信号、４シンボル前の入力信号
との位相比較が行なわれ、それぞれ２シンボル遅延検波
信号６と４シンボル遅延検波信号28が得られる。ここ
で、２シンボル遅延検波器２は、入力信号４に対し１シ
ンボル遅延を行なう遅延器８の代わりに、入力信号４に
対し２シンボル遅延を行なう遅延器（遅延器26と同じも
の）を備えたこと以外は、１シンボル遅延検波器１と同
じ構成で実現できる。同様に、４シンボル遅延検波器24
は、入力信号４に対し１シンボル遅延を行なう遅延器８
の代わりに、入力信号４に対し４シンボル遅延を行なう
遅延器（図示せず）を備えたこと以外は、１シンボル遅
延検波器１と同じ構成で実現できる。
【００２８】次に、２シンボル遅延検波信号６と４シン
ボル遅延検波信号28は、誤り訂正回路25に入力され、２
シンボル遅延検波信号６が誤り訂正され、２シンボル遅
延検波信号６を誤り訂正した信号29が得られる。１シン
ボル遅延検波信号５は、遅延器26によって２シンボル遅
延され、信号30が得られる。最後に、信号30と信号29
は、誤り訂正回路27に入力され、信号30が誤り訂正さ
れ、誤り訂正付遅延検波出力信号31が得られる。
ボル遅延検波信号28は、誤り訂正回路25に入力され、２
シンボル遅延検波信号６が誤り訂正され、２シンボル遅
延検波信号６を誤り訂正した信号29が得られる。１シン
ボル遅延検波信号５は、遅延器26によって２シンボル遅
延され、信号30が得られる。最後に、信号30と信号29
は、誤り訂正回路27に入力され、信号30が誤り訂正さ
れ、誤り訂正付遅延検波出力信号31が得られる。
【００２９】図２は、第１の実施の形態における誤り訂
正回路25の具体例である。誤り訂正回路25を図２を用い
て説明する。33はディジタル加算器、34と35と38はディ
ジタル減算器、32と36は入力信号４を２シンボル遅延さ
せる遅延器、37は一致検出回路である。
正回路25の具体例である。誤り訂正回路25を図２を用い
て説明する。33はディジタル加算器、34と35と38はディ
ジタル減算器、32と36は入力信号４を２シンボル遅延さ
せる遅延器、37は一致検出回路である。
【００３０】まず、２シンボル遅延検波信号６は、遅延
器32によって２シンボル遅延され、信号39が得られる。
ここで、入力信号４の位相をΦ(n)とすると、２シンボ
ル遅延検波信号６の位相差信号DΦ2(n)、信号39の位相
差信号DΦ2(n-2)は次式で示される。 DΦ2(n)＝Φ(n)−Φ(n-2) (3.1) DΦ2(n-2)＝Φ(n-2)−Φ(n-4) (3.2) ただし、n=0,1,2,・・・は、シンボルの時刻を表わす数
である。
器32によって２シンボル遅延され、信号39が得られる。
ここで、入力信号４の位相をΦ(n)とすると、２シンボ
ル遅延検波信号６の位相差信号DΦ2(n)、信号39の位相
差信号DΦ2(n-2)は次式で示される。 DΦ2(n)＝Φ(n)−Φ(n-2) (3.1) DΦ2(n-2)＝Φ(n-2)−Φ(n-4) (3.2) ただし、n=0,1,2,・・・は、シンボルの時刻を表わす数
である。
【００３１】ここで、信号39に誤りe(n)が存在する場
合、(3.2)式は次式で示すようになる。 DΦ2(n-2)＝Φ(n-2)−Φ(n-4)＋e(n) (3.3)
合、(3.2)式は次式で示すようになる。 DΦ2(n-2)＝Φ(n-2)−Φ(n-4)＋e(n) (3.3)
【００３２】次に、２シンボル遅延検波信号６と信号39
は、ディジタル加算器33により加算され、信号40が得ら
れる。信号40は、次式で示される。 DΦ2(n)＋DΦ2(n-2)＝{Φ(n)−Φ(n-2)}＋{Φ(n-2)−Φ(n-4)＋e(n)} ＝Φ(n)−Φ(n-4)＋e(n) (3.4) ここで、信号28の位相差信号DΦ4(n)は、誤りが存在し
ない場合、次式で示される。
は、ディジタル加算器33により加算され、信号40が得ら
れる。信号40は、次式で示される。 DΦ2(n)＋DΦ2(n-2)＝{Φ(n)−Φ(n-2)}＋{Φ(n-2)−Φ(n-4)＋e(n)} ＝Φ(n)−Φ(n-4)＋e(n) (3.4) ここで、信号28の位相差信号DΦ4(n)は、誤りが存在し
ない場合、次式で示される。
【００３３】
DΦ4(n)＝Φ(n)−Φ(n-4) (3.5)
【００３４】次に、信号40から信号28がディジタル減算
器34により減算され、信号41のs(n)が得られる。信号41
のs(n)は、次式で示される。 s(n)＝{Φ(n)−Φ(n-4)＋e(n)}−{Φ(n)−Φ(n-4)} ＝e(n) (3.6)
器34により減算され、信号41のs(n)が得られる。信号41
のs(n)は、次式で示される。 s(n)＝{Φ(n)−Φ(n-4)＋e(n)}−{Φ(n)−Φ(n-4)} ＝e(n) (3.6)
【００３５】次に、信号41から、ディジタル減算器35に
よって誤りパターン信号44のerror(n)が減算され、２シ
ンボル前の誤りの影響を除去されることによって、信号
42のsi(n)が得られる。信号42のsi(n)は、遅延器36によ
り２シンボル遅延され、信号43のsi(n-2)が出力され
る。
よって誤りパターン信号44のerror(n)が減算され、２シ
ンボル前の誤りの影響を除去されることによって、信号
42のsi(n)が得られる。信号42のsi(n)は、遅延器36によ
り２シンボル遅延され、信号43のsi(n-2)が出力され
る。
【００３６】次に、信号41のs(n)と信号43のsi(n-2)
は、一致検出回路37に入力され、誤りパターン信号44の
error(n)が得られる。ここで、誤りパターン信号44のer
ror(n)を、次式のように定める。 ・si(n)＝si(n-2)＝0の場合 error(n)＝0 ・si(n)≠0,si(n-2)＝0の場合 error(n)＝0 ・si(n)＝0,si(n-2)≠0の場合 error(n)＝0 ・si(n)＝si(n-2)＝m≠0の場合 error(n)＝m (3.7)
は、一致検出回路37に入力され、誤りパターン信号44の
error(n)が得られる。ここで、誤りパターン信号44のer
ror(n)を、次式のように定める。 ・si(n)＝si(n-2)＝0の場合 error(n)＝0 ・si(n)≠0,si(n-2)＝0の場合 error(n)＝0 ・si(n)＝0,si(n-2)≠0の場合 error(n)＝0 ・si(n)＝si(n-2)＝m≠0の場合 error(n)＝m (3.7)
【００３７】最後に、信号39から、ディジタル減算器38
によって、誤りパターン信号44が減算され、誤り訂正後
の２シンボル遅延検波信号29が得られる。
によって、誤りパターン信号44が減算され、誤り訂正後
の２シンボル遅延検波信号29が得られる。
【００３８】また、誤り訂正回路27は、図10に示す誤り
訂正回路と同じ構成で実現でき、機能、動作も同じであ
る。
訂正回路と同じ構成で実現でき、機能、動作も同じであ
る。
【００３９】以上のように、本発明の第１の実施の形態
の誤り訂正付遅延検波器は、４シンボル遅延検波信号28
を利用して、誤り訂正回路25により２シンボル遅延検波
信号６の誤り訂正を行ない、訂正した２シンボル遅延検
波信号29を利用して、誤り訂正回路27により１シンボル
遅延検波信号30の誤り訂正を行なうことにより、２シン
ボル遅延検波信号６の誤りを削減して１シンボル遅延検
波信号５に対する誤り訂正能力を高め、ビット誤り率特
性を改善することができる。
の誤り訂正付遅延検波器は、４シンボル遅延検波信号28
を利用して、誤り訂正回路25により２シンボル遅延検波
信号６の誤り訂正を行ない、訂正した２シンボル遅延検
波信号29を利用して、誤り訂正回路27により１シンボル
遅延検波信号30の誤り訂正を行なうことにより、２シン
ボル遅延検波信号６の誤りを削減して１シンボル遅延検
波信号５に対する誤り訂正能力を高め、ビット誤り率特
性を改善することができる。
【００４０】図３は、計算機シミュレーションによって
得られた、Eb/No対ビット誤り率特性を示すグラフであ
る。図３において、は遅延検波器として１シンボル遅延
検波器のみを用いた場合の計算機シミュレーション結
果、□は２シンボル遅延検波信号に対して誤り訂正を行
なわない場合の計算機シミュレーション結果、×は本発
明の計算機シミュレーション結果である。図３より、Eb
/No=11dBにおいて、遅延検波器として１シンボル遅延検
波器のみを用いた場合に対してビット誤り率が２桁、２
シンボル遅延検波信号に対して誤り訂正を行なわない場
合に対してビット誤り率が１桁程度改善されることがわ
かる。
得られた、Eb/No対ビット誤り率特性を示すグラフであ
る。図３において、は遅延検波器として１シンボル遅延
検波器のみを用いた場合の計算機シミュレーション結
果、□は２シンボル遅延検波信号に対して誤り訂正を行
なわない場合の計算機シミュレーション結果、×は本発
明の計算機シミュレーション結果である。図３より、Eb
/No=11dBにおいて、遅延検波器として１シンボル遅延検
波器のみを用いた場合に対してビット誤り率が２桁、２
シンボル遅延検波信号に対して誤り訂正を行なわない場
合に対してビット誤り率が１桁程度改善されることがわ
かる。
【００４１】(第２の実施の形態)本発明の第２の実施の
形態は、１シンボル遅延検波信号の判定誤差が基準値を
超えた場合のみ１シンボル遅延検波信号の誤り訂正を行
なう切換手段を設けた誤り訂正付遅延検波器である。
形態は、１シンボル遅延検波信号の判定誤差が基準値を
超えた場合のみ１シンボル遅延検波信号の誤り訂正を行
なう切換手段を設けた誤り訂正付遅延検波器である。
【００４２】本発明の第２の実施の形態を、図４を用い
て説明する。図４は、本発明の第２の実施の形態におけ
る１シンボル遅延検波信号の誤り訂正を行なう誤り訂正
回路の具体例である。この第２の実施の形態が第１の実
施の形態と異なるところは、判定誤差生成回路45とディ
ジタル減算器46と判定器47とスイッチ48を有し、判定誤
差が基準値を超えた場合のみ１シンボル遅延検波信号に
対して誤り訂正を行なう誤り訂正回路を備えた点にあ
る。図１と図２にて説明した部材、信号等に対応する第
２の実施の形態の部材、信号等については、同一符号を
付して詳しい説明は省略する。誤りパターン信号23を得
るまでは、第１の実施の形態と同じである。
て説明する。図４は、本発明の第２の実施の形態におけ
る１シンボル遅延検波信号の誤り訂正を行なう誤り訂正
回路の具体例である。この第２の実施の形態が第１の実
施の形態と異なるところは、判定誤差生成回路45とディ
ジタル減算器46と判定器47とスイッチ48を有し、判定誤
差が基準値を超えた場合のみ１シンボル遅延検波信号に
対して誤り訂正を行なう誤り訂正回路を備えた点にあ
る。図１と図２にて説明した部材、信号等に対応する第
２の実施の形態の部材、信号等については、同一符号を
付して詳しい説明は省略する。誤りパターン信号23を得
るまでは、第１の実施の形態と同じである。
【００４３】信号30は位相差信号であり、位相判定する
前の信号である。信号30は位相判定されてから遅延回路
11と加算回路12に入力される。位相判定回路は第１の実
施形態の誤り訂正回路25、27にも同様の位置にあるが省
略してある。
前の信号である。信号30は位相判定されてから遅延回路
11と加算回路12に入力される。位相判定回路は第１の実
施形態の誤り訂正回路25、27にも同様の位置にあるが省
略してある。
【００４４】信号30は、判定誤差信号生成器45に入力さ
れ、判定誤差信号49が得られる。判定誤差信号49から、
ディジタル減算器46によって基準信号50が減算され、信
号51が得られる。信号51は判定器47によって判定され、
制御信号52が得られる。スイッチ48は、制御信号52によ
って、誤りパターン信号23と０信号53とを選択出力し、
信号54が得られる。信号18から、ディジタル減算器17に
よって信号54が減算され、信号55が得られる。
れ、判定誤差信号49が得られる。判定誤差信号49から、
ディジタル減算器46によって基準信号50が減算され、信
号51が得られる。信号51は判定器47によって判定され、
制御信号52が得られる。スイッチ48は、制御信号52によ
って、誤りパターン信号23と０信号53とを選択出力し、
信号54が得られる。信号18から、ディジタル減算器17に
よって信号54が減算され、信号55が得られる。
【００４５】判定誤差信号生成器45は、信号30から位相
判定後の信号を減算した信号を判定誤差信号49として出
力する。例えば、π／４−ＤＱＰＳＫの場合、判定位相
は±π／４、±３π／４であるから、閾値位相は０、±
π／２、±πである。信号30が0.4πであるとすると、
判定位相はπ／４となり、判定誤差信号49は、0.4π−
0.25π＝0.15πとなる。基準信号50が１／８πであると
すると、信号51は、0.15π−0.125π＝0.025π＞０とな
る。判定誤差信号49は基準信号50を越えているので、判
定は正となり、制御信号52はスイッチ48を誤り訂正を行
なう方に切り替える。判定誤差信号49が基準信号50より
小さいときはこの逆になる。
判定後の信号を減算した信号を判定誤差信号49として出
力する。例えば、π／４−ＤＱＰＳＫの場合、判定位相
は±π／４、±３π／４であるから、閾値位相は０、±
π／２、±πである。信号30が0.4πであるとすると、
判定位相はπ／４となり、判定誤差信号49は、0.4π−
0.25π＝0.15πとなる。基準信号50が１／８πであると
すると、信号51は、0.15π−0.125π＝0.025π＞０とな
る。判定誤差信号49は基準信号50を越えているので、判
定は正となり、制御信号52はスイッチ48を誤り訂正を行
なう方に切り替える。判定誤差信号49が基準信号50より
小さいときはこの逆になる。
【００４６】以上のように、本発明の第２の実施の形態
は、１シンボル遅延検波信号の判定誤差が、基準値を超
えた場合のみ１シンボル遅延検波信号の誤り訂正を行な
うものである。判定誤差が小さいということは、誤りが
発生している確率が小さいと判断できるので、誤り訂正
をすると誤訂正となる確率が大きくなる。したがって、
判定誤差が小さい場合の１シンボル遅延検波信号の誤訂
正を防ぐことができ、第１の実施の形態よりも、さらに
ビット誤り率特性を改善することができる。
は、１シンボル遅延検波信号の判定誤差が、基準値を超
えた場合のみ１シンボル遅延検波信号の誤り訂正を行な
うものである。判定誤差が小さいということは、誤りが
発生している確率が小さいと判断できるので、誤り訂正
をすると誤訂正となる確率が大きくなる。したがって、
判定誤差が小さい場合の１シンボル遅延検波信号の誤訂
正を防ぐことができ、第１の実施の形態よりも、さらに
ビット誤り率特性を改善することができる。
【００４７】(第３の実施の形態)本発明の第３の実施の
形態は、２シンボル遅延検波信号の判定誤差が基準値を
超えた場合のみ２シンボル遅延検波信号の誤り訂正を行
なう切換手段を設けた誤り訂正付遅延検波器である。
形態は、２シンボル遅延検波信号の判定誤差が基準値を
超えた場合のみ２シンボル遅延検波信号の誤り訂正を行
なう切換手段を設けた誤り訂正付遅延検波器である。
【００４８】本発明の第３の実施の形態を、図５を用い
て説明する。図５は、２シンボル遅延検波信号の誤り訂
正を行なう誤り訂正回路の具体例である。この第３の実
施の形態が第２の実施の形態と異なるところは、判定誤
差生成回路56とディジタル減算器57と判定器58とスイッ
チ59を備え、判定誤差が基準値を超えた場合のみ２シン
ボル遅延検波信号に対して誤り訂正を行なう誤り訂正回
路を備えた点である。図４にて説明した部材、信号等に
対応する第３の実施の形態の部材、信号等については、
同一符号を付して詳しい説明は省略する。誤りパターン
信号44を得るまでは、第２の実施の形態と同じである。
て説明する。図５は、２シンボル遅延検波信号の誤り訂
正を行なう誤り訂正回路の具体例である。この第３の実
施の形態が第２の実施の形態と異なるところは、判定誤
差生成回路56とディジタル減算器57と判定器58とスイッ
チ59を備え、判定誤差が基準値を超えた場合のみ２シン
ボル遅延検波信号に対して誤り訂正を行なう誤り訂正回
路を備えた点である。図４にて説明した部材、信号等に
対応する第３の実施の形態の部材、信号等については、
同一符号を付して詳しい説明は省略する。誤りパターン
信号44を得るまでは、第２の実施の形態と同じである。
【００４９】２シンボル遅延検波信号６は、判定誤差信
号生成器56に入力され、判定誤差信号60が得られる。判
定誤差信号60から、ディジタル減算器57によって、基準
信号61が減算され、信号62が得られる。信号62は判定器
58によって判定され、制御信号63が得られる。スイッチ
59は、制御信号63によって、誤りパターン信号44と０信
号64とを選択出力し、信号65が得られる。信号39から信
号65が、ディジタル減算器38によって減算され、信号66
が得られる。以降、誤り訂正付遅延検波出力信号55を得
るまでは、第２の実施の形態と同じである。
号生成器56に入力され、判定誤差信号60が得られる。判
定誤差信号60から、ディジタル減算器57によって、基準
信号61が減算され、信号62が得られる。信号62は判定器
58によって判定され、制御信号63が得られる。スイッチ
59は、制御信号63によって、誤りパターン信号44と０信
号64とを選択出力し、信号65が得られる。信号39から信
号65が、ディジタル減算器38によって減算され、信号66
が得られる。以降、誤り訂正付遅延検波出力信号55を得
るまでは、第２の実施の形態と同じである。
【００５０】信号６は位相差信号であり、判定誤差信号
生成器56は位相差信号から判定位相を減算して判定誤差
信号60を出力する。判定誤差が小さい場合は誤りはない
と判断して、誤り訂正を行なわない。判定誤差が大きく
て、位相差信号が閾値に近い場合は誤りが発生している
可能性が大きいので、誤り訂正を行なう。
生成器56は位相差信号から判定位相を減算して判定誤差
信号60を出力する。判定誤差が小さい場合は誤りはない
と判断して、誤り訂正を行なわない。判定誤差が大きく
て、位相差信号が閾値に近い場合は誤りが発生している
可能性が大きいので、誤り訂正を行なう。
【００５１】以上のように、本発明の第３の実施の形態
は、２シンボル遅延検波信号の判定誤差が、基準値を超
えた場合のみ２シンボル遅延検波信号に対し誤り訂正を
行なうものである。２シンボル遅延検波信号の判定誤差
が小さい場合の２シンボル遅延検波信号の誤訂正を防ぐ
ことにより、第２の実施の形態よりも、さらにビット誤
り率特性を改善することができる。
は、２シンボル遅延検波信号の判定誤差が、基準値を超
えた場合のみ２シンボル遅延検波信号に対し誤り訂正を
行なうものである。２シンボル遅延検波信号の判定誤差
が小さい場合の２シンボル遅延検波信号の誤訂正を防ぐ
ことにより、第２の実施の形態よりも、さらにビット誤
り率特性を改善することができる。
【００５２】(第４の実施の形態)本発明の第４の実施の
形態は、１シンボル遅延検波信号に対して誤り訂正を行
なう誤り訂正回路に、判定誤差と比較を行なう基準値を
可変とする手段を設けた誤り訂正付遅延検波器である。
形態は、１シンボル遅延検波信号に対して誤り訂正を行
なう誤り訂正回路に、判定誤差と比較を行なう基準値を
可変とする手段を設けた誤り訂正付遅延検波器である。
【００５３】本発明の第４の実施の形態を、図６を用い
て説明する。図６は、１シンボル遅検波信号の誤り訂正
を行なう誤り訂正回路の具体例である。この第４の実施
の形態が第３の実施の形態と異なるところは、１シンボ
ル遅延検波信号に対して誤り訂正を行なう誤り訂正回路
において、レベル検出器67とディジタル減算器68と判定
器69とスイッチ70を備え、判定誤差と比較を行なう基準
値を可変とする構成にある。図５にて説明した部材、信
号等に対応する第４の実施の形態の部材、信号等につい
ては、同一符号を付して詳しい説明は省略する。判定誤
差信号49を得るまでは、第３の実施の形態と同じであ
る。
て説明する。図６は、１シンボル遅検波信号の誤り訂正
を行なう誤り訂正回路の具体例である。この第４の実施
の形態が第３の実施の形態と異なるところは、１シンボ
ル遅延検波信号に対して誤り訂正を行なう誤り訂正回路
において、レベル検出器67とディジタル減算器68と判定
器69とスイッチ70を備え、判定誤差と比較を行なう基準
値を可変とする構成にある。図５にて説明した部材、信
号等に対応する第４の実施の形態の部材、信号等につい
ては、同一符号を付して詳しい説明は省略する。判定誤
差信号49を得るまでは、第３の実施の形態と同じであ
る。
【００５４】信号30と信号29をレベル検出器67に入力し
て、入力信号レベルと雑音レベルを検出し、雑音レベル
に対する入力信号レベルを表わす信号71を得る。信号30
と信号29は位相差信号であり、レベル検出器67により、
位相差信号と判定位相の差が検出される。この差は雑音
の大きさとみなすことができる。これを適当な期間にわ
たって積分することにより雑音レベルを求めることがで
きる。
て、入力信号レベルと雑音レベルを検出し、雑音レベル
に対する入力信号レベルを表わす信号71を得る。信号30
と信号29は位相差信号であり、レベル検出器67により、
位相差信号と判定位相の差が検出される。この差は雑音
の大きさとみなすことができる。これを適当な期間にわ
たって積分することにより雑音レベルを求めることがで
きる。
【００５５】次に、入力信号レベルを表わす信号71か
ら、ディジタル減算器68によって、基準信号72が減算さ
れ、信号73が得られる。次に、信号73は判定器69によっ
て判定され、制御信号74が得られる。スイッチ70は制御
信号74によって制御され、基準信号75、76を選択し、基
準信号77を出力する。以降、誤り訂正付遅延検波出力信
号78を得るまでは、第３の実施の形態と同じである。
ら、ディジタル減算器68によって、基準信号72が減算さ
れ、信号73が得られる。次に、信号73は判定器69によっ
て判定され、制御信号74が得られる。スイッチ70は制御
信号74によって制御され、基準信号75、76を選択し、基
準信号77を出力する。以降、誤り訂正付遅延検波出力信
号78を得るまでは、第３の実施の形態と同じである。
【００５６】一般に、信号対雑音電力比が高くなるほ
ど、誤りが生じた時の信号の判定誤差(入力信号と入力
信号を判定した信号との差)は大きくなる確率が高くな
る。雑音レベルが高いときは、大きな雑音により誤りが
発生する確率が大きくなるので、位相差信号が閾値から
離れて判定位相に近くて、見かけの誤差が小さくても、
大きな雑音による誤りである可能性がある。そのために
閾値の両側に大きく誤り訂正を行なう領域をとる必要が
ある。その逆に、雑音レベルが低いときは、大きな雑音
により誤りが発生する確率は小さいので、見かけの誤差
が小さい場合は誤りである確率は小さい。誤りが発生す
るのは、閾値近辺に限られるとみなした方が誤訂正の危
険は減少する。
ど、誤りが生じた時の信号の判定誤差(入力信号と入力
信号を判定した信号との差)は大きくなる確率が高くな
る。雑音レベルが高いときは、大きな雑音により誤りが
発生する確率が大きくなるので、位相差信号が閾値から
離れて判定位相に近くて、見かけの誤差が小さくても、
大きな雑音による誤りである可能性がある。そのために
閾値の両側に大きく誤り訂正を行なう領域をとる必要が
ある。その逆に、雑音レベルが低いときは、大きな雑音
により誤りが発生する確率は小さいので、見かけの誤差
が小さい場合は誤りである確率は小さい。誤りが発生す
るのは、閾値近辺に限られるとみなした方が誤訂正の危
険は減少する。
【００５７】したがって、信号対雑音電力比が高くなる
につれて、判定誤差の基準値を高くすることによって、
誤訂正を防ぐことができる。雑音レベルが高いときは、
判定誤差が小さくても誤り訂正をし、雑音レベルが低い
ときは、判定誤差が大きいときのみ誤り訂正をすること
により、総合的な誤り率を下げることができる。
につれて、判定誤差の基準値を高くすることによって、
誤訂正を防ぐことができる。雑音レベルが高いときは、
判定誤差が小さくても誤り訂正をし、雑音レベルが低い
ときは、判定誤差が大きいときのみ誤り訂正をすること
により、総合的な誤り率を下げることができる。
【００５８】以上のように、本発明の第４の実施の形態
は、１シンボル遅延検波信号の誤り訂正を行なう誤り訂
正回路において、レベル検出器67とディジタル減算器68
と判定器69とスイッチ70を備え、判定誤差と比較を行な
う基準値を可変とするものである。雑音レベルが低いと
きに誤り訂正をする基準値を大きくすることにより、第
３の実施の形態よりも誤訂正が生じることを防ぎ、さら
にビット誤り率特性を改善することができる。
は、１シンボル遅延検波信号の誤り訂正を行なう誤り訂
正回路において、レベル検出器67とディジタル減算器68
と判定器69とスイッチ70を備え、判定誤差と比較を行な
う基準値を可変とするものである。雑音レベルが低いと
きに誤り訂正をする基準値を大きくすることにより、第
３の実施の形態よりも誤訂正が生じることを防ぎ、さら
にビット誤り率特性を改善することができる。
【００５９】(第５の実施の形態)本発明の第５の実施の
形態は、２シンボル遅延検波信号に対して誤り訂正を行
なう誤り訂正回路に、判定誤差と比較を行なう基準値を
可変とする手段を設けた誤り訂正付遅延検波器である。
形態は、２シンボル遅延検波信号に対して誤り訂正を行
なう誤り訂正回路に、判定誤差と比較を行なう基準値を
可変とする手段を設けた誤り訂正付遅延検波器である。
【００６０】本発明の第５の実施の形態を、図７を用い
て説明する。図７は、２シンボル遅検波信号の誤り訂正
を行なう誤り訂正回路の具体例である。この第５の実施
の形態が第４の実施の形態と異なるところは、２シンボ
ル遅延検波信号の誤り訂正を行なう誤り訂正回路におい
て、レベル検出器79とディジタル減算器80と判定器81と
スイッチ82を備え、判定誤差と比較を行なう基準値を可
変とする点である。図６にて説明した部材、信号等に対
応する第５の実施の形態の部材、信号等については、同
一符号を付して詳しい説明は省略する。判定誤差信号60
を得るまでは、前記第４の実施の形態と同じである。
て説明する。図７は、２シンボル遅検波信号の誤り訂正
を行なう誤り訂正回路の具体例である。この第５の実施
の形態が第４の実施の形態と異なるところは、２シンボ
ル遅延検波信号の誤り訂正を行なう誤り訂正回路におい
て、レベル検出器79とディジタル減算器80と判定器81と
スイッチ82を備え、判定誤差と比較を行なう基準値を可
変とする点である。図６にて説明した部材、信号等に対
応する第５の実施の形態の部材、信号等については、同
一符号を付して詳しい説明は省略する。判定誤差信号60
を得るまでは、前記第４の実施の形態と同じである。
【００６１】２シンボル遅延検波信号６と４シンボル遅
延検波信号28をレベル検出器79に入力して、入力信号レ
ベルと雑音レベルを検出し、雑音レベルに対する入力信
号レベルを表わす信号83を得る。次に、入力信号レベル
を表わす信号83からディジタル減算器80によって基準信
号84が減算され、信号85が得られる。次に、信号85は、
判定器81によって判定され、制御信号86が得られる。ス
イッチ82は、制御信号86によって制御され、基準信号8
7、88を選択し、基準信号89を出力する。
延検波信号28をレベル検出器79に入力して、入力信号レ
ベルと雑音レベルを検出し、雑音レベルに対する入力信
号レベルを表わす信号83を得る。次に、入力信号レベル
を表わす信号83からディジタル減算器80によって基準信
号84が減算され、信号85が得られる。次に、信号85は、
判定器81によって判定され、制御信号86が得られる。ス
イッチ82は、制御信号86によって制御され、基準信号8
7、88を選択し、基準信号89を出力する。
【００６２】雑音レベルが高いときは、判定誤差信号60
と比較する基準信号89を低くして、２シンボル遅延検波
信号の誤り訂正を広い範囲で行ない、雑音レベルが低い
ときは、判定誤差信号と比較する基準信号を高くして、
２シンボル遅延検波信号の誤り訂正を狭い範囲で行なう
ようにする。以降、誤り訂正付遅延検波出力信号78を得
るまでは、第４の実施の形態と同じである。
と比較する基準信号89を低くして、２シンボル遅延検波
信号の誤り訂正を広い範囲で行ない、雑音レベルが低い
ときは、判定誤差信号と比較する基準信号を高くして、
２シンボル遅延検波信号の誤り訂正を狭い範囲で行なう
ようにする。以降、誤り訂正付遅延検波出力信号78を得
るまでは、第４の実施の形態と同じである。
【００６３】以上のように、本発明の第５の実施の形態
は、２シンボル遅延検波信号の誤り訂正を行なう誤り訂
正回路において、レベル検出器79とディジタル減算器80
と判定器81とスイッチ82を備え、判定誤差と比較を行な
う基準値を可変とするものである。雑音レベルが低いと
きには誤り訂正をする基準値を大きくすることにより、
第４の実施の形態よりも、さらに誤訂正が生じることを
防ぎ、さらにビット誤り率特性を改善することができ
る。
は、２シンボル遅延検波信号の誤り訂正を行なう誤り訂
正回路において、レベル検出器79とディジタル減算器80
と判定器81とスイッチ82を備え、判定誤差と比較を行な
う基準値を可変とするものである。雑音レベルが低いと
きには誤り訂正をする基準値を大きくすることにより、
第４の実施の形態よりも、さらに誤訂正が生じることを
防ぎ、さらにビット誤り率特性を改善することができ
る。
【００６４】
【発明の効果】本発明は、上記実施の形態から明らかな
ように、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正した２シンボル
遅延検波信号を利用して１シンボル遅延検波信号の誤り
訂正を行なうので、２シンボル遅延検波信号の誤りによ
る誤訂正を防止でき、ビット誤り率特性を改善すること
ができる。
ように、４シンボル遅延検波信号を利用して２シンボル
遅延検波信号の誤り訂正を行ない、訂正した２シンボル
遅延検波信号を利用して１シンボル遅延検波信号の誤り
訂正を行なうので、２シンボル遅延検波信号の誤りによ
る誤訂正を防止でき、ビット誤り率特性を改善すること
ができる。
【００６５】また、判定誤差信号が小さいときは誤り訂
正を行なわず、判定誤差信号が大きいときのみ誤り訂正
を行なうので、判定誤差信号が小さい信号の誤訂正を防
止でき、さらにビット誤り率特性を改善することができ
る。
正を行なわず、判定誤差信号が大きいときのみ誤り訂正
を行なうので、判定誤差信号が小さい信号の誤訂正を防
止でき、さらにビット誤り率特性を改善することができ
る。
【００６６】さらに、雑音レベルが高いときは広い範囲
で誤り訂正を行ない、雑音レベルが低いときは狭い範囲
で誤り訂正を行なうので、雑音レベルが低いときの誤訂
正を防止でき、なお一層ビット誤り率特性を改善するこ
とができる。
で誤り訂正を行ない、雑音レベルが低いときは狭い範囲
で誤り訂正を行なうので、雑音レベルが低いときの誤訂
正を防止でき、なお一層ビット誤り率特性を改善するこ
とができる。
【図１】本発明の第１の実施の形態の誤り訂正付遅延検
波器の構成図、
波器の構成図、
【図２】本発明の第１の実施の形態の誤り訂正付遅延検
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
【図３】本発明の第１の実施の形態の誤り訂正付遅延検
波器の計算機シミュレーション結果、
波器の計算機シミュレーション結果、
【図４】本発明の第２の実施の形態の誤り訂正付遅延検
波器における１シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
波器における１シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
【図５】本発明の第３の実施の形態の誤り訂正付遅延検
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
【図６】本発明の第４の実施の形態の誤り訂正付遅延検
波器における１シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
波器における１シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
【図７】本発明の第５の実施の形態の誤り訂正付遅延検
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
波器における２シンボル遅延検波信号に対して誤り訂正
を行なう誤り訂正回路の構成図、
【図８】従来の誤り訂正付遅延検波器の構成図、
【図９】従来の誤り訂正付遅延検波器の１シンボル遅延
検波器の構成図、
検波器の構成図、
【図１０】従来の誤り訂正付遅延検波器における誤り訂
正回路の構成図である。
正回路の構成図である。
１ １シンボル遅延検波器
２ ２シンボル遅延検波器
24 ４シンボル遅延検波器
３、25、27 誤り訂正回路
５ １シンボル遅延検波信号
６ ２シンボル遅延検波信号
７ 誤り訂正付遅延検波出力信号
８、11、15、26、32、36 遅延器
９ ディジタル乗算器
10 入力信号を１シンボル遅延させた信号
12、33 ディジタル加算器
13、14、17、34、3538、46、57、68、80 ディジタル減
算器 16、37 一致検出回路 18 １シンボル遅延検波信号を１シンボル遅延させた信
号 19 信号５と信号18を加算した信号 20 信号19から信号６を減算した信号 21 信号20に対して前のシンボルの誤りの影響を除去し
た信号 22 信号21を１シンボル遅延させた信号 23 誤りパターン信号 28 ４シンボル遅延検波信号 29 ２シンボル遅延検波信号に対して誤り訂正を行なっ
た信号 30 １シンボル遅延検波信号を２シンボル遅延させた信
号 39 ２シンボル遅延検波信号を２シンボル遅延させた信
号 40 信号６と信号39を加算した信号 41 信号40から信号28を減算した信号 42 信号41に対して前のシンボルの誤りの影響を除去し
た信号 43 信号43を２シンボル遅延させた信号 44 誤りパターン信号 45、56 判定誤差生成器 47、58、69、81 判定器 48、59、70、82 スイッチ 49 １シンボル遅延検波信号の判定誤差信号 50、61、75、76、87、88 基準信号 51 信号49から信号50を減算した信号 52、63、74、86 制御信号 53、64 ０信号 54 信号23と信号53を切り換え出力した信号 55 誤り訂正後の１シンボル遅延検波出力信号信号 60 ２シンボル遅延検波信号の判定誤差信号 62 信号60から信号64を減算した信号 65 信号44と信号53を切り換え出力した信号 66 誤り訂正後の２シンボル遅延検波出力信号 67、79 信号レベル検出器 71、83 信号レベルを表わす信号 73 信号71から信号72を減算した信号 74 信号73を判定した信号 77、89 判定誤差を表わす信号 78 誤り訂正後の１シンボル遅延検波信号 85 信号83から信号84を減算した信号 86 信号85を判定した信号 90 誤り訂正後の１シンボル遅延検波信号
算器 16、37 一致検出回路 18 １シンボル遅延検波信号を１シンボル遅延させた信
号 19 信号５と信号18を加算した信号 20 信号19から信号６を減算した信号 21 信号20に対して前のシンボルの誤りの影響を除去し
た信号 22 信号21を１シンボル遅延させた信号 23 誤りパターン信号 28 ４シンボル遅延検波信号 29 ２シンボル遅延検波信号に対して誤り訂正を行なっ
た信号 30 １シンボル遅延検波信号を２シンボル遅延させた信
号 39 ２シンボル遅延検波信号を２シンボル遅延させた信
号 40 信号６と信号39を加算した信号 41 信号40から信号28を減算した信号 42 信号41に対して前のシンボルの誤りの影響を除去し
た信号 43 信号43を２シンボル遅延させた信号 44 誤りパターン信号 45、56 判定誤差生成器 47、58、69、81 判定器 48、59、70、82 スイッチ 49 １シンボル遅延検波信号の判定誤差信号 50、61、75、76、87、88 基準信号 51 信号49から信号50を減算した信号 52、63、74、86 制御信号 53、64 ０信号 54 信号23と信号53を切り換え出力した信号 55 誤り訂正後の１シンボル遅延検波出力信号信号 60 ２シンボル遅延検波信号の判定誤差信号 62 信号60から信号64を減算した信号 65 信号44と信号53を切り換え出力した信号 66 誤り訂正後の２シンボル遅延検波出力信号 67、79 信号レベル検出器 71、83 信号レベルを表わす信号 73 信号71から信号72を減算した信号 74 信号73を判定した信号 77、89 判定誤差を表わす信号 78 誤り訂正後の１シンボル遅延検波信号 85 信号83から信号84を減算した信号 86 信号85を判定した信号 90 誤り訂正後の１シンボル遅延検波信号
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(56)参考文献 特開 昭54−8908（ＪＰ，Ａ)
特開 昭58−145265（ＪＰ，Ａ)
特開 平４−170129（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/22
Claims (5)
- 【請求項１】 差動位相変調信号を検波して誤り訂正す
る誤り訂正付遅延検波器において、入力信号と１シンボ
ル前の入力信号との位相比較を行なって位相差信号であ
る１シンボル遅延検波信号を出力する１シンボル遅延検
波器と、入力信号と２シンボル前の入力信号との位相比
較を行なって位相差信号である２シンボル遅延検波信号
を出力する２シンボル遅延検波器と、入力信号と４シン
ボル前の入力信号との位相比較を行なって位相差信号で
ある４シンボル遅延検波信号を出力する４シンボル遅延
検波器と、前記１シンボル遅延検波信号を２シンボル遅
延させる２シンボル遅延器と、遅延器と加算器と減算器
と一致検出回路を有し前記４シンボル遅延検波信号を用
いて前記２シンボル遅延検波信号に対して誤り訂正を行
なう第１の誤り訂正回路と、遅延器と加算器と減算器と
一致検出回路を有し前記第１の誤り訂正回路の出力信号
を用いて前記２シンボル遅延器の出力信号に対して誤り
訂正を行なう第２の誤り訂正回路とを具備することを特
徴とする誤り訂正付遅延検波器。 - 【請求項２】 前記１シンボル遅延検波器から出力され
る１シンボル遅延検波信号の判定誤差が基準値を超えた
場合のみ前記１シンボル遅延検波信号の誤り訂正を行な
う切換手段を設けたことを特徴とする請求項１記載の誤
り訂正付遅延検波器。 - 【請求項３】 前記２シンボル遅延検波器から出力され
る２シンボル遅延検波信号の判定誤差が基準値を超えた
場合のみ前記２シンボル遅延検波信号の誤り訂正を行な
う切換手段を設けたことを特徴とする請求項２記載の誤
り訂正付遅延検波器。 - 【請求項４】 前記１シンボル遅延検波信号に対して誤
り訂正を行なう前記第２の誤り訂正回路に、判定誤差と
比較を行なう基準値を可変とする手段を設けたことを特
徴とする請求項２または３記載の誤り訂正付遅延検波
器。 - 【請求項５】 前記２シンボル遅延検波信号に対して誤
り訂正を行なう前記第１の誤り訂正回路に、判定誤差と
比較を行なう基準値を可変とする手段を設けたことを特
徴とする請求項４記載の誤り訂正付遅延検波器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05251497A JP3468657B2 (ja) | 1997-02-21 | 1997-02-21 | 誤り訂正付遅延検波器 |
| EP98301000A EP0860964B1 (en) | 1997-02-21 | 1998-02-11 | Differential detector with error correcting function |
| DE69818323T DE69818323T2 (de) | 1997-02-21 | 1998-02-11 | Differential-Detektor mit Fehlerkorrekturfunktion |
| CN98105319A CN1100464C (zh) | 1997-02-21 | 1998-02-20 | 具有误差校正功能的差分检测器 |
| US09/027,510 US6069924A (en) | 1997-02-21 | 1998-02-20 | Differential detector with error correcting function |
| KR1019980005503A KR100330487B1 (ko) | 1997-02-21 | 1998-02-21 | 오류보정기능을가진차동검파기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05251497A JP3468657B2 (ja) | 1997-02-21 | 1997-02-21 | 誤り訂正付遅延検波器 |
Publications (2)
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|---|---|
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ID=12916855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05251497A Expired - Fee Related JP3468657B2 (ja) | 1997-02-21 | 1997-02-21 | 誤り訂正付遅延検波器 |
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|---|---|
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| EP (1) | EP0860964B1 (ja) |
| JP (1) | JP3468657B2 (ja) |
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| CN (1) | CN1100464C (ja) |
| DE (1) | DE69818323T2 (ja) |
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| US6650803B1 (en) * | 1999-11-02 | 2003-11-18 | Xros, Inc. | Method and apparatus for optical to electrical to optical conversion in an optical cross-connect switch |
| US6792174B1 (en) | 1999-11-02 | 2004-09-14 | Nortel Networks Limited | Method and apparatus for signaling between an optical cross-connect switch and attached network equipment |
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| US6882765B1 (en) | 1999-11-02 | 2005-04-19 | Xros, Inc. | Connection protection between clients and optical cross-connect switches |
| WO2001063803A1 (en) * | 2000-02-22 | 2001-08-30 | Xros, Inc. | Simple, high-speed optical signal pattern and protocol detection |
| US20050289433A1 (en) * | 2004-06-25 | 2005-12-29 | Itschak Weissman | Discrete universal denoising with error correction coding |
| KR100810521B1 (ko) * | 2006-10-13 | 2008-03-07 | 한국과학기술원 | 일차 마코프 잡음 환경에 알맞은 국소 최적 검파기 |
| CN103460661B (zh) * | 2011-05-11 | 2016-05-11 | 三菱电机株式会社 | 差动解调装置以及差动解调方法 |
| GB201114831D0 (en) * | 2011-08-26 | 2011-10-12 | Univ Oxford Brookes | Circuit with error correction |
| WO2015041549A1 (en) * | 2013-09-17 | 2015-03-26 | Intel Corporation | Adaptive phase difference based noise reduction for automatic speech recognition (asr) |
| JP7111948B2 (ja) * | 2018-03-29 | 2022-08-03 | 日本電信電話株式会社 | 再送制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548908A (en) * | 1977-06-22 | 1979-01-23 | Nippon Telegr & Teleph Corp <Ntt> | Correstion system of delay detection error |
| US5208836A (en) * | 1989-10-27 | 1993-05-04 | Deutsche Forschungsanstalt Fur Luft-Und Raumfahrt E.V. | Method for bit detection at the receiver end of differentially coded binary or quaternary PSK signals in differential-coherent demodulation |
| JPH0642685B2 (ja) * | 1990-07-05 | 1994-06-01 | 日本無線株式会社 | 遅延検波回路 |
| US5461646A (en) * | 1993-12-29 | 1995-10-24 | Tcsi Corporation | Synchronization apparatus for a diversity receiver |
| US5440265A (en) * | 1994-09-14 | 1995-08-08 | Sicom, Inc. | Differential/coherent digital demodulator operating at multiple symbol points |
-
1997
- 1997-02-21 JP JP05251497A patent/JP3468657B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-11 EP EP98301000A patent/EP0860964B1/en not_active Expired - Lifetime
- 1998-02-11 DE DE69818323T patent/DE69818323T2/de not_active Expired - Lifetime
- 1998-02-20 CN CN98105319A patent/CN1100464C/zh not_active Expired - Lifetime
- 1998-02-20 US US09/027,510 patent/US6069924A/en not_active Expired - Lifetime
- 1998-02-21 KR KR1019980005503A patent/KR100330487B1/ko not_active IP Right Cessation
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| EP0860964B1 (en) | 2003-09-24 |
| CN1100464C (zh) | 2003-01-29 |
| DE69818323D1 (de) | 2003-10-30 |
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| CN1193883A (zh) | 1998-09-23 |
| JPH10243038A (ja) | 1998-09-11 |
| US6069924A (en) | 2000-05-30 |
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