JPS6341264B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル通信における受信信号をデ
イジタル値に変換する信号識別回路に関する。

一般にデイジタル通信において通信劣化の大き
な要因には符号間干渉がある。この様な符号間干
渉を除去する技術として従来から受信側で伝送路
のインパルス・レスポンスを推定し、これを等化
し伝送路の歪を除去する自動等化の技術がある。
しかしながら、この技術は伝送路の特性が線形で
はない場合、例えば非線形入出力特性を有する増
幅器を伝送路に含むような場合には伝送路で生じ
た歪のうち線形成分だけしか取り除くことができ
ない。この発明の目的は上述の欠点を取り除き線
形系および非線形な伝送特性を有する伝送路にお
ける歪をも除去することが可能で同時に誤まつた
判定が伝播しないような信号識別装置を提供する
ことにある。

次に本発明の動作原理について簡単に述べる。

一般に、線形系においては受信信号のサンプル
値b_iは b_i＝ 〓^K a_i+kh_-k ……(1) と表わされる。ただし、｛a_i｝は送信系列、｛h_k｝
は送信機を含めた伝送路のインパルス・レスポン
スをサンプル周期でサンプルしたものを示す、式
(1)の右方でa_ih_pの項が本来受信されるべき信号を
示し、他の項は符号間干渉となる。線形等化器に
おいては受信機に適当なフイルタを設け全体とし
てのインパルスレスポンスがh_p以外は零となるよ
うにすることにより符号間干渉を除去している。

これに対して非線形伝送路においては一般に受
信信号のｉ番目のサンプル値b_iは b_i＝ 〓^j1 …… 〓^j2n+1 β_j1……j_2o+1・ａ_j1 ｉ−ｎ ・ａ_j2 ｉ−ｎ十１ ・……・ａ_jo+1 ｉ ・……・ａ_j2o+1 １＋ｎ ……(2) j_k：０、１、２、…… と表わされる。ここでβ_j1……j_2o+1は線形及び非
線形歪による符号間干渉の大きさを示す。この場
合、望ましい信号成分はj_o+1＝１、j_k＝０（ｋ≠ｎ
＋１）の項であり、他の項は全て歪となる。ま
た、線形伝送路で表われるのは_2o+1 〓^K=1 j_k＝１の項の
みであり、(2)式は線形伝送路を含んだ形となつて
いる。これらの歪のうち線形等化器で除き得るの
は_2o+1 〓^K=1 j_k＝１（j_o+1≠１）の項のみである。本発明
においては、上述の非線形伝送路にける歪を取り
除くことを考える。本発明においては、これから
判定しようとするシンボルの前後のシンボルを仮
判定によつて判定しておき、 b_i-o、……、b_i-1、b_i+1、……b_i+oを求めておく、
仮判定が正しいとすると、各b_k（ｋ＝ｉを除く）
はa_kと等しくなる。このとき(2)式におけるj_o+1＝
０の項に関しては予めβ_j1……j_2o+1を求めておけ
ば一定のパタン｛b_k｝に対して歪量を求めること
ができ、従つて打ち消すことができる。この方法
によると、j_o+1＝０の項は全て打ち消すことがで
き、線形歪はもちろん、非線形歪も消去すること
ができるのである。ただし、この方法で問題とな
るのは前述の仮判定の正しさである。もし、仮判
定が誤つていたとすると、異なつたパタンに対応
する歪を求めることになり、何もしない場合より
もむしろ誤り率が大きくなる可能性さえ考えられ
る。この誤りパタンによる歪の拡大を防ぐため
に、受信信号が誤つて判定される可能性の大きい
閾値近傍にある一定の不確定領域を設け、受信信
号がこの不確定領域に入つたか歪かを逐次判定
し、判定すべきデータの前後のシンボルに上述の
不確定領域に入るものがある場合には異なつたパ
タンに対応する歪を求めて修正する可能性が大き
いので修正を行なわないことにする。不確定領域
を適当に選べば誤りパタン検出による歪の拡大を
防ぐことができるわけである。

次に図面を参照して本発明について詳細に説明
する。

第１図は本発明の第１の実施例を示す図であ
る。

本実施例では２値のデイジタル通信を考える。

一般にデイジタル通信においては、伝送路の周
波数帯域を有効に利用するために、送信端で帯域
制限を行う。さらに、伝送路における歪も加わつ
て送信時に２値のデイジタル値で表現される各シ
ンボルは受信端では数タイムスロツトにわたつて
広がつた波形となり、前後のタイムスロツトに符
号間干渉をおよぼす。本実施例ではこの符号間干
渉のうち判定しようとする受信信号に対して直前
に送られたシンボルからの符号間干渉を取り除
き、再び２値のデイジタル値を得るようにしてい
る。入力端子１００から入力された信号はサンプ
ラ１でサンプルされる。サンプルされた信号は仮
判定手段を形成する比較器２により“０”か
“１”かの仮判定をされる。比較器２の判定閾値
は無歪で“１”が受信された場合の電圧と無歪で
“０”が受信された場合の電圧の中央の電圧に設
定されている。仮判定されたデータはパタン推定
手段であるシフトレジスタ型の記憶回路４に入力
される。この例では３段のシフトレジスタを考え
る。

また、サンプラ１でサンプルされたアナログ電
圧は信頼性判定手段７へ入力されると同時に１タ
イムスロツト分の遅延線３を介して最終判定回路
６へ入力される。これにより遅延回路３の出力値
はシフトレジスタ４の２番目のレジスタの判定値
に対応するアナログ値を示すことになる。また、
信頼性判定手段７ではスライサ７０を用いて各サ
ンプル値が不確定領域にある場合には“０”を、
不確定領域にない場合には“１”を出力する。

この不確定領域の例を第２図に示す。

第２図において、参照数字２００および２０１
は信号“１”および“０”の本来の受信点を示
し、参照数字２０３は閾値を示し、参照数字２０
２は不確定領域を示す。雑音はガウス分布するも
のとし、符号間干渉がそれ程大きくないとすると
誤りの殆んどは受信信号が不確定領域２０２に入
つた場合に起ると考えられる。従つて、受信信号
が不確定領域２０２に入つていない場合には仮判
定回路２により仮判定結果はほぼ正しいと考えら
れる。スライサ７０により判定された不確定領域
２０２に受信信号があるかないかの情報はシフト
レジスタ７１にたくわえられ、シフトレジスタ７
１の１番目と３番目のデータの論理和をアンドゲ
ート７２でとることにより遅延線３の出力信号の
前後のタイムスロツトのデータがともに不確定領
域２０２にない場合、即ち、双方ともかなりの確
率で仮判定が正しいと考えられる場合にのみアン
ドゲート７２の出力は“１”となる。従つて、切
換回路であるスイツチ８をアンドゲート７２の出
力が“１”の場合には修正量記憶回路５から取り
出されたシフトレジスタ４の１番目および３番目
のビツトパタンに対応する歪修正量を最終判定回
路６に与え、アンドゲート７２の出力が“０”の
場合には修正量記憶回路５の出力を最終判定回路
６に与えるかわりに零ボルトを与えることにより
修正を行わないようにする。このようにすること
により正しくないパタンの修正量を誤差修正量と
して用いる確率を小さくすることができる。最終
判定回路６においては遅延回路３の出力からスイ
ツチ８により得られる修正電圧を減算器６０で減
算し比較器２と同一の構成を持つ比較器６１で再
判定することにより最終判定値を端子１０１に取
り出すことができる。

なお、判定回路６と切換回路８は、最終判定手
段を構成している ここで、修正量記憶回路５はアナログメモリ５
０とマルチプレクサ５１から構成されている。

ここでアナログメモリ５０にはシフトレジスタ
４のビツト・パタンに対応した誤差修正電圧が記
憶されている。この誤差修正電圧は以下のように
して求められる。今、一例としてビツトパタン
（１、１、１）に対応する誤差修正電圧を求める
場合を考える、まずビツトパタン（１、１、１）
が受信されたときの中央の１のビツトの受信電圧
の平均値a_v0を求める。一般に受信電圧は雑音及
び符号間干渉により歪を受けているが多数のデー
タの平均をとることにより雑音の影響をほとんど
なくすことができる。従つて、前述のa_v0、a_v1は
それぞれ平均の符号間干渉を示している。

この場合の誤差修正電圧V_dは V_d＝a_v0＋a_v1／２−V_th ……(1) で求められる。ここでV_thは比較器２で用いた判
定閾値と同じ値を示す。他のビツトパタンに対す
る誤差修正電圧も同様の手順で求められる。この
ようにして求められた誤差修正電圧は本実施例で
では（１、Ｘ、１）、（１、Ｘ、０）、（０、Ｘ、
１）および、（０、Ｘ、０）の４通りの組合せに
ついて求められたアナログメモリ５０に記憶され
る。ここでＸは“１”または“０”を示す。この
アナログメモリ５０に接続されている。マルチプ
レクサ５１では前記メモリ５０における４通りの
誤差修正電圧をシフトレジスタ４の最初のビツト
と最後のビツトにより切り換えて、シフトレジス
タ４に格納された符号系列に対応した、中央のシ
ンボルに対する誤差修正電圧をスイツチ８へ出力
する。

このような信号識別装置を用いることにより前
後１タイムスロツトからの歪は非線形伝送路によ
るものでも除去することができる。

さらに、離れたタイムスロツトのデータからの
符号間干渉が無視できない場合にはシフトレジス
タ４の段数及び遅延回路３の遅延量を増加し、シ
フトレジスタ４のそれぞれのビツトパタンに対応
した修正電圧をアナログメモリ５０に記憶し、さ
らにシフトレジスタ７１の段数もシフトレジスタ
４の段数に対応して増加させることにより、２シ
ンボル以上離れたシンボルからの影響もとり除く
ことができる。

従つて、本発明によると、従来の線形等化器で
は除去できなかつた歪をも除去することが可能と
なる。また、信頼性判定回路７を用いているので
誤りが生じた場合にそれが伝播するような影響も
防ぐことができる。

なお、本実施例では受信信号をサンプラ１でサ
ンプルしたあと比較器２および６１を用いて判定
しているが、サンプラ１を省いて比較器２および
６１にサンプル機能をもたせることも可能であ
る。

また、アナログメモリ５０に記憶すべきデータ
数は符号間干渉が多シンボルにわたるに従つて指
数関数的に増大する。このようなメモリ容量の増
大を防止のために予め歪の大きなパタンに対して
のみ歪修正量を計算して記憶しておき、それ以外
のパタンが検出された場合には歪修正量を“０”
にすることで回路の簡略化を達成できる。

第３図は本発明の他の実施例を示す図である。

第３図は本発明を４値の直交振幅変調
（Quadrature Amplitude Modulation）方式に
適用した実施例である。入力端子１００′および
１００″にはそれぞれ復調された同相および直交
のベースバンド・アナログ波形が供給されるもの
とする。第２図において参照数字１′，２′，３′，
４′，５′，６′，７′および８′はそれぞれ第１図
の同数字の構成要素と同じ働きをする回路であり
特に構成要素１′，３′および８′は第１図の同数
字の構成要素と全く同じものを並列に２個並べた
ものである。本実施例においても第１図の構成と
同様に前後１シンボルによる歪の除去を考える。

本実施例においては、仮判定回路２′で多値
（同相、直交それぞれ４値）の判定をすることに
より仮判定手段および信頼性判定手段それぞれの
判定機能を１つの回路で実現している。図中結線
上に斜線の入つたものはこの２ビツト分のデータ
を示す。同相および直交２系列のベースバンド信
号はそれぞれサンプラ１′でサンプルされ仮判定
回路２′で仮判定される。仮判定回路２′の判定閾
値を第４図に示す。第４図において、参照数字３
００，３０１，３０２および３０３はそれぞれ本
来受信されるべき信号点を示し、参照数字３０
４，３０５，３０６および３０７は不確定領域を
示す閾値、参照数字３０８および３０９は仮判定
系列を作るために仮判定閾値を示す。仮判定回路
２′においては同相のデータを閾値３０５，３０
８および３０６で大きい方から順に２値で(11)、
(10)、（01）、（00）と判定する。また直交のデータ
に対しては閾値３０４，３０９および３０７で大
きい方から順に２進で(11)、(10)、（01）、（00）の４
値の判定を行う。従つて、同相および直交の仮判
定データはともに２ビツトのデータで表現され
MSB（Most Significant Bit）が仮判定の結果を
示し、データが(10)または（01）を示す場合には、
不確定領域にデータがあることを示す。仮判定回
路２′で仮判定されたデータはそれぞれレジスタ
４０および４０′から更にレジスタ４１および４
１′へと２ビツトづつ記憶される。また、レジス
タ４２，４２′，４３および４３′にはそれぞれ最
終判定回路６′の２ビツトの判定系列が記憶され
る。

このようにして、遅延回路３′の出力として得
られる最終判定しようとするサンプル値に対し
て、１タイムスロツトあとで端子１００′，１０
０″に受信された受信信号の同相および直交の仮
判定データがレジスタ４０および４０′に、遅延
回路３′の出力が端子１００′，１００″に受信さ
れたときの受信信号の同相および直交の仮判定デ
ータがレジスタ４１および４１′に、１タイムス
ロツト前に端子１００′，１００″に受信された受
信信号の同相および直交の最終判定データがレジ
スタ４３および４３′にそれぞれ記憶される。

従つて、レジスタ４０，４０′，４１，４１′，
４３および４３′に記憶された２ビツトのデータ
それぞれMSBのパタンを用いることによりパタ
ン推定手段とすることができる。

修正量記憶回路５′ではこのパタン推定手段に
記憶されたパタンをもとにROM（read only
memory）５０′，５０″とＤ／Ａ（デイジタル−
アナログ）変換器５１′および５１″を用いて歪修
正量を発生させる。この歪修正量の発生方法を例
を用いて説明する。今、１タイムスロツトで送ら
れるデータを（a_I、a_Q）（但しa_Iおよびa_Qはそれ
ぞれ同相、直交のデータで“１”又は“−１”を
とるものとする）としたときに連続した３タイム
スロツトで（１、１）、（１、−１）および（−１、
−１）というパタンを受信したとすると、同相の
データに対する歪修正量としては、ROM５０′
のアドレス（１、１、−１、−１、−１）に記憶さ
れたデイジタルデータを取り出し、直交のデータ
に対する歪修正量としては、ROM５１′（１、
１、１、−１、−１）のアドレスのデータが取り出
される。このことは歪修正量を取り出すべきアド
レスとして同相のデータに対しては前後のタイム
スロツトにおける受信ビツトパタンと、自己のタ
イムスロツトにおける直交の受信ビツトとを合せ
て用い直交のデータに対しては、前後のタイムス
ロツトにおける受信ビツトパタンと自己のタイム
スロツトにおける同相の受信ビツトを合せて用い
ることを意味する。このように同一タイムスロツ
ト内の他相のビツトをアドレス情報として用いる
のは、線形伝送路と異なり非線形伝送路において
は同相−直交間の干渉が生じ同相の値によつて直
交データに対する歪が異なる可能性があるからで
ある。その様子を第５図に示す。

第５図は同相および直交成分をそれぞれＩ軸お
よびＱ軸に示したものである。参照数字３００，
３０１，３０２および３０３はそれぞれ（１、
１）、（−１、１）、（−１、−１）および（１、−
１）に対応する本来受信されるべき信号点を示
し、参照数字３００′，３０１′，３０２′および
３０３′は前後がある特定のパタンになつたとき
に歪を生じた受信信号の平均受信点を示す。参照
数字３１０，３１１，３１２および３１３はそれ
ぞれ前記受信点３００′と３０３′の直交成分、前
記受信点３００′と３０１′の同相成分、前記受信
点３０１′と３０２′の直交成分および前記受信点
３０２′と３０３′の同相成分の平均値を示す線で
ある。これらの値がそれぞれの閾値を示してい
る。同相および直交の値がそれぞれ他相の半定閾
値に影響を与えていることがわかる。

このように、ROM５０′および５０″からデイ
ジタルコードとして取り出した歪修正量をＤ／Ａ
（デイジタル−アナログ）変換器５１′および５
１″でアナログ量に変換してスイツチ８′に加え
る。スイツチ８′では、信頼性判定回路７′からの
データ“１”を示す場合にのみＤ／Ａ変換器５
１′および５１″の出力を最終判定回路６′に与え、
“０”を示す場合には零ボルトを最終判定回路
６′に与える。従つて最終判定回路６′では信頼性
判定回路７′が修正を必要とすることを示す場合
にのみ受信信号を修正判定する。

ROM５０′および５０″に書き入むデータは第
１の実施例と同様にそのアドレスを示すパタン系
列が受信されたときの所望のシンボルに対する誤
差修正電圧値を用いる。

本実施例のように最終判定結果が判明している
タイムスロツトのデータに関してはパタン推定回
路へのパタンデータとして最修判定結果を用いた
方が、パタン推定回路中に誤りのビツトが存在す
る確率が低くなり、誤つたパタンのデータに対す
る歪修正量を用いる確率を小さくすることができ
る。

第６図は仮判定回路２′および最終判定回路
６′により判定されたデータを用いて修正を行う
か否かを決める信頼性判定回路７′の内容を示し
たものである。第３図に示すように、信頼性判定
回路７′は同相のデータの信頼性判定回路７０′お
よび直交のデータを信頼性判定回路７０″から構
成されている。この信頼性判定回路７０′および
７０″はデータに対する一部の結線の違いを除い
て、同じ回路で実現できるので信頼性判定回路７
０′に対してのみ詳述する。第６図において、入
力端子７００，７００′，７０１，７０１′，７０
２，７０２′，７０３，７０３′，７０４および７
０４′はそれぞれレジスタ４０，４０′，４１′，
４２および４２′からの入力を示し入力端子７０
５および７０５′はレジスタ４１からの入力を示
す入力端子で同じ番号のものは同じレジスタから
の２ビツト入力であることを示す。前後１シンボ
ルおよび、同シンボルの他相のデータ（本例は同
相のデータに対する信頼性判定回路であるので直
交のデータ）はそれぞれ２ビツトの排他論理和回
路７３で求めることにより不確定領域にある場合
には“１”を不確定領域にない場合には“０”を
それぞれ得る。これらのデータをインバータ７４
でそれぞれ逆論理をとりアンドゲート７５で全体
のアンドをとることにより、前後１シンボルおよ
び同シンボルにおける他相のデータが１つでも不
確定領域にある場合には“０”をアンド回路７５
の出力として得る。この値を信頼性判定回路の出
力として用いればROM５１′へのアドレスが正
しい場合にのみデータの修正を行なうことにな
り、誤りの拡大を防ぐことができる。本実施例で
はさらにこれら最終判定をしようとするデータ即
ち同相の同タイムスロツトの仮判定データを排他
論理和７６で不確定領域にあるか否かを求め、前
述のアンドゲート７５とのアンドをアンド回路７
７でとることによりこれから判定しようとするデ
ータが不確定領域にありかつ他のデータが不確定
領域にない場合にのみ修正を行なうようにする。
このように、最終判定しようとするデータが不確
定領域にない場合は修正を行なわないようにして
も、誤り率には殆んど影響がないと考えられる。
これはガウス雑音を考えると雑音で誤りを起すよ
うな場合は殆んど信号は不確定領域にあると考え
られるためである。従つて、最終判定しようとす
るデータが不確定領域にある場合にのみ修正を行
なうようにすることにより演算量を大幅に減少さ
せることができ、多重使用等を考える場合に回路
を簡略化することができる。

直交のデータに対する信頼性判定回路７０″で
は前記回路７０′の入力端子７０２，７０２′と入
力端子７０５，７０５′とを入れかえて使用する
ことによりあとは第５図の信頼性判定回路と同じ
構成で実現することができる。本実施例のように
信頼性判定回路への入力データとして当該判定時
刻以前に判定されたものに対しては最終判定回路
における信号電圧を用いることにより信頼性判定
回路自身の信頼性を高めることができる。

また、上述の実施例においては最終判定回路と
して遅延回路の出力に歪修正量を加えて（減算し
て）判定する構成を採用していたが、判定閾値を
歪修正量に応じてずらす方法を採用してもよい。

以上のように、本発明によれば線形・非線形な
伝送特性を有する伝送路における歪の除去が可能
で誤り波汲のない信号識別装置を提供することが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図で 参照数字１，２，３，４，５，６，７，８はそ
れぞれサンプラ、仮判定手段、遅延回路、パタン
推定手段、修正量記憶回路、判定回路、信頼性判
定手段、切換え回路を示す。 第２図は第１の実施例における不確定領域を示
す図である。第３図は本発明の第２の実施例を示
す図である。 参照数字１′、はサンプラ、参照数字２′は仮判
定手段、参照数字４′はパタン推定手段、参照数
字７′は信頼性判定回路、参照数字５′および６′
はそれぞれ、修正量記憶回路および最終判定回路
である。 第４図は第２の実施例における仮判定回路およ
び最終判定回路の閾値を示す図である。第５図は
本発明の第２の実施例の直交振幅変調における非
線形伝送路の歪を示す図である。第６図は本発明
の第２の実施例における信頼性判定回路７′を詳
述する図である。 参照数字７３，７４，７５，７６および７７は
それぞれれ排他論理和、インバータ、多入力アン
ド回路、排他論理和、２入力アンド回路を示す。

Claims (1)

1. 【特許請求の範囲】 １ デイジタル通信における受信信号を識別する
   信号識別装置において、 受信信号を仮判定して得られる仮判定系列を順
   次記憶する仮判定パタンメモリと、 最終判定時刻に先行してすでに得られている最
   終判定系列を順次記憶する最終判定パタンメモリ
   と、 前記仮判定系列または前記仮判定系列と前記最
   終判定系列とを用いて最終判定に影響を与える信
   号パタンを推定するパタン推定回路と、 前記受信信号の仮判定手段の入力の値が予め設
   定された不確定領域に入るか否かによつて前記パ
   タン推定手段で推定されたパタンの信頼性の有無
   を判定し信頼性判定信号を出力する信頼性判定手
   段と、 前記パタン推定手段で推定される前記信号パタ
   ンに対応して予め決められた歪修正量を記憶し前
   記パタン推定手段で推定されたパタンをアドレス
   として対応する修正量を出力する修正量記憶回路
   と、 前記最終判定時刻の受信信号を得るために受信
   信号を遅延し遅延受信信号を発生する遅延回路
   と、 前記信頼性判定信号が信頼性有りのときは前記
   遅延受信信号を前記修正量記憶回路の出力で補償
   して最終判定を行ない、前記信頼性判定信号が信
   頼性無しのときは前記遅延受信信号の補償を行わ
   ずに最終判定を行う最終判定手段とから構成され
   該最終判定手段の出力を前記最終判定系列として
   用い、正しい判定結果とすることを特徴とする信
   号識別装置。