JPS59161133A - 可変等化器 - Google Patents
可変等化器Info
- Publication number
- JPS59161133A JPS59161133A JP3545683A JP3545683A JPS59161133A JP S59161133 A JPS59161133 A JP S59161133A JP 3545683 A JP3545683 A JP 3545683A JP 3545683 A JP3545683 A JP 3545683A JP S59161133 A JPS59161133 A JP S59161133A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- characteristic
- equalization
- output
- equalizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
- H04B3/14—Control of transmission; Equalising characterised by the equalising network used
- H04B3/143—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers
- H04B3/145—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers variable equalisers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は信号伝送線路の周波数・損失特性を等化すると
き、読出し専用メモリを使用し、線路長・伝送速度に対
応する最適な制御を速やかに行う可変等化器に関する。
き、読出し専用メモリを使用し、線路長・伝送速度に対
応する最適な制御を速やかに行う可変等化器に関する。
（２）従来技術と問題点
データ伝送を行う通信線路は周波数対損失特性が第１図
に示すようになっている。第１図は横軸に周波数を、縦
軸に損失量を、線路長（Ｘｉ＜Ｘ２＜Ｘ３）をパラメー
タとして示している。即ち線路長が長い程同−周波数に
おいて損失が大となり、また同一長さであれば所定周波
数以上で、損失が周波数の平方根に比例して増加するｒ
特性と呼ぶ特性を持っている。このような特性を持つ線
路によりデータを長距離伝送する場合において、線路端
或いは中間にＷ等化器と呼ぶ一種の可変等化器を設置す
る。可変等化器として通常は第１図特性の平坦部特性を
等化する平坦部特性等化用回路と、傾斜部特性を等化す
る傾斜部特性等化用回路とを使用する。即ち第２図に示
すように伝送歪を受けた信号を端子ＩＮから入力し、平
坦部特性等化用回路ＦＥＱと、傾斜部特性等化用回路Ｓ
ＥＱとを縦続接続し、該平坦部特性等化用回路ＦＥＱ、
傾斜特性等化用回路ＳＥＱにて等化された出力信号を端
子０’ＵＴから得る。そして各等化用回路ＦＥＱ、ＳＥ
Ｑを制御するため、まず、ピーク値検出回路ＰＤにより
、所定の基準電圧Ｖと等化出力０ＵＩＴを比較し、その
大小を判定し、その判定結果の連続性をパルス制御回路
ｐｃにて検出する。すなわち、基準電圧■に対し、等化
出力ＯＵＴが大であればピーク値検出回路ＰＤからパル
スが送出され、この状態が複数回連続したとき、パルス
制御回路ｐｃから、パルスが送出される。逆に等化出力
が小であれば、ピーク値検出回路ＰＤからのパルスは停
止し、この状態が複数回連続したときパルス制御回路Ｐ
Ｃからのパルスは停止する。
に示すようになっている。第１図は横軸に周波数を、縦
軸に損失量を、線路長（Ｘｉ＜Ｘ２＜Ｘ３）をパラメー
タとして示している。即ち線路長が長い程同−周波数に
おいて損失が大となり、また同一長さであれば所定周波
数以上で、損失が周波数の平方根に比例して増加するｒ
特性と呼ぶ特性を持っている。このような特性を持つ線
路によりデータを長距離伝送する場合において、線路端
或いは中間にＷ等化器と呼ぶ一種の可変等化器を設置す
る。可変等化器として通常は第１図特性の平坦部特性を
等化する平坦部特性等化用回路と、傾斜部特性を等化す
る傾斜部特性等化用回路とを使用する。即ち第２図に示
すように伝送歪を受けた信号を端子ＩＮから入力し、平
坦部特性等化用回路ＦＥＱと、傾斜部特性等化用回路Ｓ
ＥＱとを縦続接続し、該平坦部特性等化用回路ＦＥＱ、
傾斜特性等化用回路ＳＥＱにて等化された出力信号を端
子０’ＵＴから得る。そして各等化用回路ＦＥＱ、ＳＥ
Ｑを制御するため、まず、ピーク値検出回路ＰＤにより
、所定の基準電圧Ｖと等化出力０ＵＩＴを比較し、その
大小を判定し、その判定結果の連続性をパルス制御回路
ｐｃにて検出する。すなわち、基準電圧■に対し、等化
出力ＯＵＴが大であればピーク値検出回路ＰＤからパル
スが送出され、この状態が複数回連続したとき、パルス
制御回路ｐｃから、パルスが送出される。逆に等化出力
が小であれば、ピーク値検出回路ＰＤからのパルスは停
止し、この状態が複数回連続したときパルス制御回路Ｐ
Ｃからのパルスは停止する。
計数回路ＣＮＴでは、パルス制御回路ＰＣからのパルス
を計数し、各等化用回路ＦＥＱ、ＳＥＱに必要とされる
利得に応じた計数値となる。
を計数し、各等化用回路ＦＥＱ、ＳＥＱに必要とされる
利得に応じた計数値となる。
さらに、利得制御回路ＬＧＩ、ＬＧ２では計数回路ＣＮ
Ｔの出力を各等化回路に設けられたスイッチを開閉する
ための論理に変換し、計数回路ＣＮＴ出力に応じた利得
の設定を行う。この回路構成では一般に次のような欠点
がある。
Ｔの出力を各等化回路に設けられたスイッチを開閉する
ための論理に変換し、計数回路ＣＮＴ出力に応じた利得
の設定を行う。この回路構成では一般に次のような欠点
がある。
すなわち伝送線路特性は第３図に示すように等化すべき
総合線路損失値に対して平坦、傾斜特性の変化率が一定
ではない。第３図の横軸は等化すべき総合線路損失値を
縦軸には線路損失をとり、パラメータは伝送速度で破線
が平坦特性に対して実線が傾斜特性を示している。
総合線路損失値に対して平坦、傾斜特性の変化率が一定
ではない。第３図の横軸は等化すべき総合線路損失値を
縦軸には線路損失をとり、パラメータは伝送速度で破線
が平坦特性に対して実線が傾斜特性を示している。
したがって、本回路構成のようなピーク値検出型の可変
等化器においては各等化回路ＦＥＱ、ＳＥＱの利得を制
御するための情報としては等化振幅値すなわち、ある単
一周波数における線路損失値だけである。そのため、こ
の得られた情報により各等化回路ＦＥＱ、ＳＥＱの利得
を設定するためには、あらかじめ利得制御回路ＬＧＩ、
ＬＧ２にて利得の配分を行う必要がある。
等化器においては各等化回路ＦＥＱ、ＳＥＱの利得を制
御するための情報としては等化振幅値すなわち、ある単
一周波数における線路損失値だけである。そのため、こ
の得られた情報により各等化回路ＦＥＱ、ＳＥＱの利得
を設定するためには、あらかじめ利得制御回路ＬＧＩ、
ＬＧ２にて利得の配分を行う必要がある。
このことはある単一伝送速度における等化のみを行うも
のであれば、論理回路により実現可能であるが、回路が
複雑になる。多種伝送速度の等化を同一回路にて行うた
めには利得制御回路ＬＧＩ。
のであれば、論理回路により実現可能であるが、回路が
複雑になる。多種伝送速度の等化を同一回路にて行うた
めには利得制御回路ＬＧＩ。
ＬＧ２が等化すべき伝送速度ごとに必要となり、回路規
模が等化する伝送速度に応じて増加することになる。ま
た伝送速度によってこれらの出力を切替えるための回路
も必要となり、全体の回路規模が大きなものとなる。
模が等化する伝送速度に応じて増加することになる。ま
た伝送速度によってこれらの出力を切替えるための回路
も必要となり、全体の回路規模が大きなものとなる。
（４）発明の目的
本発明の目的は前述の欠点を改善し、受動素子・スイッ
チの組合せと、読出し専用メモリを具備して、ディジタ
ル信号により最適制御を速やかに行う可変等化器を提供
することにある。
チの組合せと、読出し専用メモリを具備して、ディジタ
ル信号により最適制御を速やかに行う可変等化器を提供
することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、信号伝送
線路が示す周波数・損失特性平坦部分を等化する第１の
等化手段、該特性の傾斜部分を等化する第２の等化手段
を有し、該第１．第２の等化手段により、信号伝送線路
が示す周波数・損失特性を等化する可変等化器において
、等化された信号のレベルを検出し、該レベルに応じた
該第１゜第２の等化手段の利得を設定すべき信号を発生
する手段、該手段出力並びに、該信号伝送線路の伝送速
度に対応した信号をアドレス入力とし、該アドレスに記
憶されているデータを該第１．第２の等化手段の利得制
御信号として出力する記憶手段を有することを特徴とす
る可変ｉ化層である。
線路が示す周波数・損失特性平坦部分を等化する第１の
等化手段、該特性の傾斜部分を等化する第２の等化手段
を有し、該第１．第２の等化手段により、信号伝送線路
が示す周波数・損失特性を等化する可変等化器において
、等化された信号のレベルを検出し、該レベルに応じた
該第１゜第２の等化手段の利得を設定すべき信号を発生
する手段、該手段出力並びに、該信号伝送線路の伝送速
度に対応した信号をアドレス入力とし、該アドレスに記
憶されているデータを該第１．第２の等化手段の利得制
御信号として出力する記憶手段を有することを特徴とす
る可変ｉ化層である。
（６）発明の実施例
第４図は本発明の一実施例の構成を示す図である。ＦＥ
Ｑ、ＳＥＱは各特性等化回路で平坦・傾斜部に対しそれ
ぞれ設けられ、抵抗素子と開閉用スイッチを直列接続し
たものを複数組具備している。ＲＯＭは続出専用メモリ
を示し、ＲＯＭＩは平坦特性等化用ＦＥＱに対するもの
、ＲＯＭ２は傾斜特性等化用ＳＥＱに対するものを示し
ている。
Ｑ、ＳＥＱは各特性等化回路で平坦・傾斜部に対しそれ
ぞれ設けられ、抵抗素子と開閉用スイッチを直列接続し
たものを複数組具備している。ＲＯＭは続出専用メモリ
を示し、ＲＯＭＩは平坦特性等化用ＦＥＱに対するもの
、ＲＯＭ２は傾斜特性等化用ＳＥＱに対するものを示し
ている。
まず、ピーク値検出回路ＰＤにより、所定の基準電圧Ｖ
と等化出力ＯＵＴを比較し、その大小を判定し、その判
定結果の連続性をパルス制御回路ＰＣにて検出する。す
なわち、基準電圧■に対し、等化出力ＯＵＴが大であれ
ばピーク値検出回路ＰＤからパルスが送出され、この状
態が複数回連続したとき、パルス制御回路ＰＣから、パ
ルスが送出される。逆に等化出力が小であれば、ピーク
値値検出回路ＰＤからのパルスは停止し、この状態、
が複数回連続したときパルス制御回路ＰＣからのパルス
は停止する。
と等化出力ＯＵＴを比較し、その大小を判定し、その判
定結果の連続性をパルス制御回路ＰＣにて検出する。す
なわち、基準電圧■に対し、等化出力ＯＵＴが大であれ
ばピーク値検出回路ＰＤからパルスが送出され、この状
態が複数回連続したとき、パルス制御回路ＰＣから、パ
ルスが送出される。逆に等化出力が小であれば、ピーク
値値検出回路ＰＤからのパルスは停止し、この状態、
が複数回連続したときパルス制御回路ＰＣからのパルス
は停止する。
計数回路ＣＮＴでは、パルス制御回路ＰＣからのパルス
を計数し、各等化用回路ＦＥＱ、ＳＥＱに必要とされる
利得に応じた計数値となる。この計数回路ＣＮＴの出力
はメモリＲＯＭＩ、ＲＯＭ２に対するアドレスとなる。
を計数し、各等化用回路ＦＥＱ、ＳＥＱに必要とされる
利得に応じた計数値となる。この計数回路ＣＮＴの出力
はメモリＲＯＭＩ、ＲＯＭ２に対するアドレスとなる。
即ちメモリＲＯＭ１等に対し特性等化の度合と、伝送速
度とを併せてアドレスとし、当該アドレスのメモリ領域
には、予め所定の等化特性を得るため各等化回路を制御
するデータを記録しておく。したがってＲＯＭ１等を読
出して得られた出力により前記特性等化回路を制御する
と、伝送速度に対応した最適制御が直ちに達成できる。
度とを併せてアドレスとし、当該アドレスのメモリ領域
には、予め所定の等化特性を得るため各等化回路を制御
するデータを記録しておく。したがってＲＯＭ１等を読
出して得られた出力により前記特性等化回路を制御する
と、伝送速度に対応した最適制御が直ちに達成できる。
第５図は、ＲＯＭＩと平坦部特性等化用回路ＦＥＱの接
続例を示す図である。第５図から明らかな如く、平坦部
特性等化用回路ＦＥＱは、増幅器ＡＭＰとそれぞれ抵抗
値が異なる抵抗Ｒ１乃至Ｒｎ並びに、該抵抗Ｒ１乃至Ｒ
ｎそれぞれに直列に接続されたスイッチＳＷ１乃至Ｓ
Ｗ ｎより構成されている。そしてＲＯＭＩは計数回路
ＣＮＴの出力と、速度切替信号をアドレスとして入力し
、そのアドレスに対応したスイッチを閉じるための信号
を平坦部特性等化用回路ＦＥＱに出力する。平坦部特性
等化用回路ＦＥＱにおいては、該ＲＯＭＩの出力に応じ
てスイッチを閉じて、増幅回路ＡＭＰの利得を可変する
。
続例を示す図である。第５図から明らかな如く、平坦部
特性等化用回路ＦＥＱは、増幅器ＡＭＰとそれぞれ抵抗
値が異なる抵抗Ｒ１乃至Ｒｎ並びに、該抵抗Ｒ１乃至Ｒ
ｎそれぞれに直列に接続されたスイッチＳＷ１乃至Ｓ
Ｗ ｎより構成されている。そしてＲＯＭＩは計数回路
ＣＮＴの出力と、速度切替信号をアドレスとして入力し
、そのアドレスに対応したスイッチを閉じるための信号
を平坦部特性等化用回路ＦＥＱに出力する。平坦部特性
等化用回路ＦＥＱにおいては、該ＲＯＭＩの出力に応じ
てスイッチを閉じて、増幅回路ＡＭＰの利得を可変する
。
また、第６図は傾斜部特性等化用回路ＳＥＱの一構成例
を示す図である。図においてＣ０ＮＴｌ乃至Ｃ０ＮＴｎ
は、ＲＯＭ２からの制御信号であり、該制御信号Ｃ０Ｎ
Ｔｌ乃至Ｃ０ＮＴｎに応じて、スイッチＳＷＩ乃至ＳＷ
ｎは開閉制御される。
を示す図である。図においてＣ０ＮＴｌ乃至Ｃ０ＮＴｎ
は、ＲＯＭ２からの制御信号であり、該制御信号Ｃ０Ｎ
Ｔｌ乃至Ｃ０ＮＴｎに応じて、スイッチＳＷＩ乃至ＳＷ
ｎは開閉制御される。
（６）発明の効果
このようにして本発明によると、予め特性等化用のデー
タを調べて読出し専用メモリに記憶しであるから、所定
の伝送速度切替用信号と、利得制御された出力に対する
ディジタル信号とを入力アドレスとして読出すことによ
り、最適等化制御が直ちに得られる。また伝送速度或い
は等化すべき線路の種類の違いによる等化特性に対しそ
の都度、線路情報をＲＯＭに書き込むことにより、敏速
な対応が可能となるという効果をゆうする。
タを調べて読出し専用メモリに記憶しであるから、所定
の伝送速度切替用信号と、利得制御された出力に対する
ディジタル信号とを入力アドレスとして読出すことによ
り、最適等化制御が直ちに得られる。また伝送速度或い
は等化すべき線路の種類の違いによる等化特性に対しそ
の都度、線路情報をＲＯＭに書き込むことにより、敏速
な対応が可能となるという効果をゆうする。
第１図は伝送線路の周波数対損失特性を示す図、第２図
は従来の可変等化層のブロック構成図、第３図は伝送線
路の総合損失対損失特性を示す図、第４図は本発明の一
実施例の構成を示す図、第５図はＲＯＭＩと平坦部特性
等化用回路ＦＥＱの接続例を示す図、 第６図は傾斜部特性等化用回路ＳＥＱの一構成例を示す
図である。 Ｆ Ｅ Ｑ、−ｍ＝平坦部特性等化用回路Ｓ Ｅ Ｑ−
傾斜部特性等化用回路 ＦＬ−フィルタ ＰＤ−ピーク値検出回路 ｐｃ−パルス制御回路 ＣＮ Ｔ−パルス計数回路 ＲＯＭＩ、ＲＯＭ２−読出し専用メモリ９
−２（１ 特開昭５９−１６１１３３（４） ■−■ 第６因
は従来の可変等化層のブロック構成図、第３図は伝送線
路の総合損失対損失特性を示す図、第４図は本発明の一
実施例の構成を示す図、第５図はＲＯＭＩと平坦部特性
等化用回路ＦＥＱの接続例を示す図、 第６図は傾斜部特性等化用回路ＳＥＱの一構成例を示す
図である。 Ｆ Ｅ Ｑ、−ｍ＝平坦部特性等化用回路Ｓ Ｅ Ｑ−
傾斜部特性等化用回路 ＦＬ−フィルタ ＰＤ−ピーク値検出回路 ｐｃ−パルス制御回路 ＣＮ Ｔ−パルス計数回路 ＲＯＭＩ、ＲＯＭ２−読出し専用メモリ９
−２（１ 特開昭５９−１６１１３３（４） ■−■ 第６因
Claims (1)
- 信号伝送線路が示す周波数・損失特性平坦部分を等化す
る第１の等化手段、該特性の傾斜部分を等化する第２の
等化手段を有し、該第１．第２の等化手段により、信号
伝送線路が示す周波数・損失特性を等化する可変等化器
において、等化された信号のレベルを検出し、該レベル
に応じた該第１、第２の等化手段の利得を設定すべき信
号を発生する手段、該手段出力並びに、該信号伝送線路
の伝送速度に対応した信号をアドレス入力とし、該アド
レスに記憶されているデータを該第１．第２の等化手段
の利得制御信号として出力する記憶手段を有することを
特徴とする可変等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3545683A JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3545683A JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161133A true JPS59161133A (ja) | 1984-09-11 |
| JPH0427735B2 JPH0427735B2 (ja) | 1992-05-12 |
Family
ID=12442294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3545683A Granted JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63125012A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | Ｒｃアクテイブフイルタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596745A (en) * | 1979-01-17 | 1980-07-23 | Nec Corp | Signal discrimination unit |
-
1983
- 1983-03-04 JP JP3545683A patent/JPS59161133A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596745A (en) * | 1979-01-17 | 1980-07-23 | Nec Corp | Signal discrimination unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63125012A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | Ｒｃアクテイブフイルタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427735B2 (ja) | 1992-05-12 |
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