JPH0427735B2 - - Google Patents
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- JPH0427735B2 JPH0427735B2 JP58035456A JP3545683A JPH0427735B2 JP H0427735 B2 JPH0427735 B2 JP H0427735B2 JP 58035456 A JP58035456 A JP 58035456A JP 3545683 A JP3545683 A JP 3545683A JP H0427735 B2 JPH0427735 B2 JP H0427735B2
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- JP
- Japan
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- circuit
- pulse
- equalization
- gain
- output
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Links
- 230000005540 biological transmission Effects 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 12
- 230000008054 signal transmission Effects 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000015654 memory Effects 0.000 description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 5
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 5
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
- H04B3/14—Control of transmission; Equalising characterised by the equalising network used
- H04B3/143—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers
- H04B3/145—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers variable equalisers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は信号伝送線路の周波数・損失特性を等
化するとき、読出し専用メモリを使用し、線路
長・伝送速度に対応する最適な制御を速やかに行
う可変等化器に関する。
化するとき、読出し専用メモリを使用し、線路
長・伝送速度に対応する最適な制御を速やかに行
う可変等化器に関する。
(2) 従来技術と問題点
データ伝送を行う通信線路は周波数対損失特性
が第１図に示すようになつている。第１図は横軸
に周波数を、縦軸に損失量を、線路長（X1＜X2
＜X3）をパラメータとして示している。即ち線
路長が長い程同一周波数において損失が大とな
り、また同一長さであれば所定周波数以上で、損
失が周波数の平方根に比例して増加する√特性
と呼ぶ特性を持つている。このような特性を持つ
線路によりデータを長距離伝送する場合におい
て、線路端或いは中間に√等化器と呼ぶ一種の
可変等化器を設置する。可変等化器として通常は
第１図特性の平坦部特性を等化する平坦部特性等
化用回路と、傾斜部特性を等化する傾斜部特性等
化用回路とを使用する。即ち第２図に示すように
伝送歪を受けた信号を端子INから入力し、平坦
部特性等化用回路FEQと、傾斜部特性等化用回
路SEQとを縦続接続し、該平坦部特性等化用回
路FEQ、傾斜部特性等化用回路SEQにて等化さ
れた出力信号を端子OUTから得る。そして各等
化用回路FEQ，SEQを制御するため、まず、ピ
ーク値検出回路PDにより、所定の基準電圧Ｖと
等化出力OUTを比較し、その大小を判定し、そ
の判定結果を連続性をパルス制御回路PCにて検
出する。すなわち、基準電圧Ｖに対し、等化出力
OUTが大であればピーク値検出回路PDからパル
スが送出され、この状態が複数回連続したとき、
パルス制御回路PCから、パルスが送出される。
逆に等化出力が小であれば、ピーク値検出回路
PDからのパルスは停止し、この状態が複数回連
続したときパルス制御回路PCからのパルスは停
止する。
が第１図に示すようになつている。第１図は横軸
に周波数を、縦軸に損失量を、線路長（X1＜X2
＜X3）をパラメータとして示している。即ち線
路長が長い程同一周波数において損失が大とな
り、また同一長さであれば所定周波数以上で、損
失が周波数の平方根に比例して増加する√特性
と呼ぶ特性を持つている。このような特性を持つ
線路によりデータを長距離伝送する場合におい
て、線路端或いは中間に√等化器と呼ぶ一種の
可変等化器を設置する。可変等化器として通常は
第１図特性の平坦部特性を等化する平坦部特性等
化用回路と、傾斜部特性を等化する傾斜部特性等
化用回路とを使用する。即ち第２図に示すように
伝送歪を受けた信号を端子INから入力し、平坦
部特性等化用回路FEQと、傾斜部特性等化用回
路SEQとを縦続接続し、該平坦部特性等化用回
路FEQ、傾斜部特性等化用回路SEQにて等化さ
れた出力信号を端子OUTから得る。そして各等
化用回路FEQ，SEQを制御するため、まず、ピ
ーク値検出回路PDにより、所定の基準電圧Ｖと
等化出力OUTを比較し、その大小を判定し、そ
の判定結果を連続性をパルス制御回路PCにて検
出する。すなわち、基準電圧Ｖに対し、等化出力
OUTが大であればピーク値検出回路PDからパル
スが送出され、この状態が複数回連続したとき、
パルス制御回路PCから、パルスが送出される。
逆に等化出力が小であれば、ピーク値検出回路
PDからのパルスは停止し、この状態が複数回連
続したときパルス制御回路PCからのパルスは停
止する。
計数回路CNTでは、パルス制御回路PCからの
パルスを計数し、各等化用回路FEQ，SEQに必
要とされる利得に応じた計数値となる。
パルスを計数し、各等化用回路FEQ，SEQに必
要とされる利得に応じた計数値となる。
さらに、利得制御回路LG１，LG２では計数回
路CNTの出力を各等化回路に設けられたスイツ
チを開閉するための論理に変換し、計数回路
CNT出力に応じた利得の設定を行う。この回路
構成では一般に次のような欠点がある。
路CNTの出力を各等化回路に設けられたスイツ
チを開閉するための論理に変換し、計数回路
CNT出力に応じた利得の設定を行う。この回路
構成では一般に次のような欠点がある。
すなわち伝送線路特性は第３図に示すように等
化すべき総合線路損失値に対して平坦、傾斜特性
の変化率が一定ではない。第３図の横軸は等化す
べき総合線路損失値を縦軸には線路損失をとり、
パラメータは伝送速度で破線が平坦特性に対して
実線が傾斜特性を示している。
化すべき総合線路損失値に対して平坦、傾斜特性
の変化率が一定ではない。第３図の横軸は等化す
べき総合線路損失値を縦軸には線路損失をとり、
パラメータは伝送速度で破線が平坦特性に対して
実線が傾斜特性を示している。
したがつて、本回路構成のようなピーク値検出
型の可変等化器においては各等化回路FEQ，
SEQの利得を制御するための情報としては等化
振幅値すなわち、ある単一周波数における線路損
失値だけである。そのため、この得られた情報に
より各等化回路FEQ，SEQの利得を設定するた
めには、あらかじめ利得制御回路LG１，LG２に
て利得の配分を行う必要がある。
型の可変等化器においては各等化回路FEQ，
SEQの利得を制御するための情報としては等化
振幅値すなわち、ある単一周波数における線路損
失値だけである。そのため、この得られた情報に
より各等化回路FEQ，SEQの利得を設定するた
めには、あらかじめ利得制御回路LG１，LG２に
て利得の配分を行う必要がある。
このことはある単一伝送速度における等化のみ
を行うものであれば、論理回路により実現可能で
あるが、回路が複雑になる。多種伝送速度の等化
を同一回路にて行うためには利得制御回路LG１，
LG２が等化すべき伝送速度ごとに必要となり、
回路規模が等化する伝送速度に応じて増加するこ
とになる。また伝送速度によつてこれらの出力を
切替えるための回路も必要となり、全体の回路規
模が大きなものとなる。
を行うものであれば、論理回路により実現可能で
あるが、回路が複雑になる。多種伝送速度の等化
を同一回路にて行うためには利得制御回路LG１，
LG２が等化すべき伝送速度ごとに必要となり、
回路規模が等化する伝送速度に応じて増加するこ
とになる。また伝送速度によつてこれらの出力を
切替えるための回路も必要となり、全体の回路規
模が大きなものとなる。
(4) 発明の目的
本発明の目的は前述の欠点を改善し、受動素
子・スイツチの組合せと、読出し専用メモリを具
備して、デイジタル信号により最適制御を速やか
に行う可変等化器を提供することにある。
子・スイツチの組合せと、読出し専用メモリを具
備して、デイジタル信号により最適制御を速やか
に行う可変等化器を提供することにある。
(5) 発明の構成
前述の目的を達成するための本発明の構成は、
信号伝送路が示す周波数・損失特性の平坦部分を
等化する第１の等化手段と、該特性の傾斜部を等
化する第２の等化手段を有し、該第１・第２の等
化手段により、信号伝送路が示す周波数・損失特
性を等化する可変等化器において、前記第１・第
２の等化手段のそれぞれに、該等化手段の利得を
制御する異なる特性を有する複数の受動素子と、
該受動素子に対応する各スイツチの組合せからな
る複数の利得可変手段を具備し、更に、前記第２
の等化手段の出力と所定の基準電圧とを比較し、
基準電圧より第２の等化手段の出力の方が高い場
合にパルスを出力するピーク値検出回路と、該ピ
ーク値検出回路の出力パルスの連続性を検出し、
所定回以上パルスが連続した場合にパルスを出力
するパルス制御回路と、該パルス制御回路の出力
パルスに応じてカウントをアツプ／ダウンする計
数回路とを具備し、更に前記第１・第２の等化手
段それぞれ対応にデータ記憶手段を具備し、該デ
ータ記憶手段は前記計数回路の結果及び前記伝送
路における伝送速度に応じた前記第１・第２の等
化手段の最適利得を記憶していて、前記計数回路
の結果及び前記伝送速度を示す信号とを併せたア
ドレスにより前記記憶されたデータを読出すこと
により、前記第１・第２の等化手段がその時の最
適の設定利得となるように前記利得可変手段を制
御することで構成する。
信号伝送路が示す周波数・損失特性の平坦部分を
等化する第１の等化手段と、該特性の傾斜部を等
化する第２の等化手段を有し、該第１・第２の等
化手段により、信号伝送路が示す周波数・損失特
性を等化する可変等化器において、前記第１・第
２の等化手段のそれぞれに、該等化手段の利得を
制御する異なる特性を有する複数の受動素子と、
該受動素子に対応する各スイツチの組合せからな
る複数の利得可変手段を具備し、更に、前記第２
の等化手段の出力と所定の基準電圧とを比較し、
基準電圧より第２の等化手段の出力の方が高い場
合にパルスを出力するピーク値検出回路と、該ピ
ーク値検出回路の出力パルスの連続性を検出し、
所定回以上パルスが連続した場合にパルスを出力
するパルス制御回路と、該パルス制御回路の出力
パルスに応じてカウントをアツプ／ダウンする計
数回路とを具備し、更に前記第１・第２の等化手
段それぞれ対応にデータ記憶手段を具備し、該デ
ータ記憶手段は前記計数回路の結果及び前記伝送
路における伝送速度に応じた前記第１・第２の等
化手段の最適利得を記憶していて、前記計数回路
の結果及び前記伝送速度を示す信号とを併せたア
ドレスにより前記記憶されたデータを読出すこと
により、前記第１・第２の等化手段がその時の最
適の設定利得となるように前記利得可変手段を制
御することで構成する。
(6) 発明の実施例
第４図は本発明の一実施例の構成を示す図であ
る。FEQ，SEQは各特性等化回路で平坦・傾斜
部に対しそれぞれ設けられ、抵抗素子と開閉用ス
イツチを直列接続したものを複数組具備してい
る。ROMは読出専用メモリを示し、ROM１は
平坦特性等化用FEQに対するもの、ROM２は傾
斜特性等化用SEQに対するものを示している。
る。FEQ，SEQは各特性等化回路で平坦・傾斜
部に対しそれぞれ設けられ、抵抗素子と開閉用ス
イツチを直列接続したものを複数組具備してい
る。ROMは読出専用メモリを示し、ROM１は
平坦特性等化用FEQに対するもの、ROM２は傾
斜特性等化用SEQに対するものを示している。
まず、ピーク値検出回路PDにより、所定の基
準電圧Ｖと等化出力OUTを比較し、その大小を
判定し、その判定結果の連続性をパルス制御回路
PCにて検出する。すなわち、基準電圧Ｖに対し、
等化出力OUTが大であればピーク値検出回路PD
からパルスが送出され、この状態が複数回連続し
たとき、パルス制御回路PCから、パルスが送出
される。逆に等化出力が小であれば、ピーク値検
出回路PDからのパルスは停止し、この状態が複
数回連続したときパルス制御回路PCからのパル
スは停止する。
準電圧Ｖと等化出力OUTを比較し、その大小を
判定し、その判定結果の連続性をパルス制御回路
PCにて検出する。すなわち、基準電圧Ｖに対し、
等化出力OUTが大であればピーク値検出回路PD
からパルスが送出され、この状態が複数回連続し
たとき、パルス制御回路PCから、パルスが送出
される。逆に等化出力が小であれば、ピーク値検
出回路PDからのパルスは停止し、この状態が複
数回連続したときパルス制御回路PCからのパル
スは停止する。
計数回路CNTでは、パルス制御回路PCからの
パルスを計数し、各等化用回路FEQ，SEQに必
要とされる利得に応じた計数値となる。この計数
回路CNTの出力はメモリROM１，ROM２に対
するアドレスとなる。即ちメモリROM１等に対
し特性等化の度合と、伝送速度とを併せてアドレ
スとし、当該アドレスのメモリ領域には、予め所
定の等化特性を得るため各等化回路を制御するデ
ータを記録しておく。したがつてROM１等を読
出して得られた出力により前記特性等化回路を制
御すると、伝送速度に対応した最適制御が直ちに
達成できる。
パルスを計数し、各等化用回路FEQ，SEQに必
要とされる利得に応じた計数値となる。この計数
回路CNTの出力はメモリROM１，ROM２に対
するアドレスとなる。即ちメモリROM１等に対
し特性等化の度合と、伝送速度とを併せてアドレ
スとし、当該アドレスのメモリ領域には、予め所
定の等化特性を得るため各等化回路を制御するデ
ータを記録しておく。したがつてROM１等を読
出して得られた出力により前記特性等化回路を制
御すると、伝送速度に対応した最適制御が直ちに
達成できる。
第５図は、ROM１と平坦部特性等化用回路
FEQの接続例を示す図である。第５図から明ら
かな如く、平坦部特性等化用回路FEQは、増幅
器AMPとそれぞれ抵抗値が異なる抵抗Ｒ１乃至
Rn並びに、該抵抗Ｒ１乃至Rnそれぞれに直列に
接続されたスイツチSW１乃至SWnより構成され
ている。そしてROM１は計数回路CNTの出力
と、速度切替信号をアドレスとして入力し、その
アドレスに対応したスイツチを閉じるための信号
を平坦部特性等化用回路FEQに出力する。平坦
部特性等化用回路FEQにおいては、該ROM１の
出力に応じてスイツチを閉じて、増幅回路AMP
の利得を可変する。
FEQの接続例を示す図である。第５図から明ら
かな如く、平坦部特性等化用回路FEQは、増幅
器AMPとそれぞれ抵抗値が異なる抵抗Ｒ１乃至
Rn並びに、該抵抗Ｒ１乃至Rnそれぞれに直列に
接続されたスイツチSW１乃至SWnより構成され
ている。そしてROM１は計数回路CNTの出力
と、速度切替信号をアドレスとして入力し、その
アドレスに対応したスイツチを閉じるための信号
を平坦部特性等化用回路FEQに出力する。平坦
部特性等化用回路FEQにおいては、該ROM１の
出力に応じてスイツチを閉じて、増幅回路AMP
の利得を可変する。
また、第６図は傾斜部特性等化用回路SEQの
一構成例を示す図である。図においてCONT１
乃至CONTnは、ROM２からの制御信号であり、
該制御信号CONT１乃至CONTnに応じて、スイ
ツチSW１乃至SWnは開閉制御される。
一構成例を示す図である。図においてCONT１
乃至CONTnは、ROM２からの制御信号であり、
該制御信号CONT１乃至CONTnに応じて、スイ
ツチSW１乃至SWnは開閉制御される。
(6) 発明の効果
このようにして本発明によると、予め特性等化
用のデータを調べて読出し専用メモリに記憶して
あるから、所定の伝送速度切替用信号と、利得制
御された出力に対するデイジタル信号とを入力ア
ドレスとして読出すことにより、最適等化制御が
直ちに得られる。また等化すべき線路の種類の違
いによる等化特性に対しその都度、線路情報を
ROMに書き込むことにより、敏速な対応が可能
となるという効果をゆうする。
用のデータを調べて読出し専用メモリに記憶して
あるから、所定の伝送速度切替用信号と、利得制
御された出力に対するデイジタル信号とを入力ア
ドレスとして読出すことにより、最適等化制御が
直ちに得られる。また等化すべき線路の種類の違
いによる等化特性に対しその都度、線路情報を
ROMに書き込むことにより、敏速な対応が可能
となるという効果をゆうする。
第１図は伝送線路の周波数対損失特性を示す
図、第２図は従来の可変等化器のブロツク構成
図、第３図は伝送線路の総合損失対損失特性を示
す図、第４図は本発明の一実施例の構成を示す
図、第５図はROM１と平坦部特性等化用回路
FEQの接続例を示す図、第６図は傾斜部特性等
化用回路SEQの一構成例を示す図である。 FEQ…平坦部特性等化用回路、SEQ…傾斜部
特性等化用回路、FL…フイルタ、PD…ピーク値
検出回路、PC…パルス制御回路、CNT…パルス
計数回路、ROM１，ROM２…読出し専用メモ
リ。
図、第２図は従来の可変等化器のブロツク構成
図、第３図は伝送線路の総合損失対損失特性を示
す図、第４図は本発明の一実施例の構成を示す
図、第５図はROM１と平坦部特性等化用回路
FEQの接続例を示す図、第６図は傾斜部特性等
化用回路SEQの一構成例を示す図である。 FEQ…平坦部特性等化用回路、SEQ…傾斜部
特性等化用回路、FL…フイルタ、PD…ピーク値
検出回路、PC…パルス制御回路、CNT…パルス
計数回路、ROM１，ROM２…読出し専用メモ
リ。
Claims (1)
- 【特許請求の範囲】 １ 信号伝送路が示す周波数・損失特性の平坦部
分を等化する第１の等化手段と、該特性の傾斜部
を等化する第２の等化手段を有し、該第１・第２
の等化手段により、信号伝送路が示す周波数・損
失特性を等化する可変等化器において、 前記第１・第２の等化手段のそれぞれに、該等
化手段の利得を制御する異なる特性を有する複数
の受動素子と、該受動素子に対応する各スイツチ
の組合せからなる複数の利得可変手段を具備し、 更に、前記第２の等化手段の出力と所定の基準
電圧とを比較し、基準電圧より第２の等化手段の
出力の方が高い場合にパルスを出力するピーク値
検出回路と、該ピーク値検出回路の出力パルスの
連続性を検出し、所定回以上パルスが連続した場
合にパルスを出力するパルス制御回路と、該パル
ス制御回路の出力パルスに応じてカウント値をア
ツプ／ダウンする計数回路とを具備し、 更に前記第１・第２の等化手段それぞれ対応に
データ記憶手段を具備し、該データ記憶手段は前
記計数回路の結果及び前記伝送路における伝送速
度に応じた前記第１・第２の等化手段の最適利得
をそれぞれ異なるアドレスに記憶していて、前記
計数回路の結果及び前記伝送速度を示す信号とを
併せたアドレスにより、前記記憶されたデータを
読出すことにより、前記第１・第２の等化手段が
その時の最適の設定利得となるように前記利得可
変手段を制御すること を特徴とする可変等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3545683A JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3545683A JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161133A JPS59161133A (ja) | 1984-09-11 |
| JPH0427735B2 true JPH0427735B2 (ja) | 1992-05-12 |
Family
ID=12442294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3545683A Granted JPS59161133A (ja) | 1983-03-04 | 1983-03-04 | 可変等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161133A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2702115B2 (ja) * | 1986-11-14 | 1998-01-21 | 日本電気株式会社 | Ｒｃアクテイブフイルタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596745A (en) * | 1979-01-17 | 1980-07-23 | Nec Corp | Signal discrimination unit |
-
1983
- 1983-03-04 JP JP3545683A patent/JPS59161133A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5596745A (en) * | 1979-01-17 | 1980-07-23 | Nec Corp | Signal discrimination unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161133A (ja) | 1984-09-11 |
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