CN107423153B - 一种用于错误检测与校正技术的校正电路 - Google Patents

一种用于错误检测与校正技术的校正电路 Download PDF

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Abstract

本发明提供一种用于错误检测与校正技术的校正电路，其中包括：脉冲放宽电路模块，脉冲放宽电路模块连接到电路的错误检测电路模块输出的第一信号，当第一信号指示电路产生时序错误时，脉冲放宽电路模块捕获第一信号并转换输出高脉宽的第二信号；时序控制电路模块，时序控制电路模块输入电路的第一时钟信号以及第二信号，通过逻辑运算产生将第一时钟信号关闭一个时钟周期的第二时钟信号，当电路完成校正后，时序控制电路模块产生复位信号并传输给脉冲放宽电路模块，用于复位脉冲放宽电路模块并关闭第二信号。本发明能够在有效校正时序错误的前提下，减少硬件开销，降低工作电压和功耗。

Description

一种用于错误检测与校正技术的校正电路
技术领域
本发明涉及数字集成电路时序错误校正技术领域，尤其涉及一种用于错误检测与校正技术的校正电路。
背景技术
随着集成电路尺寸按比例缩小以及低电压技术的发展，集成电路会因工艺、电压、温度以及老化等原因出现波动(Variation)，会使得当前集成电路的时序相应地发生波动。在波动的信号经过各级寄存器的逐渐累积之后，会形成集成电路的时序错误(TimingError)，错误检测与校正(Error Detection And Correction，EDAC)技术因其能够在时序错误发生时及时检测到错误并且校正所检测到的时序错误，从而在数字集成电路领域获得了广泛的应用。
校正电路是EDAC技术中的重要基本模块。用于EDAC技术中的校正电路具有特定的特点，当EDAC技术中的检测电路模块检测到集成电路发生时序错误时，会产生一个低电平脉冲信号Error，校正电路能够立即捕获该Error信号并且放宽该信号，将集成电路流水线锁定一个时钟周期，完成时序错误的校正。在完成时序错误的校正以后，校正电路能够自身产生一个复位信号，将捕获Error信号产生的高电平信号拉低。
在现有技术中，EDAC技术校正电路模块由脉冲放宽电路、动态或门传输电路和时序控制电路三部分组成。脉冲放宽电路，用于捕获检测到的Error脉冲信号，产生DynorError信号；动态或门传输电路，用于将脉冲放宽电路得到的Dynor Error信号进一步放宽，成为Razor Error信号，跨越下一个周期传输到时序控制电路；时序控制电路，用于将输入时钟关闭一个周期，从而锁定集成电路流水线，达到时序错误校正的目的。
但是，动态或门传输电路会增加额外的硬件消耗，影响Error信号传输的速度。而且，动态或门传输电路的时钟信号来自于时序控制电路的输出时钟GCLK，通过Razor Error信号将GCLK关闭一个周期之后，校正电路复位。GCLK又必须立即传输给动态或门传输电路，从而将Razor Error信号拉低。该过程有严格的时间先后顺序，但由于电路中信号通过连线和逻辑单元的延时以及信号本身高低电平转换的过渡时间，多路信号的电平值发生变化的瞬间，组合逻辑的输出并不是同时变化，往往会使得GCLK信号产生毛刺，从而使得电路产生竞争和冒险，使得时序控制电路的设计复杂度升高。
因此，亟需设计一种用于错误检测与校正技术的校正电路，解决当前EDAC技术中校正电路硬件消耗较高，且进行校正时序错误时容易使得GCLK信号产生毛刺的问题。
发明内容
本发明提供的用于错误检测与校正技术的校正电路，能够针对现有技术的不足，降低校正电路的硬件消耗，并且消除校正时序错误的过程中GCLK信号的毛刺现象。
本发明提供一种用于错误检测与校正技术的校正电路，其中包括：
脉冲放宽电路模块，所述脉冲放宽电路模块连接到电路的错误检测电路模块输出的第一信号，当所述第一信号指示电路产生时序错误时，所述脉冲放宽电路模块捕获所述第一信号并转换输出高脉宽的第二信号；
时序控制电路模块，所述时序控制电路模块输入电路的第一时钟信号以及所述第二信号，通过逻辑运算产生将所述第一时钟信号关闭一个时钟周期的第二时钟信号，当电路完成校正后，所述时序控制电路模块产生复位信号并传输给所述脉冲放宽电路模块，用于复位所述脉冲放宽电路模块并关闭所述第二信号。
可选地，上述脉冲放宽电路模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器和第二反相器，其中：
所述第一MOS管的源级连接电源，栅极连接所述复位信号，漏极连接所述第二MOS管的源极以及第三MOS管的源极；
所述第二MOS管和第三MOS管的栅极连接所述错误检测电路模块输出的第一信号，漏级连接所述第四MOS管的漏极、第五MOS管的漏级以及所述第一反相器的输入端；
所述第四MOS管的栅极连接所述时序控制电路产生的所述复位信号，所述第五MOS管的栅极连接所述第一反相器的输出，所述第四MOS管的源极、第五MOS管的源极接地；
所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器输出所述第二信号。
可选地，上述时序控制电路包括第一寄存器、第二寄存器、与非门、第三反相器和第四反相器，其中：
所述第一寄存器和第二寄存器的数据输入端连接所述脉冲放宽电路产生的第二信号，所述第一寄存器和第二寄存器的时钟输入端连接所述第一时钟信号，所述第一寄存器的数据输出端连接所述第三反相器的输入端，所述第二寄存器的数据输出端输出所述复位信号；
所述第三反相器的输出和所述第一时钟信号接入所述与非门的输入端，所述与非门的输出端连接所述第四反相器的输入端，所述第四反相器的输出端输出所述第二时钟信号。
可选地，上述第一寄存器沿所述第一时钟信号的下降沿采样，所述第二寄存器沿所述第一时钟信号的上升沿采样。
可选地，当上述电路无时序错误时，第一信号为高电平，第二信号为低电平；当电路产生时序错误时，所述第一信号通过低电平指示所述时序错误，所述第二信号被拉高为高电平。
可选地，当上述电路完成校正后，所述时序控制电路模块产生高电平的复位信号，随后所述第二信号被拉低为低电平。
可选地，上述校正电路基于SMIC的65nm工艺环境设计。
可选地，上述校正电路的工作温度范围为-40℃～80℃。
可选地，上述校正电路的工作电源电压为0.3-0.6V。
本发明实施例提供的用于错误检测与校正技术的校正电路，通过去除现有技术中动态或门传输电路，直接将脉冲放宽电路产生的信号输入时序控制电路，并通过对时序控制电路进行改进优化设计，能够使得电路在有效校正时序错误的前提下，减少硬件开销，降低工作电压和功耗。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明一实施例的EDAC技术校正电路模块结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种用于错误检测与校正技术的校正电路。图1示出了本发明一个实施例的EDAC技术校正电路模块结构示意图。如图所示，本发明一个实施例的EDAC技术校正电路模块仅由脉冲放宽电路和时序控制电路两部分组成。
具体地，脉冲放宽电路包括MP管、MP1管、MP2管、MN1管、MN2管、反相器INV1和反相器INV2。其中，MP管的源级连接电源VDD，MP管的栅极连接由时序控制电路产生的复位信号Rst，MP管的漏级和MP1管、MP2管的源级相连。进一步的，MP1管、MP2管的栅极连接到本发明的错误检测电路检测到的Error脉冲信号，MP1管、MP2管的漏级和MN1管、MN2管的漏级以及反相器INV1的输入相连，MN1管的栅极接时序控制电路产生的复位信号Rst，MN2管的栅极接反相器INV1的输出，MN1管、MN2管的源级接地。反相器INV2的输入接反相器INV1的输出，反相器INV2的输出为脉冲放宽电路捕获Error信号后产生的Dynor Error信号。
具体地，时序控制电路由下降沿采样的寄存器DFF1、上升沿采样的寄存器DFF2、与非门NAND、反相器INV3和反相器INV4组成。寄存器DFF1和寄存器DFF2的数据输入端D连接脉冲放宽电路所产生的Dynor Error信号，寄存器DFF1和寄存器DFF2的时钟输入端C连接输出时钟信号CLK，寄存器DFF1的数据输出端Q连接反相器INV3的输入端。反相器INV3的输出和时钟CLK接入与非门NAND的输入，与非门NAND的输出连接反相器INV4的输入端，反相器INV4的输出端产生时钟GCLK。寄存器DFF2的数据输出端输出用于接入脉冲放宽电路的复位信号Rst。
进一步的，在本发明一个实施例的校正电路中，在脉冲放宽电路模块中，当电路无时序错误时，复位信号Rst为低电平，Error脉冲信号为高电平，脉冲放宽电路输出的DynorError为低电平。当一旦检测到Error低电平脉冲，脉冲放宽电路的上拉网络导通，DynorError电平被拉高。这时，当脉宽比较窄的Error信号重新变成高电平时，脉冲放宽电路的上拉网络截止，并且由于反馈环和低电平Rst信号的存在，下拉网络也处于截止状态，DynorError会持续输出高电平。即Dynor Error信号不会因为Error信号低脉冲的消失而被拉低。脉冲放宽电路用于将Error信号的低电平脉冲放宽为拉高的Dynor Error信号。
进一步的，在本发明一个实施例的校正电路中，在时序控制电路模块中，低电平的Error脉冲信号被放宽变成高电平的Dynor Error后，送入时序控制电路，通过逻辑器件产生GCLK时钟，将输入时钟CLK的下一个时钟周期关闭，从而在时钟CLK的再下一个时钟沿到来时，完成时序错误的校正。
具体地，采用一个下降沿采样的寄存器在输入时钟CLK的下降沿采样Dynor Error信号的数据，采到的Dynor Error信号为高电平，通过一个反相器后与输入时钟CLK求与，可产生GCLK时钟，将输入时钟CLK关闭一个时钟周期。典型地，在本发明的一个实施例中，采用寄存器DFF1进行在输入时钟CLK的下降沿对Dynor Error信号进行采样，通过反相器INV3后得到DEQ信号，DEQ信号的下降沿在下一个时钟上升沿之前，DEQ信号上升沿在下一个时钟下降沿之后。DEQ信号在与非门NAND与输入时钟CLK的信号进行运算，随后经过反相器INV4后，产生GCLK时钟。
特别的，输入时钟CLK被关闭一个时钟周期，并完成时序错误的校正后，DynorError信号应当立即被重新拉回低电平，否则将导致输入时钟CLK被持续关闭。因此，在时序控制电路内，还具有一个在时钟CLK上升沿采样的寄存器，用于在输入时钟CLK的上升沿对Dynor Error信号的数据进行采样并传输给Rst信号，Rst信号变高后，会使得脉冲放宽电路的下拉网络导通，Dynor Error信号随即被拉低。典型地，在本发明的一个实施例中，采用DFF2寄存器在时钟CLK上升沿对Dynor Error信号进行采样，产生复位信号Rst，随后复位信号Rst使得脉冲放宽电路的下拉网络导通，将Dynor Error拉低并关闭。这种时间先后顺序保证了Dynor Error信号关闭一个时钟周期后一定能被拉低，从而防止输入时钟CLK持续被关闭。并且，由于存在输入时钟CLK、Dynor Error信号和复位信号Rst之间的时序关系，消除了竞争冒险现象以及GCLK的毛刺现象。
在本发明的优选实例中，本发明提供的校正电路基于SMIC65纳米工艺设计，所有PMOS管和NMOS管的长度为65nm±10％之间，约为60nm～70nm，特别的，在本发明的一个优选实施例中，所有PMOS管和NMOS管的长度可以为60nm。所有PMOS管宽度为300nm±5％之间，约为285nm～315nm，在本发明的一个优选实施例中，所有PMOS管宽度为300nm。所有NMOS管宽度为200nm±5％之间，约为190nm～210nm，在本发明的一个优选实施例中，所有NMOS管的宽度为200nm。本发明中的电路结构简单，电路的面积较小，易于工艺实现。
在本发明的优选实例中，本发明提供的校正电路能够在0.3V～0.6V电压下完成Error脉冲的捕获并将输入时钟关闭一个周期完成时序错误的校正。典型地，校正电路的最低工作电压为0.3V，在低电压下工作时电路功耗低，其工作温度范围为-40℃～80℃，并且能够满足所有的工艺角要求。
本发明实施例提供的用于错误检测与校正技术的校正电路，去除了现有技术中动态或门传输电路，直接将脉冲放宽电路产生的信号输入时序控制电路，并且通过寄存器DFF1在时钟CLK的下降沿对Dynor Error信号进行采样并产生GCLK，寄存器DFF2在时钟CLK上升沿对Dynor Error信号进行采样并产生将Dynor Error拉低的复位信号Rst。能够使得电路在有效校正时序错误的前提下，避免电路竞争冒险现象，减少硬件开销，降低工作电压和功耗。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种用于错误检测与校正技术的校正电路，其特征在于，包括：
脉冲放宽电路模块，所述脉冲放宽电路模块连接到所述校正电路的错误检测电路模块输出第一信号的端口，当所述第一信号指示所述校正电路产生时序错误时，所述脉冲放宽电路模块捕获所述第一信号并转换输出高脉宽的第二信号；
时序控制电路模块，所述时序控制电路模块输入所述校正电路的第一时钟信号以及所述第二信号，通过逻辑运算产生将所述第一时钟信号关闭一个时钟周期的第二时钟信号，当所述校正电路完成校正后，所述时序控制电路模块产生复位信号并传输给所述脉冲放宽电路模块，用于复位所述脉冲放宽电路模块并关闭所述第二信号；
所述脉冲放宽电路模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第一反相器和第二反相器，其中：所述第一MOS管的源级连接电源，栅极连接所述复位信号，漏极连接所述第二MOS管的源极以及第三MOS管的源极；所述第二MOS管和第三MOS管的栅极连接所述错误检测电路模块输出的第一信号，漏级连接所述第四MOS管的漏极、第五MOS管的漏级以及所述第一反相器的输入端；所述第四MOS管的栅极连接所述时序控制电路产生的所述复位信号，所述第五MOS管的栅极连接所述第一反相器的输出，所述第四MOS管的源极、第五MOS管的源极接地；所述第二反相器的输入端连接所述第一反相器的输出端，所述第二反相器输出所述第二信号；
所述时序控制电路包括第一寄存器、第二寄存器、与非门、第三反相器和第四反相器，其中：所述第一寄存器和第二寄存器的数据输入端连接所述脉冲放宽电路产生的第二信号，所述第一寄存器和第二寄存器的时钟输入端连接所述第一时钟信号，所述第一寄存器的数据输出端连接所述第三反相器的输入端，所述第二寄存器的数据输出端输出所述复位信号；所述第三反相器的输出和所述第一时钟信号接入所述与非门的输入端，所述与非门的输出端连接所述第四反相器的输入端，所述第四反相器的输出端输出所述第二时钟信号。
2.根据权利要求1所述的校正电路，其特征在于，所述第一寄存器沿所述第一时钟信号的下降沿采样，所述第二寄存器沿所述第一时钟信号的上升沿采样。
3.根据权利要求1所述的校正电路，其特征在于，当电路无时序错误时，第一信号为高电平，第二信号为低电平；当电路产生时序错误时，所述第一信号通过低电平指示所述时序错误，所述第二信号被拉高为高电平。
4.根据权利要求3所述的校正电路，其特征在于，当电路完成校正后，所述时序控制电路模块产生高电平的复位信号，随后所述第二信号被拉低为低电平。
5.根据权利要求1所述的校正电路，其特征在于，所述校正电路基于SMIC的65nm工艺环境设计。
6.根据权利要求1所述的校正电路，其特征在于，所述校正电路的工作温度范围为-40℃～80℃。
7.根据权利要求1所述的校正电路，其特征在于，所述校正电路的工作电源电压为0.3-0.6V。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110932713B (zh) * 2019-11-11 2023-05-16 东南大学 用于卷积神经网络硬件加速器的时序弹性电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1942864A (zh) * 2004-04-14 2007-04-04 皇家飞利浦电子股份有限公司 校正数据存储器中错误的数据处理设备
CN102292913A (zh) * 2009-01-31 2011-12-21 吉林克斯公司 用于检测和校正并串联电路中的错误的方法和设备
CN103890732A (zh) * 2011-08-26 2014-06-25 牛津布鲁克斯大学 数字错误校正
CN106067326A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 错误校正电路及包括其的半导体存储器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8347175B2 (en) * 2009-09-28 2013-01-01 Kabushiki Kaisha Toshiba Magnetic memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1942864A (zh) * 2004-04-14 2007-04-04 皇家飞利浦电子股份有限公司 校正数据存储器中错误的数据处理设备
CN102292913A (zh) * 2009-01-31 2011-12-21 吉林克斯公司 用于检测和校正并串联电路中的错误的方法和设备
CN103890732A (zh) * 2011-08-26 2014-06-25 牛津布鲁克斯大学 数字错误校正
CN106067326A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 错误校正电路及包括其的半导体存储器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
In Situ Error Detection Techniques in Ultralow Voltage Pipelines: Analysis and Optimizations;Wei Jin 等;《IEEE Transactions on Very Large Scale Intergation(VLSI) Systems》;20170331;第25卷(第3期);全文 *

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