ES2552305T3 - Corrección de errores digitales - Google Patents

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Abstract

Un circuito corrector de errores, dispuesto para recibir una señal de reloj, que comprende: un componente (205) dispuesto para generar una primera salida a partir de una primera entrada y una segunda entrada; un detector de errores (250) dispuesto para generar un indicador de errores (F) indicativo de si ha detectado o no un error en la primera salida, basándose en la primera salida, la primera entrada y la segunda entrada; un generador de corrección (215) para generar una salida de corrección después de un primer periodo de tiempo que comienza con un evento de temporización en la señal de reloj, basándose en la primera salida, la primera entrada y la segunda entrada; y un generador de salida (260, 265) dispuesto para generar una salida del circuito corrector de errores después de un segundo periodo de tiempo que comienza con el evento de temporización en la señal de reloj, en el que si el indicador de errores (F) indica que se ha detectado un error en la primera salida entonces el segundo periodo de tiempo es mayor que el primer periodo de tiempo, o si el indicador de errores (F) indica que se ha detectado un error en la primera salida entonces el segundo periodo de tiempo no es mayor que el primer periodo de tiempo, y en el que si el indicador de errores (F) indica que se ha detectado un error en la primera salida entonces la salida del circuito corrector de errores comprende una combinación de la primera salida y la salida de corrección por lo que el error detectado en la primera salida se corrige, o si el indicador de errores (F) indica que se ha detectado un error en la primera salida entonces la salida del circuito corrector de error corresponde directamente a la primera salida.

Description

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disponen en una tabla equivalente a la de la figura 8, se supone que los bits C0, C1, C5 y C6 están en error. El sistema puede detectar que hay dos bits erróneos en la fila 1 (C0 y C2) usando el código de Hamming de la fila 1 y, de forma análoga, que hay dos errores en la fila 2 (C5 y C6) se detecta mediante el código de Hamming de la fila 2. Pero estos códigos en solitario pueden determinar únicamente que 2 bits en la fila 1 y la fila 2 están en error, pero no 5 su ubicación. Para descubrir qué bits en cada fila están en error, el sistema se dispone para usar las paridades de columna ya que el bit C0 se protege por CP0, el bit C5 se protege por CP1. De forma análoga, los bits C2 y C7 están protegidos por CP2 y CP3. Usando la combinación de paridad tanto de fila como de columna, el bloque de corrección 315 se dispone para determinar qué bits están en error. De forma similar, si los bits C3 y C18 están en error, estos pueden ambos detectarse mediante este método, como en los errores en los bits C12 y C16. Haciendo
10 referencia a las figuras 9b, 9c y 9d, otros grupos de errores de bit que pueden detectarse son: C1, C2, C5 y C6; C11, C13 y C17; C3, C7 y C9; C2 y C3; C6 y C11; C12 y C14; C0, C1, C2, C5, C6 y C7; C12, C13, C14, C17, C18 y C19.
Haciendo referencia a la figura 10, en una realización adicional, el bloque funcional es un multiplicador de campo finito de 64 bits. En este caso, el bloque de corrección se dispone para definir la tabla como que tiene cuatro filas de 15 16 bits. En esta realización, el bloque de corrección está dispuesto para usar códigos BCH para detectar el número de errores en cada fila (detección de error de fila) ya que puede detectar más número de errores en cada fila que el código de Hamming. La figura 10 muestra patrones ejemplares de errores en un multiplicador de campo finito de 64 bits que pueden localizarse con decodificación BCH en cada fila y codificación de paridad simple en cada columna. Por ejemplo, con un código BCH(3,1,16), se pueden detectar fácilmente hasta 6 errores por fila que, por lo tanto,
20 aumentan claramente el número de bits que se corrigen en comparación con el simple código de Hamming.
Detección de errores usando paridad de código BCH
El principio básico y diseño de la detección de múltiples errores basada en código BCH de bits paralelos se explicará
25 ahora para el mismo multiplicador de 20 bits que se muestra en la figura 8. Se apreciará por el experto en la técnica que el principio puede extenderse para el multiplicador de 64 bits. Se considerará un simple caso de BCH(15,5,7), donde n = 15 y k = 5. En este ejemplo, se considera un multiplicador PB de bits paralelos sobre GF(25). Se considerará la primera fila de cinco bits como un código BCH. Entonces, como n = 15 y k = 5, se obtiene la siguiente expresión:
30
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Los bits de verificación de paridad se generan mediante lo siguiente:
imagen12
Se considerará que el polinomio del generador será g(x) = x10 + x8+x5+x4+x2+x+1. Entonces, la expresión de paridad para la primera fila para la detección de 6 bits será,
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Si se considera un código BCH de corrección de 3 bits, éste puede detectar 6 errores de bit en una única palabra de código. Para detectar múltiples errores en un código de 5 bits, se necesitan diez bits de paridad. Los diez bits de paridad se dan por:
12
imagen14
donde dx y ex son términos de producto internos del multiplicador como se define por Reyhani-Masoleh y M. A. Hasan, "Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2m)," IEEE Trans. 5 Computers, vol. 53, Nº 8, págs. 945-959, 2004.
El patrón de ejemplos para el código de paridad cruzada basado en código BCH es como se muestra en la figura 11. El sistema se dispone para usar el código BCH de detección de 6 errores de bit en cada fila de 16 bits. En cada columna de 4 bits, se dispone usar códigos de paridad simple, tal como en el caso del esquema basado en
10 hamming. Por lo tanto, puede detectar 2 errores en cada columna y 6 errores en cada fila. Esto significa que la técnica puede corregir hasta 12 errores de bit determinados. Algunos de los ejemplos del patrón se destacan con colores en la figura 11. Los patrones similares indican el error múltiple en el mismo grupo.
Códigos cruzados en multiplicadores de dígitos en serie
15 El esquema de paridad cruzada propuesto ahora se considerará para un multiplicador más práctico, tal como un multiplicador a nivel de palabra o un multiplicador de dígitos en serie. Con fines experimentales, se ha considerado un multiplicador de dígitos en serie de 163 bits que es el multiplicador de tamaño estándar para operaciones ECC seguras configuradas por NIST y FIPS. Se cree que es el primer intento de sintetizar un multiplicador de dígitos en
20 serie de corrección de múltiples errores de 163 bits. Esto se debe a que las técnicas de detección y corrección de errores conocidas se adaptan mejor a multiplicadores de bits en paralelo ya que proporcionan un gasto de área enorme debido a la parte de detección, decodificación y corrección de error completa en paralelo que transcurre en paralelo a la lógica del multiplicador real.
25 Haciendo referencia a la figura 12, la complejidad del esquema propuesto se evalúa para tal arquitectura de multiplicador de dígitos en serie para entender mejor los requisitos de espacio para un tamaño de multiplicador de 10 bits, 15 bits, 20 bits, 32 bits, 48 bits, 64 bits y 90 bits.
El circuito de multiplicación de dígitos en serie para este experimento se diseñó usando una arquitectura de 30 multiplicador de acumulador individual. El algoritmo de multiplicación fue como se muestra a continuación:
Entrada: A(x) = ∑m-1
i=0 ai.xi, B(x) = ∑m-1 35
i=0 bi.xi, P(x).
Salida: C(x) = A (x).B(x)modP(x). Etapa1: C = 0.
40 Etapa2: para i = 0 a Óm/DÒ – 1 sí Etapa3: C=Bi.A+C.
Etapa4: A = A.áD.
Etapa5: fin para 45 Etapa6: regresar (C mod P(x))
Resultados experimentales
50 El modelo de conducta del código basado tanto en Hamming como BCH se implementó usando VHDL y se comprobó su exactitud funcional usando el simulador Modelsim. Los esquemas se comprobaron y se verificaron para un multiplicador de bits en paralelo de diversos tamaños, incluyendo estructuras de multiplicador de 10, 15, 20, 32,
13
imagen15
Aunque las realizaciones de las figuras 7 a 16 que se han descrito anteriormente se refieren a un diseño de circuito, en otras realizaciones, el sistema es un canal sobre el que se transmite una comunicación, y la salida es la comunicación según se recibe del canal. El predictor de paridad se dispone en el extremo de transmisión del canal y se dispone para generar los códigos de paridad de la comunicación antes de la transmisión, y añadir los códigos de 5 paridad generados para la transmisión con la comunicación. El bloque de corrección se dispone en el extremo receptor del sistema, y se dispone para recibir el mensaje por el canal, junto con los códigos de paridad del predictor de paridad. Después, el bloque de corrección puede realizar las etapas de corrección que se han descrito anteriormente en el mensaje recibido. En otros casos, el sistema puede ser un circuito de memoria, en cuyo caso la salida pueden ser datos recuperados del circuito de memoria, y los códigos de paridad generados por el predictor de
10 paridad pueden almacenarse en la memoria y recuperarse con los datos, de manera que el circuito de corrección pueda realizar las etapas de corrección sobre los datos recuperados.
Las anteriores realizaciones se han descrito únicamente a modo de ejemplo; el alcance de la invención se define por las siguientes reivindicaciones. 15
15

Claims (1)

  1. imagen1
    imagen2
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