KR101236883B1 - 오류 정정을 위한 인코딩 및 디코딩 방법 및 장치 - Google Patents

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Abstract

본 발명은, 인코딩에 의해 생성된 패리티 비트의 수와 동일한 수의 데이터가 제거된 하나 이상의 심볼 단위의 데이터 비트와 패리티 비트를 제공받아, 상기 하나 이상의 심볼 단위의 데이터 비트에서 제거된 비트 수만큼의 데이터를 임의로 부가한 비트열들을 생성하는 비트열 생성부; 상기 비트열 생성부와 병렬 연결된 하나 이상의 디코더로 구성되고, 상기 비트열들 중 어느 하나를 입력받아 오류 검사 및 오류 정정을 이행하여, 상기 오류 정정 결과를 토대로 오류 정정 가능 여부를 나타내는 정보값을 출력하는 제1디코더; 상기 제1디코더에서 출력하는 정보값 중에서 어느 하나가 오류 정정이 가능한 값을 제공하면, 상기 정보값을 제공하는 제1디코더를 검출하고 상기 검출된 제1디코더로 입력된 비트열을 출력하는 서치부; 상기 서치부가 출력하는 비트열을 입력받아 오류를 검사하고 정정하여 출력하는 제2디코더;를 구비하는 오류 정정을 위한 디코딩 장치 및 방법을 제공한다.

Description

오류 정정을 위한 인코딩 및 디코딩 방법 및 장치{ENCODING AND DECODING METHOD AND APPARATUS FOR ERROR CORRECTION}
본 발명은 오류 정정 기술에 관한 것으로, 더욱 상세하게는 오류 정정을 위해 인코딩된 데이터의 수를 감소시켜 메모리 저장 공간을 절약할 수 있게 하는 오류 정정을 위한 인코딩 및 디코딩 방법 및 장치에 관한 것이다.
소자 특성이나 포집 전하, 알파 입자의 구성과 모양 등 여러 조건에 의해 메모리에 저장된 데이터가 변화될 수 있으며, 이때 발생되는 데이터의 오류를 탐지하여 정정하기 위해 오류 정정 코드를 이용하는 오류 정정 회로가 널리 사용되고 있다.
이러한 오류 정정을 위한 코드 중 연집된 오류에 대해 좋은 성능을 보이는 코드는 RS(REED SOLOMON) 코드이다.
특히 RS 코드 중 심볼(SYMBOL)의 크기가 4비트이고, 총 10볼을 사용하는 (10,8) RS 코드는, 데이터 비트가 8심볼이고 패리티 비트가 2심볼로 구성되어 있으며 1심볼의 오류를 복구할 수 있다.
이러한 (10,8) RS 코드를 이용하는 오류 정정 회로를 인코더와 디코더로 나누어 설명한다.
<인코더>
심볼(Symbol)의 크기가 4비트인 RS(10,8) 코드를 사용하는 RS(10,8) 인코더는 32비트 데이터에 대해 8비트의 패리티를 추가하며, 1 심볼에 대해서 오류 복구가 가능하다.
상기 심볼의 크기가 4비트이므로 유한 필드(Galois Field)는 GF(24)이며 유한 필드를 생성을 위한 원시 다항식(Primitive Polynomial)은 다음 수학식 1과 같다.
Figure 112010068525630-pat00001
상기 GF(24)을 생성하기 위한 원시 다항식은 도 1과 같이 나타낼 수 있으며, "0001"부터 시작해서 한번 쉬프트하면 "0010"이 된다. 이를 반복 쉬프트해서 만들어지는 값을 각각의 원소로 하는 집합이 GF(24)이며, 도 2는 인코더에서 사용하기 위한 GF(24) 원소를 벡터로 표현한 테이블이다.
또한 오류 검출 및 정정을 위한 패리티 심볼이 2개이므로 생성 다항식(Generation Polynomial)은 다음과 같이 나타낼 수 있다.
Figure 112010068525630-pat00002
도 3은 수학식 2에 따른 생성 다항식에 대응되는 LFSR(Linear Feedback Shift Register) 인코더의 구성을 도시한 것이다.
따라서 입력 데이터 시퀀스(Input Symbol Sequence)가 도 3에 도시한 바와 같다면, 도 2의 테이블을 이용한 인코딩 결과는 도 4에 도시한 바와 같이 나타낼 수 있으며, 8개의 심볼 데이터가 다 입력된 후 2개의 패리티(P0,P1)가 생성된다.
이를 바탕으로 설계된 RS(10,8) 인코더의 구성을 도 5에 도시하였다. 즉, 32비트의 입력 데이터에 대해서 도 3의 인코딩을 8번 반복 수행하면 8비트의 패리티와 32비트의 데이터를 포함하여 40비트가 출력된다.
<디코더>
데이터에 오류가 발생하였으면, 디코더는 신드롬(S, Syndrome)을 계산하여 오류 심볼(e)과 오류 위치(β)를 수학식 3을 이용하여 계산할 수 있으며 오류가 발생하지 않았을 때의 신드롬 값은 제로이다.
Figure 112010068525630-pat00003
상기 수학식 3에서 S(Syndrome)는 오류가 발생했을 때 발생하는 값으로, e는 오류 심볼 값을 나타내고, β는 오류 위치를 나타낸다.
RS(10,8) 디코더의 경우 심볼 오류 복구 능력(t)이 1이므로 신드롬이 2개이며 수학식 3을 수학식 4와 같이 나타낼 수 있다.
Figure 112010068525630-pat00004
상기 수학식 4를 이용해서 연립 방정식으로 풀면 오류 위치 β와 오류 심볼 값 e를 구할 수 있다.
도 6은 RS(10,8) 디코더의 구성을 도시한 것이다.
상기 RS(10,8) 디코더는 제1오류 검사부(10) 및 제2오류 검사부(12), 오류복구부(14)와 프로세스부(16)로 구성된다. 상기 제1오류 검사부(10) 및 제2오류 검사부(12)는 상기 수학식 4에 따른 신드롬들을 각각 계산하고, 그 계산된 신드롬 값들이 제로가 아닌 경우에는 오류 복구부(14)에서 상기 수학식 4에 따른 연립방정식을 통해 오류 심볼 값과 오류 위치를 계산하여 프로세스부(16)로 제공하고, 프로세스부(16)는 상기 오류 심볼 값과 오류 위치를 이용하여 데이터의 오류를 복구한다. 즉, 오류 위치에 오류 심볼 값을 더하여 데이터를 복구한다.
상술한 종래 기술에 따르는 인코더 및 디코더는 과학기술위성 3호 대용량 메모리에 대한 오류복구 코드 및 SEU 시험 결과 분석, 김병준, 오대수, 서인호, 유광선, 한국항공우주학회, 한국항공우주학회지, 제 38권 제 1호 2010.1, pp.87~93(pages)에 개시되어 있다.
그러나 상기한 오류 정정을 위한 인코더 및 디코더는 오류 정정을 위해 새로이 생성된 패리티 비트를 저장하기 위한 메모리 저장 공간을 요구하는 문제가 있었다.
본 발명은 오류 정정을 위한 인코딩 장치의 출력 데이터의 수를 감소시켜 메모리 저장 공간을 절약하면서도 데이터에 대한 오류 정정을 이행할 수 있게 하는 오류 정정을 위한 인코딩 및 디코딩 방법 및 장치를 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따르는 인코딩 장치는, 제1비트 수를 가지는 심볼 단위의 데이터 비트를 다수 입력받아 인코딩하여, 인코딩된 심볼 단위의 데이터 비트 다수와 각 심볼당 제2비트 수를 가지는 패리티 비트를 생성하는 인코더; 상기 다수의 심볼 단위의 데이터 비트에서 상기 패리티 비트에 의해 복구 가능한 비트 수만큼 데이터를 제거하여 출력하는 데이터 제거부;를 구비하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따르는 디코딩 장치는, 인코딩에 의해 생성된 패리티 비트의 수와 동일한 수의 데이터가 제거된 하나 이상의 심볼 단위의 데이터 비트와 패리티 비트를 제공받아, 상기 하나 이상의 심볼 단위의 데이터 비트에서 제거된 비트 수만큼의 데이터를 임의로 부가한 비트열들을 생성하는 비트열 생성부; 상기 비트열 생성부와 병렬 연결된 하나 이상의 디코더로 구성되고, 상기 비트열들 중 어느 하나를 입력받아 오류 검사 및 오류 정정을 이행하여, 상기 오류 정정 결과를 토대로 오류 정정 가능 여부를 나타내는 정보값을 출력하는 제1디코더; 상기 제1디코더에서 출력하는 정보값 중에서 어느 하나가 오류 정정이 가능한 값을 제공하면, 상기 정보값을 제공하는 제1디코더를 검출하고 상기 검출된 제1디코더로 입력된 비트열을 출력하는 서치부; 상기 서치부가 출력하는 비트열을 입력받아 오류를 검사하고 정정하여 출력하는 제2디코더;를 구비하는 것을 특징으로 한다.
상기한 본 발명은 오류 정정 회로의 출력 데이터의 수를 감소시켜 메모리 저장 공간을 절약하면서도 데이터에 대한 오류 정정을 이행할 수 있는 효과가 있다.
도 1은 종래 기술에 따라 유한 필드 GF(24)을 생성하기 위한 원시 다항식을 도시한 도면.
도 2는 종래 기술에 따라 인코더에서 사용하기 위한 GF(24) 원소를 벡터로 표현한 테이블을 도시한 도면.
도 3 및 도 4는 종래 기술에 따른 오류 정정을 위한 인코더의 구성도.
도 5는 종래 기술에 따른 인코딩 결과를 도시한 도면.
도 6은 종래 기술에 따른 오류 정정을 위한 디코더의 구성도.
도 7은 본 발명의 바람직한 실시예에 따른 오류 정정을 위한 인코딩 장치의 구성도.
도 8은 본 발명의 바람직한 실시예에 따른 오류 정정을 위한 디코딩 장치의 구성도.
도 9는 도 8의 제1~제N(10,8) RS 디코더 중 어느 하나의 구성도.
도 10은 도 8의 제N+1(10,8) RS 디코더의 구성도.
<인코딩 장치>
본 발명의 바람직한 실시예에 따른 오류 정정을 위한 인코딩 장치에 대해 설명한다.
상기 오류 정정을 위한 인코딩 장치는 (10,8) RS 인코더(100)와 데이터 제거부(102)로 구성된다.
상기 (10,8) RS 인코더(100)는 8심볼의 데이터 비트를 입력받아 인코딩하여, 인코딩된 8심볼의 데이터 비트와 2심볼의 패리티 비트를 출력한다. 여기서, 1심볼은 4비트이므로, 8심볼의 데이터 비트는 32비트이고, 8심볼의 데이터 비트와 2심볼의 패리티 비트는 40비트이다.
상기 8심볼의 데이터 비트와 2심볼의 패리티 비트는 데이터 제거부(102)에 입력된다.
상기 데이터 제거부(102)는 상기 8심볼의 데이터 비트에 대해 1심볼당 마지막 하위 1비트를 제거한다. 이에 따라 1심볼당 1비트의 데이터가 제거되어 출력 데이터는 총 32비트가 된다. 이 출력 데이터는 메모리 등에 저장되거나 전송된다.
이와 같이 본 발명은 인코딩에 의해 생성된 패리티 비트의 수와 동일한 수의 데이터를 제거하여, 패리티 비트에 의한 데이터 증가량을 상쇄시킨다. 여기서, 제거 가능한 데이터의 비트수는 상기 패리티 비트에 의해 오류 정정 가능한 데이터 비트 수로 결정된다.
<디코더>
본 발명의 바람직한 실시예에 따른 디코딩 장치는 상기 인코더 장치에 의해 제거된 1비트의 데이터 비트에 임의의 비트를 넣어 오류가 복구되는지 유무를 확인하면서 원래의 데이터 비트를 검출한다.
이러한 디코딩 장치는 비트열 생성부(200)와 제1 내지 제N(10,8) RS 디코더(2021~202N)와 서치부(204)와 제N+1(10,8) RS 디코더(206)로 구성된다.
상기 비트열 생성부(200)는 심볼당 3비트로 감소된 8심볼의 데이터와 2심볼의 데이터를 입력받아, 256개의 경우의 비트열을 생성한다.
예를 들어 설명하면, 심볼당 3비트로 감소된 8심볼의 데이터는 101X, 001X, 101X, 101X, 000X, 010X. 100X, 001X (여기서, X는 0 또는 1이다.)라 할 수 있다. 이 경우 제1비트열은 1010, 0010, 1010, 1010, 0100, 1000, 0010 이고, 제2비트열은 1010, 0010, 1010, 1010, 0100, 1000, 0011이고, 제3비트열은 1010, 0010, 1010, 1010, 0100, 1001, 0010이고, ..., 제N비트열은 1011, 0011, 1011, 1011, 0101, 1001, 0011이다. 이러한 제1 내지 제N비트열 중 어느 하나는 원래의 데이터이며, 본 발명의 디코딩 장치는 이 원래의 데이터를 찾아 디코딩하여 출력한다. 상기 심볼이 8개이므로, 제1 내지 제N비트열의 수는 28(256)개이다.
상기 256개의 비트열은 제1 내지 제N(10,8) RS 디코더(2021~202N)로 입력된다. 상기 제1 내지 제N(10,8) RS 디코더(2021~202N)는 상기 256개의 비트열에 대응되게 256개 구비될 수 있다. 이와달리 상기 제1 내지 제N(10,8) RS 디코더(2021~202N) 수의 감소를 위해 256개보다 작은 수가 구비되는 경우에는 상기 256개의 비트열이 순차적으로 제공될 수도 있다. 예를들어, 상기 제1 내지 제N(10,8) RS 디코더(2021~202N)가 1개 구비되는 경우에는 그 1개의 (10,8)RS 디코더가 256개의 비트열을 순차적으로 제공받아 256회의 처리를 이행하고, 2개 구비되는 경우에는 (10,8) RS 디코더 각각이 128개의 비트열을 순차적으로 제공받아 128회의 처리를 이행한다. 상기 제1 내지 제N(10,8) RS 디코더(2021~202N)의 수는 디코딩 장치의 하드웨어적인 크기와 제조 단가, 처리 속도를 고려하여 적정한 수로 정해진다. 이하 설명에서는 상기 제1 내지 제N(10,8) RS 디코더(2021~202N)가 256개 구비되는 것으로 설명한다.
상기 제1 내지 제N(10,8) RS 디코더(2021~202N)는 256개의 비트열을 각각 제공받아 오류 검사를 이행하고, 그 오류 검사 결과에 따른 오류 정정을 이행하여, 그 오류 정정 결과를 토대로 오류 정정 가능 여부를 나타내는 출력값을 출력한다. 상기 출력값은 오류 정정이 정상적으로 수행될 때에는 "1"로, 오류 정정이 정상적으로 수행되지 않을 때에는 "0"이 된다.
상기 제1 내지 제N(10,8) RS 디코더(2021~202N)는 상기 출력값을 서치부(204)로 제공한다.
상기 서치부(204)는 상기 제1 내지 제N(10,8) RS 디코더(2021~202N)의 출력값 중 1인 (10,8) RS 디코더를 검출하고, 그 검출된 (10,8) RS 디코더로 입력된 비트열을 검출한다.
상기 (10,8) RS 디코더로 입력된 비트열을 제N+1(10,8) RS 디코더(206)로 제공한다.
상기 제N+1(10,8) RS 디코더(206)는 상기 서치부(204)가 제공하는 비트열을 제공받아 오류 검사 및 정정한 후에 8심볼의 데이터 비트를 출력한다.
상기 제1 내지 제N(10,8) RS 디코더(2021~202N)는 그 구성 및 동작이 동일하므로, 이하 제1(10,8) RS 디코더(2021)의 구성 및 동작만을 도 9를 참조하여 설명한다.
상기 제1(10,8) RS 디코더(2021)는 제1오류 검사부(300), 제2오류 검사부(302), 오류복구부(304), 프로세스부(306)와 복구 검사부(308)로 구성된다. 상기 제1오류 검사부(300) 및 제2오류 검사부(302)는 수학식 4에 따른 신드롬들을 계산하고, 그 계산된 신드롬 값들이 제로가 아닌 경우에는 오류 복구부(304)에서 수학식 4에 따른 연립방정식을 통해 오류 심볼 값과 오류 위치를 계산하여 프로세스부(306)로 제공하고, 프로세스부(306)는 상기 오류 심볼 값과 오류 위치를 이용하여 데이터의 오류를 복구한다. 상기 복구 검사부(308)는 상기 프로세스부(306)의 출력을 입력받아, 다시 수학식 4에따른 신드롬들을 계산하고, 그 계산된 신드롬 값들이 제로인지 여부를 통해 오류 정정 가능 여부를 나타내는 출력값을 출력한다.
상기 제N+1(10,8) RS 디코더(206)의 구성 및 동작만을 도 10을 참조하여 설명한다.
상기 제N+1(10,8) RS 디코더(206)는 제1오류 검사부(400) 및 제2오류 검사부(402), 오류복구부(404), 프로세스부(406)로 구성된다. 상기 제1오류 검사부(400) 및 제2오류 검사부(402)는 신드롬을 계산하고, 그 계산된 신드롬 값이 제로가 아닌 경우에는 오류 복구부(404)에서 오류 심볼 값과 오류 위치를 계산하여 프로세스부(406)로 제공하고, 프로세스부(406)는 상기 오류 심볼 값과 오류 위치를 이용하여 데이터의 오류를 복구한다.
100 : (10,8) RS 인코더
102 : 데이터 제거부
200 : 데이터 비트 조합부
2021~202N : 제1 내지 제N (10,8) RS 디코더
204 : 서치부
206 : 제N+1(10,8) RS 디코더

Claims (7)

  1. 오류 정정을 위한 디코딩 장치에 있어서,
    인코딩에 의해 생성된 패리티 비트의 수와 동일한 수의 데이터가 제거된 하나 이상의 심볼 단위의 데이터 비트와 패리티 비트를 제공받아,
    상기 하나 이상의 심볼 단위의 데이터 비트에서 제거된 비트 수만큼의 데이터를 임의로 부가한 비트열들을 생성하는 비트열 생성부;
    상기 비트열 생성부와 병렬 연결된 하나 이상의 디코더로 구성되고, 상기 비트열들 중 어느 하나를 입력받아 오류 검사 및 오류 정정을 이행하여, 상기 오류 정정 결과를 토대로 오류 정정 가능 여부를 나타내는 정보값을 출력하는 제1디코더;
    상기 제1디코더에서 출력하는 정보값 중에서 어느 하나가 오류 정정이 가능한 값을 제공하면, 상기 정보값을 제공하는 제1디코더를 검출하고 상기 검출된 제1디코더로 입력된 비트열을 출력하는 서치부;
    상기 서치부가 출력하는 비트열을 입력받아 오류를 검사하고 정정하여 출력하는 제2디코더;
    를 구비하는 것을 특징으로 하는 오류 정정을 위한 디코딩 장치.
  2. 제1항에 있어서,
    상기 하나 이상의 제1디코더는,
    상기 비트열들의 수에 대응되게 구비되어, 상기 하나 이상의 심볼 단위의 데이터비트와 패리티 비트를 1회에 처리하도록 구성되거나,
    상기 비트열들의 수보다 작은 수가 구비되어, 상기 하나 이상의 심볼 단위의 데이터 비트와 패리티 비트를 2회 이상에 처리하도록 구성됨을 특징으로 하는 오류 정정을 위한 디코딩 장치.
  3. 제1항에 있어서,
    상기 하나 이상의 제1디코더 및 상기 제2디코더는 (10,8) RS 디코더임을 특징으로 하는 오류 정정을 위한 디코딩 장치.
  4. 오류 정정을 위한 디코딩 방법에 있어서,
    인코딩에 의해 생성된 패리티 비트의 수와 동일한 수의 데이터가 제거된 하나 이상의 심볼 단위의 데이터 비트와 패리티 비트를 제공받아, 상기 심볼 단위의 데이터 비트에서 제거된 비트 수만큼의 데이터를 임의로 부가한 비트열들을 생성하는 비트열들을 생성하는 단계;
    상기 비트열들 중 어느 하나를 입력받아 오류 검사 및 오류 정정을 이행하여, 상기 오류 정정 결과를 토대로 오류 정정 가능 여부를 판별하는 정보값을 출력하는 제1 디코딩 단계;
    상기 제1 디코딩 단계에서 상기 정보값이 오류 정정이 가능한 것으로 판별되면, 상기 판별된 비트열을 검출하고 상기 검출된 비트열에 대해 오류를 검사하고 정정하여 출력하는 제2 디코딩 단계;
    를 포함하는 것을 특징으로 하는 오류 정정을 위한 디코딩 방법.
  5. 제4항에 있어서,
    상기 제1 디코딩 단계는,
    상기 비트열들의 수에 대응되게 구비되어, 상기 심볼 단위의 데이터비트와 패리티 비트를 1회에 처리하도록 구성되거나,
    상기 비트열들의 수보다 작은 수가 구비되어, 상기 심볼 단위의 데이터 비트와 패리티 비트를 2회 이상에 처리하도록 구성됨을 특징으로 하는 오류 정정을 위한 디코딩 방법.
  6. 제4항에 있어서,
    상기 제1 디코딩 단계 및 제2 디코딩 단계는 (10,8) RS 디코더를 이용하는 것을 특징으로 하는 오류 정정을 위한 디코딩 방법.
  7. 삭제
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* Cited by examiner, † Cited by third party
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US20050138516A1 (en) * 2003-12-04 2005-06-23 Yedidia Jonathan S. Decoding Reed-Solomon codes and related codes represented by graphs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050138516A1 (en) * 2003-12-04 2005-06-23 Yedidia Jonathan S. Decoding Reed-Solomon codes and related codes represented by graphs

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* Cited by examiner, † Cited by third party
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서인호 외 3인, "과학기술위성 3호 대용량 메모리에 대한 오류복구 코드 및 SEU 시험 결과 분석," 한국항공우주학회지 제38권 제1호, pp. 87-93, 2010.01.. *
서인호 외 3인, "과학기술위성 3호 대용량 메모리에 대한 오류복구 코드 및 SEU 시험 결과 분석," 한국항공우주학회지 제38권 제1호, pp. 87-93, 2010.01..*

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