JP2014525705A - デジタルエラー訂正 - Google Patents
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Abstract
Description
ハミングコードパリティを用いたエラー検出
P1 = C0 ・ C2 ・ C4 (1)
P2 = C1 ・ C2 ・ C3 ・ C4 (2)
P3 = C0 ・ C3 ・ C4 (3)
P4 = C1 ・ C2 ・ C4 (4)
CP0 = C0 ・ C10 (5)
CP1 = C5 ・ C15 (6)
CP2 = C1 ・ C11 (7)
CP3 = C6 ・ C16 (8)
複数エラー訂正
BCH符号パリティを用いたエラー検出
M(x) = C4x4+C3x3+C2x2+C1x+C0 (9)
xn-kM(x) = xn-k(C4x4 + C3x3 + C2x2 + C1x + C0)
= C4x14 +C3x13 +C2x12 +C1x11 +C0x10 (10)
P(x) = xn-kM(x) modg(x) (11)
P(x) = p9x9 + p8x8 + p7x7 + p6x6 + p5x5 + p4x4 + p3x3 + p2x2 + p1x1 + p0 (12)
p0 = c0+c2+c4, p0 = d0+d2+d4+e0+e1+ e2+e3,
p1=c0+c1+c2+c3+c4, p1=d0+d1+d2+d3+d4,
p2=c0+c1+c3, p2=d0+d1+d3+e1+e2+e3,
p3=c1+c2+c4, p3=d1+d2+d4+e0+e2+e3,
p4=c0+c3+c4, p4= d0+d3+d4+e0+e2,
p5=c0+c1+c2, p5=d0+d1+d2+e2,
p6=c1+c2+c3, p6=d1+d2+d3+e0+e3,
p7=c2+c3+c4, p7=d2+d3+d4+e1,
p8=c0+c2+c3, p8=d0+d2+d3+e0+e1+e3,
p9=c1+c3+c4, p9=d0+d3+d4+e0+e2
レイハニ‐マゾレー、エムエーハサン、「GF(2m)上の多項式に基づいた乗算のための低複雑度なビットパラレルアーキテクチャ」、アイトリプルイートランスコンピューターズ、53号、8巻、945−959ページ、2004年(Reyhani-Masoleh and M. A. Hasan, “Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2m),” IEEE Trans. Computers, vol. 53, no. 8, pp. 945-959, 2004)
デジットシリアル乗算器(Digit Serial Multipliers)上の交差符号(Cross Codes)
実験結果
提案された実装の面積および電力の解析
様々な乗算器のサイズの面積のオーバーヘッドの比較
レイハニ‐マゾレー、エムエーハサン、「GF(2m)上の多項式に基づいた乗算のための低複雑度なビットパラレルアーキテクチャ」、アイトリプルイートランスコンピューターズ、53号、8巻、945−959ページ、2004年(A. Reyhani-Masoleh and M. A. Hasan, “Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2m),” IEEE Trans. Computers, vol. 53, no. 8, pp. 945-959, 2004)
ジェイマシュー、ジェイシン、エーエムジャビー、エムホセイナバディ、ディーケープラダン「LDPC符号を用いた耐障害性のビットパラレルな有限体乗算器」、回路とシステムにおけるアイトリプルイー国際シンポジウム会報、2008年、1684−1687ページ(J. Mathew, J. Singh, A. M. Jabir, M. Hosseinabady, and D. K. Pradhan, “Fault Tolerant Bit Parallel Finite Field Multipliers using LDPC Codes,” in Proceedings of the IEEE International Symposium on Circuits and Systems, 2008, pp. 1684-1687)
エムポーラッカパランビル、ジェイマシュー、エーエムジャビー、ディーケープラダン、エスピーモハンティ、「有限体乗算回路上のBCHコードに基づいたマルチビットエラー訂正」、第12回高品質電子設計に関するアイトリプルイー国際シンポジウム会報、2011年、615−620ページ(M. Poolakkaparambil, J. Mathew, A. M. Jabir, D. K. Pradhan, and S. P. Mohanty, “BCH Code Based Multiple Bit Error Correction in Finite Field Multiplier Circuits,” in Proceedings of the 12th IEEE International Symposium on Quality Electronic Design, 2011, pp. 615-620)
Claims (27)
- クロック信号を受信可能に構成されたエラー訂正回路であって、
第1の入力および第2の入力から第1の出力を生成するように構成された構成要素と、
前記第1の出力と、前記第1の入力と、前記第2の入力とに基づいて、第1の出力にエラーが検出されたか否かを示すエラーフラグを生成するように構成されたエラー検出器と、
前記第1の出力と、前記第1の入力と、前記第2の入力とに基づいて、クロック信号のタイミングとなる事象から始まる第1の期間後に訂正出力を生成するのに適した訂正生成器と、
前記クロック信号のタイミングとなる事象から始まる第2の期間後にエラー訂正回路の出力を生成するように構成された出力生成器とを有し、
前記エラーフラッグが、前記第1の出力においてエラーが検出されたことを示しているときに、前記第2の期間は前記第1の期間より長くなり、
前記エラーフラッグが、前記第1の出力においてエラーが検出されていないことを示しているときに、前記第2の期間は前記第1の期間と同じか、または、短くなり、
前記エラーフラッグが前記第1の出力においてエラーが検出されたことを示しているときに、エラー訂正回路の前記出力は、前記第1の出力と前記訂正出力との組み合わせを有することにより前記第1の出力で検出されたエラーが訂正されるか、または、前記エラーフラッグが前記第1の出力においてエラーが検出されたことを示しているときに、エラー訂正回路の前記出力が前記第1の出力に一致することを特徴とするエラー訂正回路。 - 前記出力生成器は、出力を有する出力レジスタを有し、前記出力レジスタの前記出力は、前記エラー訂正回路の前記出力であり、
前記エラーフラグが前記第1の出力にエラーがあることを示しているときに、前記出力生成器は、前記出力レジスタが前記出力を更新するのを遅らせるように構成されることで、前記第2の期間を前記第1の期間より長くさせることを特徴とする請求項1に記載のエラー訂正回路。 - 前記出力生成器は、前記クロック信号と、前記エラーフラグとに基づいてゲートクロックを生成するように構成されている出力可能化要素を有し、
前記エラーフラグが前記第1の出力にエラーが検出されたことを示しているときに、前記出力レジスタは自身に入力されたクロックにおいて、前記ゲートクロックを受信することで前記出力レジスタがその出力の更新を遅らせることを特徴とする請求項1または2に記載のエラー訂正回路。 - チェックビット生成器をさらに有し、
前記チェックビット生成器は、前記第1の入力と前記第2の入力とに基づいて、少なくとも1つのチェックビットを生成するように構成され、
前記エラー検出器と、前記訂正生成器とは、それぞれ、前記第1の出力と、前記少なくとも1つのチェックビットとに基づいて、前記エラーフラグと、前記訂正出力とを生成するように構成されていることを特徴とする請求項1乃至3の何れか1項に記載のエラー訂正回路。 - 前記エラー検出器は、前記第1の出力と前記少なくとも1つのチェックビットとに基づいて前記エラーフラグを生成するように構成され、
前記エラーフラグは、前記エラー検出器が、前記エラー検出器が検出可能な複数の異なったエラーのうちから任意の1つのエラーを検出したかどうかを示し、
前記複数の異なったエラーは、前記第1の出力に含まれるエラーと、前記少なくとも1つのチェックビットに含まれるエラーとを有することを特徴とする請求項4に記載のエラー訂正回路。 - 前記訂正生成器は、前記第1の出力と前記少なくとも1つのチェックビットとに基づいて、前記訂正出力を生成するのに適しており、前記訂正出力は、複数の異なるエラーのうち任意の1つのエラーを訂正するのに適しており、
前記複数の異なったエラーは、前記第1の出力に含まれるエラーと、前記少なくとも1つのチェックビットに含まれるエラーとを有することを特徴とする請求項4または5に記載のエラー訂正回路。 - 前記チェックビット生成器は、前記第1の出力を個別に生成することなく、前記第1の入力と前記第2の入力とから、直接的に前記少なくとも1つのチェックビットを生成するように構成されていることを特徴とする請求項4乃至6の何れか1項に記載のエラー訂正回路。
- 前記訂正生成器は、エラー位置決め多項式を生成し、前記エラー位置決め多項式の根を求めることにより前記訂正出力を生成し、
前記訂正生成器は前記第1の出力に対応した根のみを求めることを特徴とする請求項1乃至7の何れか1項に記載のエラー訂正回路。 - 前記出力を生成するように構成された前記構成要素は、前記第1の入力と前記第2の入力とに算術演算を施すことによって前記第1の出力を生成するように構成されていることを特徴とする請求項1乃至8の何れか1項に記載のエラー訂正回路。
- 前記算術演算は、ガロア体GF(2k)における乗算といった有限体の算術演算である請求項9に記載のエラー訂正回路。
- 図3から図6を参照して記載されるエラー訂正回路に相当するエラー訂正回路。
- 第1の入力と、第2の入力とから第1の出力を生成するように構成された構成要素と、
前記第1の出力と前記第1の入力と前記第2の入力とに基づいて、前記第1の出力のエラーを訂正するために前記第1の出力に結合することが可能な訂正出力を生成するように構成された訂正生成器と、
前記訂正出力と前記第1の出力とを結合し、第1の出力に含まれるエラーが訂正された第2の出力を生成するように構成された結合器とを有するエラー訂正回路。 - チェックビット生成器をさらに有し、
前記チェックビット生成器は、前記第1の入力と前記第2の入力とに基づいて、少なくとも1つのチェックビットを生成するように構成され、
前記訂正生成器は、前記第1の出力と、前記少なくとも1つのチェックビットとに基づいて、前記訂正出力とを生成するように構成されていることを特徴とする請求項12に記載のエラー訂正回路。 - 前記チェックビット生成器は、前記第1の出力を個別に生成することなく、前記第1の入力と前記第2の入力とから直接的に前記少なくとも1つのチェックビットを生成するように構成されていることを特徴とする請求項13に記載のエラー訂正回路。
- 前記エラー検出器は、前記第1の出力と前記少なくとも1つのチェックビットとに基づいて前記エラーフラグを生成するように構成され、
前記エラーフラグは、前記エラー検出器が、前記エラー検出器が検出可能な複数の異なったエラーのうちから任意の1つのエラーを検出したかどうかを示し、
前記複数の異なったエラーは、前記第1の出力に含まれるエラーと、前記少なくとも1つのチェックビットに含まれるエラーとを有することを特徴とする請求項13または14に記載のエラー訂正回路。 - 前記訂正生成器は、前記第1の出力と前記少なくとも1つのチェックビットとに基づいて、前記訂正出力を生成するのに適しており、前記訂正出力は、複数の異なるエラーのうち任意の1つのエラーを訂正するのに適しており、
前記複数の異なったエラーは、前記第1の出力に含まれるエラーと、前記少なくとも1つのチェックビットに含まれるエラーとを有することを特徴とする請求項13乃至15の何れか1項に記載のエラー訂正回路。 - 前記訂正生成器は、エラー位置決め多項式を生成し、前記エラー位置決め多項式の根を求めることにより前記訂正出力を生成し、
前記訂正生成器は前記第1の出力に対応した根のみを求めることを特徴とする請求項12乃至16の何れか1項に記載のエラー訂正回路。 - 前記出力を生成するように構成された前記構成要素は、前記第1の入力と前記第2の入力とに算術演算を施すことによって前記第1の出力を生成するように構成されていることを特徴とする請求項12乃至17の何れか1項に記載のエラー訂正回路。
- 前記算術演算は、ガロア体GF(2k)における乗算といった有限体の算術演算である請求項18に記載のエラー訂正回路。
- 前記出力は、複数のビットを有し、
前記訂正生成器は、前記出力ビットを第1のグループの組に割当て、前記第1のグループの組の各グループに第1のエラー検出ステップを実行し、前記出力ビットを第2のグループの組に割り当て、前記第2のグループの組の各グループに第2のエラー検出ステップを実行し、エラーの位置を特定するエラー位置ステップを実行するために前記第1のエラー検出ステップと前記第2のエラー検出ステップとの結果を使用するように構成されることを特徴とする請求項1乃至19の何れか1項に記載のエラー訂正回路。 - 複数の出力ビットを有するシステム出力を受信し、
前記複数の出力ビットを第1のグループの組に割当て、前記第1のグループの組の各グループに第1のエラー検出ステップを実行し、
前記複数の出力ビットを第2のグループの組に割り当て、前記第2のグループの組の各グループに第2のエラー検出ステップを実行し、
エラーの位置を特定するエラー位置ステップを実行するために前記第1のエラー検出ステップと前記第2のエラー検出ステップとの結果を使用し、
前記受信した出力と、前記エラー位置ステップの前記結果とから、訂正された出力を生成するように構成されることを特徴とするエラー訂正回路。 - 各出力ビットは、前記第1のグループの組の1つのグループと、前記第2のグループの組の1つのグループとの要素であることを特徴とする請求項20または21に記載のエラー訂正回路。
- 前記第1のグループの組と前記第2のグループの組とは、前記出力ビットの各ビットに対して、前記各ビットが要素となっている第1のグループの組のグループを特定すること、および、前記各ビットが要素となっている第2のグループの組のグループを特定すること、によって出力ビットを一意的に特定するように構成されていることを特徴とする請求項20乃至22の何れか1項に記載のエラー訂正回路。
- 割当てサブ回路、第1のエラー検出サブ回路、第2のエラー検出サブ回路、エラー位置サブ回路、訂正サブ回路の少なくとも1つをさらに有することを特徴とする請求項20乃至23の何れか1項に記載のエラー訂正回路。
- 前記各エラー検出ステップは、関連するグループのビットエラーの数を特定するように構成されていることを特徴とする請求項20乃至24に記載のエラー訂正回路。
- 前記各エラー検出ステップは、関連するグループのエラー検出符号を生成するように構成されていることを特徴とする請求項20乃至25の何れか1項に記載のエラー訂正回路。
- 図1、2、または、図3,4を参照して記載されるエラー訂正回路。
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