JP2013198052A - 伝送システム、復号装置、メモリコントローラおよびメモリシステム - Google Patents
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Abstract
【解決手段】実施形態によれば、低密度パリティ検査符号に基づく符号化データを復号する復号装置が提供される。復号装置は、変数ノード演算部と、チェックノード演算部と、伝送路と、復号部とを備えている。前記変数ノード演算部は、第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する。前記チェックノード演算部は、前記第2の確率情報に基づいて前記第1の確率情報を生成する。前記伝送路は、前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する。また、前記伝送路により伝送される前記第1の確率情報および前記第2の確率情報の少なくとも一方は、時間信号で表される。
【選択図】図1
Description
図1は、第1の実施形態に係る伝送システム100の概略ブロック図である。伝送システム100は、送信部1と、回路2と、受信部3とを備えている。この伝送システムは、デジタル信号DINを、送信部1から受信部3へ伝送し、デジタル信号DINと等価、もしくはこれと関連するデジタル信号DOUTを得るものである。
第2の実施形態は、回路2がスイッチである例を示す。
第3の実施形態は、回路2が論理回路から構成される演算回路である例を示す。
第4の実施形態は、回路2が別のDTCから構成される加算器である例を示す。
第5の実施形態は、定数倍を行う例を示す。より具体的には、デジタル信号DINを係数m倍してデジタル信号DOUTとするものである。
第6の実施形態は第5の実施形態の変形例であり、デジタル信号DINの符号が変換されたデジタル信号DOUTを得るものである。
第7の実施形態は、DTC11およびTDC31を用いて、低密度パリティ検査(Low Density Parity Check、以下LDPCと呼ぶ)符号により符号化されたデータを復号するものである。LDCP符号は誤り訂正符号の一種であり、その高い誤り訂正能力から種々の広帯域無線通信規格やNAND型フラッシュメモリ等記憶装置に用いられつつある。
図17の復号装置200は、例えばメモリ装置のメモリコントローラに搭載することができる。
11,111,112 DTC
12,120〜123 単位遅延回路
12a 遅延素子
12b スイッチ
2 回路
2a スイッチ
2b 論理積回路
2c DTC
3 受信部
31,311,312 TDC
321〜324 遅延素子
331〜334 Dフリップフロップ
41 受信部
42 初期LLR算出部
43 硬判定部
44 パリティ検査部
45 演算部
51 変数ノード演算部
52 伝送路
53 チェックノード演算部
61,611〜61n,71,711〜71n TDC
62,72 DSP
620〜62n 符号調整部
63,630〜63n,73 DTC
741〜74n 符号抽出部
75 符号算出部
760〜76n 論理積回路
100,100a〜100d 伝送システム
200 復号装置
Claims (16)
- 低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する変数ノード演算部と、
前記第2の確率情報に基づいて前記第1の確率情報を生成するチェックノード演算部と、
前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
前記第2の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
前記変数ノード演算部は、
それぞれが、前記第1の時間信号を、第1のデジタル信号に変換する複数の第1の時間−デジタル変換器と、
前記複数の第1の時間−デジタル変換器から出力される複数の前記第1のデジタル信号を加算して前記第2の時間信号を生成する加算回路と、を有し、
前記加算回路は、縦続接続される複数の単位遅延回路を有し、
前記単位遅延回路のそれぞれは、前記複数の第1のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
最終段の前記単位遅延回路から前記第2の時間信号が出力され、
前記チェックノード演算部は、
それぞれが、前記第2の時間信号を、第2のデジタル信号に変換する複数の第2の時間−デジタル変換器と、
複数の前記第2のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第2のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
前記最小値に基づいて前記第1の時間信号を生成するデジタル−時間変換器と、を有し、
基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする復号装置。 - 低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する変数ノード演算部と、
前記第2の確率情報に基づいて前記第1の確率情報を生成するチェックノード演算部と、
前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
前記第2の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
前記伝送路により伝送される前記第1の確率情報および前記第2の確率情報の少なくとも一方は、時間信号で表されることを特徴とする復号装置。 - 前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
前記変数ノード演算部は、前記第1の時間信号を第1のデジタル信号に変換し、前記第1のデジタル信号および前記符号化データに基づいて前記第2の確率情報を生成することを特徴とする請求項2に記載の復号装置。 - 前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
前記変数ノード演算部は、
それぞれが、前記第1の時間信号を、前記第1のデジタル信号に変換する複数の第1の時間−デジタル変換器と、
前記複数の第1の時間−デジタル変換器から出力される複数の前記第1のデジタル信号を加算して前記第2の時間信号を生成する加算回路と、を有し、
前記加算回路は、縦続接続される複数の単位遅延回路を有し、
前記単位遅延回路のそれぞれは、前記複数の第1のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
最終段の前記単位遅延回路から前記第2の時間信号が出力されることを特徴とする請求項3に記載の復号装置。 - 前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
前記チェックノード演算部は、前記第2の時間信号を第2のデジタル信号に変換し、前記第2のデジタル信号に基づいて前記第1の確率情報を生成することを特徴とする請求項2乃至4のいずれかに記載の復号装置。 - 前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
前記チェックノード演算部は、
それぞれが、前記第2の時間信号を、前記第2のデジタル信号に変換する複数の第2の時間−デジタル変換器と、
複数の前記第2のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第2のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
前記最小値に基づいて前記第1の時間信号を生成するデジタル−時間変換器と、を有し、
基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする請求項5に記載の復号装置。 - データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
前記符号化データを記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
前記記憶装置から読み出された符号化データを復号する請求項1乃至6のいずれかに記載の復号装置と、を備えることを特徴とするメモリコントローラ。 - 記憶装置と、
データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
前記符号化データを前記記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
前記記憶装置から読み出された符号化データを復号する請求項1乃至6のいずれかに記載の復号装置と、を備えることを特徴とするメモリシステム。 - 第1のデジタル信号を第1の時間信号に変換するデジタル−時間変換器と、
第2の時間信号を第2のデジタル信号に変換する時間−デジタル変換器と、
前記第1の時間信号に基づく前記第2の時間信号を、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1のデジタル信号に対応し、
基準時刻と前記第2の時間信号の電圧信号が遷移する時刻との時間差が前記第2のデジタル信号に対応することを特徴とする伝送システム。 - 前記回路は、前記第1の時間信号を前記第2の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する伝送路を有することを特徴とする請求項9に記載の伝送システム。
- 前記回路は、前記第1の時間信号を前記第2の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送するか否かを制御するスイッチを有することを特徴とする請求項9または10に記載の伝送システム。
- 前記回路は、前記第1の時間信号と第3の時間信号との論理演算を行って、前記第1の時間信号および前記第3の時間信号の最小値を示す前記第2の時間信号を生成する論理回路を有することを特徴とする請求項9乃至11のいずれかに記載の伝送システム。
- 前記回路は、前記第1の時間信号を第3のデジタル信号に応じた時間だけ遅延させて、前記第1のデジタル信号の値と前記第3のデジタル信号の値との和を示す前記第2の時間信号を生成する遅延回路を有することを特徴とする請求項9乃至11のいずれかに記載の伝送システム。
- 前記デジタル−時間変換器は、前記第1のデジタル信号を、基準時刻から前記第1のデジタル信号の値に略比例する時間が経過した後に電圧が遷移する前記第1の時間信号に変換し、
前記時間−デジタル変換器は、前記第2の時間信号の電圧が遷移する時刻と基準時刻との時間差に略比例する値を有する前記第2のデジタル信号に変換し、
前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、同じまたは異なることを特徴とする請求項9乃至13のいずれかに記載の伝送システム。 - 前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、符号が互いに異なることを特徴とする請求項14に記載の伝送システム。
- 前記デジタル−時間変換器の比例係数、および、前記時間−デジタル変換器の比例係数の少なくとも一方は、制御信号に応じて設定されることを特徴とする請求項14または15に記載の伝送システム。
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