TWI762908B - 串接式擴增裝置及包含其之串接式系統 - Google Patents

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Abstract

本案提供一種串接式擴增裝置及包含其之串接式系統，擴增裝置包含：控制模組、緩衝模組、儲存模組以及選擇輸出模組。串接式系統包含處理器以及複數個擴增裝置，透過由複數個擴增裝置判斷接收之資料封包為寫入指令、讀取指令或通過指令， 處理器得以同時控制該複數個擴增裝置。

Description

串接式擴增裝置及包含其之串接式系統
本案係關於一種串接式擴增裝置及包含該擴增裝置之串接式系統，尤其是一種僅需控制端提供兩個腳位就得以同時控制多個擴增裝置的系統。
在現行的驅動器控制中，控制端(例如，處理器)通常以兩根訊號線來控制一組驅動器，若控制越多組驅動器，控制端就會需要使用越多腳位來控制多個驅動器。參照第7圖，其繪示根據習知技術之控制系統700之方塊圖。在第7圖中，控制系統700包含處理器701與擴增裝置DR1~DRn，其中處理器701以兩個不同腳位來控制擴增裝置DR1~DRn中的每一個，即，當處理器701要控制越多擴增裝置，就需要使用更多腳位。
另外，像是I2C，SMBus等的傳輸方式，還需要加入位址(Address)或ID來辨別裝置的硬體設計，增加了設計上的複雜性。
有鑑於上述習知技術的問題，本發明提供一種串接式擴增裝置，其包含擴增裝置輸入端、控制模組以及擴增裝置輸出端，擴增裝置輸入端係設置以接收資料封包，控制模組連接擴增裝置輸入端，並包含解碼單元以及判斷單元，解碼單元對資料封包進行解碼，其中判斷單元判斷經解碼之資料封包之指令為第一次收到，則判斷單元執行該指令，判斷單元判斷經解碼之資料封包之指令並非第一次收到，則判斷單元係將資料封包透過擴增裝置輸出端傳送至另一個串接式擴增裝置。
較佳地，判斷單元判斷經解碼之資料封包中沒有包含指令，則判斷單元可以將資料封包透過擴增裝置輸出端傳送至另一個串接式擴增裝置。
較佳地，串接式擴增裝置可以包含計數器，當擴增裝置輸入端接收到資料封包，則計數器累加，當計數器計數到預設值，則計數器歸零且判斷單元將經解碼之資料封包之指令視為第一次收到。
較佳地，串接式擴增裝置可以進一步包含緩衝模組、儲存模組以及選擇輸出模組。緩衝模組連接控制模組以及擴增裝置輸入端，資料封包暫存於緩衝模組。儲存模組連接控制模組以及緩衝模組，儲存應用裝置之功能程式及讀取資料。選擇輸出模組連接控制模組、緩衝模組以及儲存模組，接收讀取資料或資料封包。擴增裝置輸出端連接選擇輸出模組，輸出讀取資料或資料封包。其中當判斷單元判斷資料封包之指令為寫入指令，控制模組將解碼之資料寫入功能程式；當判斷單元判斷資料封包之指令為讀取指令，控制模組將讀取資料輸出至選擇輸出模組；當判斷單元判斷資料封包之指令並非第一次收到，將該指令視為通過指令，判斷單元係將資料封包透過擴增裝置輸出端傳送至另一個串接式擴增裝置。
較佳地，資料封包可以包含指令碼，判斷單元可以讀取指令碼以判斷資料封包為寫入指令或讀取指令。
較佳地，當判斷單元讀取之指令碼與前一資料封包之指令碼相同，可以判斷資料封包為通過指令。
較佳地，控制模組可以包含計數器，判斷單元可以讀取計數器之計數值以判斷資料封包為寫入指令、讀取指令或通過指令。
較佳地，功能程式可以包含驅動程式，當資料封包為寫入指令時，解碼單元對資料封包解碼以取得驅動程式之參數資料。
根據本發明另一目的，提供一種串接式系統，其包含處理器以及複數個擴增裝置。處理器包含輸出端及輸入端，由輸出端依序輸出資料封包。複數個擴增裝置為如前所述的任一種串接式擴增裝置，複數個擴增裝置分別通過輸出端串接至下一擴增裝置之輸入端，複數個擴增裝置中的第一擴增裝置的輸入端連接於處理器之輸出端，而複數個擴增裝置的最末擴增裝置的輸出端連接於處理器之輸入端。其中，複數個擴增裝置分別判斷接收之資料封包為寫入指令、讀取指令或通過指令，當資料封包為寫入指令，將資料封包解碼以取得應用裝置的參數資料，並將參數資料寫入應用裝置之功能程式；當資料封包為讀取指令，將應用裝置的讀取資料輸出；當資料封包為通過指令，複數個擴增裝置將資料封包傳送至下一擴增裝置。
較佳地，串接式系統可以包含數量偵測模式，在數量偵測模式中，處理器依序傳送複數個偵測封包至複數個擴增裝置，由處理器之輸入端接收到首個偵測封包的發送次序值，判斷複數個擴增裝置之裝置數量。
較佳地，處理器可以依據裝置數量設定資料封包之指令循環。
較佳地，當處理器輸出之偵測封包之數量達到一預設發送上限而處理器之輸入端仍未收到複數個偵測封包中的任何一個，則處理器進入裝置偵錯模式，處理器之輸出端依序傳送偵錯封包至複數個擴增裝置，複數個擴增裝置於收到偵錯封包後由其輸入端回傳回覆資料至處理器之輸出端，處理器於輸出端未接收回覆資料的發送次序值，判斷複數個擴增裝置之錯誤位置。
較佳地，處理器可以輸出偵錯指令以進入裝置偵錯模式，處理器之輸出端依序傳送偵錯封包至複數個擴增裝置，複數個擴增裝置於收到偵錯封包後由其輸入端回傳回覆資料至處理器之輸出端，處理器於輸出端未接收回覆資料的發送次序值，判斷複數個擴增裝置之錯誤位置。
較佳地，資料封包可以包含最終指令，複數個擴增裝置於收到最終指令後，於寫入指令與讀取指令之間進行切換。
較佳地，處理器與複數個擴增裝置之間包含非同步UART介面。
根據本案提供之串接式擴增裝置及包含其之串接式系統具備了至少下列的優勢：(1) 控制端只需要使用兩根訊號線，就可以控制多組擴增裝置，控制端可以保留更多腳位用於其他功能，因此可大幅降低驅動控制成本。(2) 實現點對點的簡易傳輸，改善了其他傳輸方式(I2 C，SM匯流排)需加入位址或ID來辨別擴增裝置的設計，降低了設計上的複雜性。(3) 加入了數量偵測模式及裝置偵錯模式，可讓使用者易於偵查擴增裝置數量，或是辨別在那個擴增裝置上的連接錯誤。
為利貴審查委員瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合所附圖式，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附圖式的比例與配置關係解讀、侷限本發明於實際實施上的申請專利範圍，合先敘明。
請先參照第1(A)圖，其繪示根據本發明一實施例之串接式擴增裝置方塊圖。參照第1(A)圖，串接式擴增裝置100-1包含擴增裝置輸入端a1 、控制模組101以及擴增裝置輸出端b1 ，擴增裝置輸入端a1 係設置以接收資料封包，控制模組101連接擴增裝置輸入端a1 ，並包含解碼單元1011以及判斷單元1012，解碼單元1011對資料封包進行解碼，其中判斷單元1012判斷經解碼之資料封包之指令為第一次收到，則判斷單元1012執行該指令，判斷單元1012判斷經解碼之資料封包之指令並非第一次收到，則判斷單元1012係將資料封包透過擴增裝置輸出端b1 傳送至另一個串接式擴增裝置。
根據本發明一實施例，判斷單元1012判斷經解碼之資料封包中沒有包含指令，則判斷單元1012可以將資料封包透過擴增裝置輸出端b1 傳送至另一個串接式擴增裝置。
根據本發明一實施例，串接式擴增裝置100-1可以包含計數器，當擴增裝置輸入端a1 接收到資料封包，則計數器累加，當計數器計數到預設值，則計數器歸零且判斷單元1012將經解碼之資料封包之指令視為第一次收到。
應注意的是，判斷單元1012可根據多種條件來判斷經解碼之資料封包之指令是否是第一次收到，例如，判斷單元1012可根據指令類型來做判斷，例如，假設判斷單元1012依序收到三個寫入指令以及三個讀取指令時，判斷單元1012可判斷第一個寫入指令為第一次收到，而第二個寫入指令以及第三個寫入指令的類型與第一個寫入指令相同，因此判斷單元1012可判斷第二個寫入指令以及第三個寫入指令並非第一次收到。
例如，在一實施例，判斷單元1012可根據一計數值以及一操作數值來做判斷，每次判斷單元1012接收到指令後都會累加計數值，而累加後的計數值達到操作數值就會被歸零，當判斷單元1012接收到指令且計數值為0時，判斷單元1012判斷所接收之指令為第一次收到，接著累加計數值；當判斷單元1012接收到指令且計數值為0時，判斷單元1012判斷所接收之指令並非第一次收到，接著累加計數值。在其他實施例，每次判斷單元1012接收到指令後也可累減計數值，而當累減後的計數值達到零就會回到操作數值。
參照第1(B)圖，其繪示根據本發明另一實施例之串接式擴增裝置方塊圖。參照第1(B)圖，相較於串接式擴增裝置100-1，串接式擴增裝置100-2更包含緩衝模組102、儲存模組103以及選擇輸出模組104。串接式擴增裝置100-2由擴增裝置輸入端a1 接收資料封包，控制模組101連接擴增裝置輸入端a1 ，並包含解碼單元1011以及判斷單元1012，解碼單元1011對資料封包進行解碼。緩衝模組102連接控制模組101以及擴增裝置輸入端a1 ，資料封包暫存於緩衝模組102。
儲存模組103連接控制模組101以及緩衝模組102，儲存應用裝置之功能程式及讀取資料。選擇輸出模組104連接控制模組101、緩衝模組102以及儲存模組103，接收讀取資料或資料封包。擴增裝置輸出端b1 連接選擇輸出模組104，輸出讀取資料或資料封包。其中當判斷單元1012判斷資料封包之指令為寫入指令，控制模組101將解碼之資料寫入功能程式；當判斷單元1012判斷資料封包之指令為讀取指令，控制模組101將讀取資料輸出至選擇輸出模組104；當判斷單元1012判斷資料封包之指令並非第一次收到，將該指令視為通過指令，判斷單元1012將資料封包透過擴增裝置輸出端b1 傳送至另一個串接式擴增裝置。
根據本發明一實施例，功能程式可以包含驅動程式，當資料封包為寫入指令時，解碼單元1011對資料封包解碼以取得驅動程式之參數資料。根據本發明一實施例，應用裝置可以是風扇，功能程式可以包含驅動風扇的驅動程式，以參數資料驅動風扇，所述參數資料可以是例如風扇的預期轉速。此外，串接式擴增裝置100-2讀取由風扇輸出的資料，作為讀取資料，讀取資料可以像是風扇的實際轉速。但是本發明不限於此，讀取資料可以是說明風扇的任何狀態的數據。
根據本發明一實施例，資料封包可以包含指令碼，判斷單元1012可以讀取指令碼以判斷資料封包為寫入指令或讀取指令，當解碼單元1011將資料封包進行解碼後，資料封包中的特定位元的資料可做為代表寫入或讀取的指令，當判斷為寫入指令，控制模組101將解碼的資料寫入儲存模組103，當判斷為讀取指令，控制模組101將儲存模組103中的讀取資料輸出。除此之外，當判斷單元1012判斷的寫入指令或讀取指令與前一資料封包收到的指令相同時，則判斷為通過指令，控制模組101將緩衝模組102中暫存的資料封包輸出至下一串接裝置。
根據本發明一實施例，控制模組101可以包含計數器，判斷單元1012可以讀取計數器之計數值以判斷資料封包為寫入指令、讀取指令或通過指令。舉例來說，計數器可預設一個操作數值，控制單元101於每次收到資料封包時就減一，直到歸零後再重設至預設操作數值，而判斷單元1012在讀取到特定操作數值時則進行寫入動作或讀取動作。但本揭露不侷限於此，計數器也可預設為零，於每次收到資料封包後加一，直到預設操作數值後再重新歸零。
接下來請參照第2(A)圖及第2(B)圖，其分別繪示根據本發明一實施例之串接式系統之方塊圖及其排程示意圖。參照第2(A)圖，根據本發明一實施例，提供一種串接式系統200，其包含：處理器201、第一擴增裝置202以及第二擴增裝置203；處理器201包含輸出端O1 及輸入端I1 ，由輸出端O1 依序輸出資料封包；第一擴增裝置202包含第一輸入端I2 及第一輸出端O2 ，第一輸入端I2 連接處理器201的輸出端O1 ，第二擴增裝置203包含第二輸入端I3 及第二輸出端O3 ，第二輸入端I3 串接第一輸出端O2 且第二輸出端O3 串接處理器201的輸入端I1 。
根據本發明一實施例，第一擴增裝置202判斷接收之資料封包之指令是否為第一次收到，若是，第一擴增裝置202之判斷單元執行該指令，若否，第一擴增裝置202之判斷單元係將資料封包透過第一輸出端O2 傳送至第二擴增裝置203。
根據本發明一實施例，第一擴增裝置202之判斷單元判斷經解碼之資料封包中沒有包含指令，則第一擴增裝置202之判斷單元可以將資料封包透過第一輸出端O2 傳送至第二擴增裝置203。
根據本發明另一實施例，第一擴增裝置202及第二擴增裝置203分別判斷接收之資料封包為寫入指令、讀取指令或通過指令，當資料封包為寫入指令，將資料封包解碼以取得應用裝置的參數資料，並將參數資料寫入應用裝置之功能程式；當資料封包為讀取指令，將應用裝置的讀取資料輸出；當資料封包為通過指令，複數個擴增裝置將資料封包傳送至下一擴增裝置。
請同時參照第2(A)圖及第2(B)圖，如第2(B)圖所示，根據本發明實施例提供之串接式系統得以在僅提供兩個腳位(輸出端O1 及輸入端I1 )的情況下，對兩個擴增裝置202及203進行控制，其控制方式詳述如下：如第2(B)圖所示，在第一時框T1，處理器201輸出第一資料封包，其包含第一寫入指令WD1，第一擴增裝置202接收第一資料封包並執行第一寫入指令WD1；在第二時框T2，處理器201輸出第二資料封包，其包含第二寫入指令WD2，此時，第一擴增裝置202判斷第二資料封包與第一資料封包同樣為寫入指令，因此判斷第二資料封包為通過指令，第一擴增裝置202不接收第二寫入指令WD2，僅傳遞(於圖式中以箭號表示｢不接收及執行指令，僅傳遞資料封包｣)第二資料封包，而由第二擴增裝置203接收，第二擴增裝置203判斷第二資料封包並執行第二寫入指令WD2。在本實施例中，時框代表收到資料封包次數，並非指固定的時間區間，例如第一時框為收到第一個資料封包的區間，第二時框為收到第二個資料封包的區間，以下依此類推。
接著，在第三時框T3，由第一擴增裝置202判斷第三資料封包並執行第一讀取指令RD1，在第四時框T4，由第二擴增裝置203判斷第四資料封包並執行第二讀取指令RD2。其中，在第一擴增裝置202於第三時框T3執行第一讀取指令RD1後，在第四時框T4，第一擴增裝置202判斷第二讀取指令RD2的第四資料封包的指令碼與第一讀取指令RD1的第三資料封包的指令碼相同，而將第二讀取指令RD2的第四資料封包判斷為通過指令，因此，第一擴增裝置202不接收第四資料封包，而是僅傳遞第四資料封包，由第二擴增裝置203接收並執行第二讀取指令RD2。
在另一實施例中，控制模組101可以包含計數器，判斷單元1012可以讀取計數器之計數值以判斷資料封包為寫入指令、讀取指令或通過指令。以第2(B)圖所示排程示意圖為例，可以將第一擴增裝置202及第二擴增裝置203之計數器之初始計數值皆設定為4，只要收到資料封包，計數器之計數值減少1，一旦計數值減少至0，則自動回復至4，除此之外，只要計數器之計數值為4，判斷資料封包為寫入指令，只要計數器之計數值為2，判斷資料封包為讀取指令，另外，當計數器之計數值為1或3，判斷資料封包為通過指令。以第一擴增裝置202為例，其在第一時框T1時的計數值為4，判斷資料封包為寫入指令，在第二時框T2時的計數值為3，判斷資料封包為通過指令，在第三時框T3時的計數值為2，判斷資料封包為讀取指令，在第四時框T4時的計數值為1，判斷資料封包為通過指令，此時其計數值減至0，並自動回復至4，於第五時框T5判斷資料封包為寫入指令，即上述第一時框T1至第四時框T4所進行的指令寫入及讀取可以在第四時框T4之後以四個時框為週期來重複，意即，在第五時框T5至第八時框T8、第九時框T9至第十二時框T12重複上述寫入指令及讀取指令的循環模式，並依此類推，如第2(B)圖所示。
在另一實施例中，與第2(B)圖所繪示的不同，上述第一時框T1至第二時框T2所執行的寫入指令可以在第二時框T2之後以兩個時框為週期來重複，意即，以兩個時框作為指令循環週期，在第三時框T3及第四時框T4分別在第一擴增裝置202及第二擴增裝置203執行寫入指令、同樣在第五時框T5及第六時框T6分別在第一擴增裝置202及第二擴增裝置203執行寫入指令，依此類推，而不執行讀取指令。
在上述狀態下，資料封包可以包含最終指令，擴增裝置於收到最終指令後，於寫入指令與讀取指令之間進行切換。以第2(B)圖所繪示的排程示意圖為例，第二寫入指令WD2的資料封包可以包含最終指令，因為第一擴增裝置202首先解碼後收到最終指令，所以由寫入指令切換為讀取指令，於第三時框T3即執行讀取指令，同樣的，第二擴增裝置203也於收到第二寫入指令WD2的資料封包時解碼而收到該最終指令，當第二擴增裝置203在第四時框T4收到資料封包後，判斷該資料封包為讀取指令。
接下來，請參照第2(A)圖及第2(C)圖所示之根據本發明一實施例之串接式系統之排程示意圖，在本實施例中，在第一時框T1，處理器201輸出第一資料封包，其包含第一寫入指令WD1，第一擴增裝置202接收第一資料封包並執行第一寫入指令WD1；在第二時框T2，處理器201輸出第二資料封包，其包含第二寫入指令WD2，第一擴增裝置202傳遞第二資料封包，第二擴增裝置203接收並執行第二寫入指令WD2；在第三時框T3，處理器201輸出第三資料封包，其包含第三寫入指令WD3以及第一讀取指令RD1，由第一擴增裝置202接收並執行；在第四時框T4，處理器201輸出第四資料封包，其包含第四寫入指令WD4以及第二讀取指令RD2，第一擴增裝置202僅傳遞資料封包而不執行，由第二擴增裝置203接收並執行。接下來以兩個時框為週期重複，如圖所示。
請參照第3(A)圖及第3(B)圖，其分別繪示根據本發明另一實施例之串接式系統之方塊圖及其排程示意圖。在第3(A)圖中，串接式系統300包含處理器301、第一擴增裝置302、第二擴增裝置303及第三擴增裝置304，處理器301包含輸出端O1 及輸入端I1 ，第一擴增裝置302包含第一輸入端I2 及第一輸出端O2 ，第一輸入端I2 連接處理器301的輸出端O1 ，第二擴增裝置303包含第二輸入端I3 及第二輸出端O3 ，第二輸入端I3 串接第一輸出端O2 ，第三擴增裝置304包含第三輸入端I4 及第三輸出端O4 ，第三輸入端I4 串接第二輸出端O3 ，且第三輸出端O4 串接處理器301的輸入端I1 。
請同時參照第3(A)圖及第3(B)圖，處理器301在第一時框T1輸出第一資料封包，其包含第一寫入指令WD1，第一擴增裝置302接收並執行第一寫入指令WD1；在第二時框T2，處理器301輸出第二資料封包，其包含第二寫入指令WD2，第一擴增裝置302傳遞第二資料封包，第二擴增裝置303接收並執行第二寫入指令WD2；在第三時框T3，處理器301輸出第三資料封包，其包含第三寫入指令WD3，第一擴增裝置302及第二擴增裝置303傳遞第三資料封包，第三擴增裝置304接收並執行第三寫入指令WD3；在第四時框T4，處理器301輸出第四資料封包，其包含第四寫入指令WD4及第一讀取指令RD1，第一擴增裝置302接收並執行；在第五時框T5，處理器301輸出第五資料封包，其包含第五寫入指令WD5及第二讀取指令RD2，第一擴增裝置302僅傳遞資料封包未執行，由第二擴增裝置303接收並執行；在第六時框T6，處理器301輸出第六資料封包，其包含第六寫入指令WD6及第三讀取指令RD3，第一擴增裝置302及第二擴增裝置303僅傳遞資料封包未執行，由第三擴增裝置304接收並執行。 接下來，以三個時框為週期重複，如圖第七時框T7至第十二時框T12所示。
根據本發明一實施例，串接式系統可以包含數量偵測模式，在數量偵測模式中，處理器依序傳送複數個偵測封包至擴增裝置，由處理器之輸入端接收到首個偵測封包的發送次序值，判斷複數個擴增裝置之裝置數量。
請參照第4圖，其繪示根據本發明一實施例之串接式系統之數量偵測模式示意圖。在本實施例中，串接式系統包含處理器401、第一擴增裝置402及第二擴增裝置403，處理器401在不知道串接多少裝置的情況下，可以通過偵測指令測試一裝置數量，在第一時框T1輸出第一偵測封包，其包含第一偵測指令DDC1，第一擴增裝置402執行第一偵測指令DDC1。處理器401在第二時框T2輸出第二偵測封包，其包含第二偵測指令DDC2，第一擴增裝置402判斷為重複指令而將第二偵測封包傳遞至第二擴增裝置403，由第二擴增裝置執行第二偵測指令DDC2。處理器401在第三時框T3輸出第三偵測封包，其包含第三偵測指令DDC3，第一擴增裝置402及第二擴增裝置403判斷為重複指令而將第三偵測封包往後傳遞，但由於僅串接第一擴增裝置402及第二擴增裝置403處理器之輸入端接收到第三偵測指令DDC3的第三偵測封包。藉由判斷偵測封包的發送次序值為三，即可判斷僅有兩個擴增裝置，處理器401因此對應修正其所輸出的指令，以兩個串接式擴增裝置的循環來輸出資料封包(如第四時框T4及第五時框T5所示的讀取指令以及第六時框T6及第七時框T7所示的寫入指令)，並依此類推來執行對擴增裝置402及403的控制。
在本實施例中，處理器401可以設定一預設發送上限，例如最多發送100個偵測封包，當處理器輸出之偵測封包之數量達到預設發送上限而處理器之輸入端仍未收到複數個偵測封包中的任何一個，表示傳送線路中可能出現斷路或是其中一個擴增裝置有故障，則處理器進入裝置偵錯模式，處理器之輸出端依序傳送偵錯封包至複數個擴增裝置，複數個擴增裝置於收到偵錯封包後由其輸入端回傳回覆資料至處理器之輸出端，處理器於輸出端未接收回覆資料的發送次序值，判斷複數個擴增裝置之錯誤位置(即線路斷路位置或是哪一擴增裝置發生故障)，偵錯方式將於以下實施例進一步說明。
根據本發明一實施例，處理器可以輸出偵錯指令以進入裝置偵錯模式，處理器之輸出端依序傳送偵錯封包至複數個擴增裝置，複數個擴增裝置於收到偵錯封包後由其輸入端回傳回覆資料至處理器之輸出端，處理器於輸出端未接收回覆資料的發送次序值，判斷複數個擴增裝置之錯誤位置。
請參照第5(A)圖及第5(B)圖，其繪示根據本發明一實施例之串接式系統之裝置偵錯模式示意圖。由於本發明提供之系統採用串接模式，因此當擴增裝置外部線路斷線時或是擴增裝置內部的線路斷線時，會造成整個系統的異常。為了方便使用者進行連線異常偵錯，本發明提供之串接式系統進一步包含了裝置偵錯(debug)模式。以第5(A)圖及第5(B)圖所示實施例為例，串接式系統500包含處理器501、第一擴增裝置502、第二擴增裝置503及第三擴增裝置504，處理器501包含輸出端O1 及輸入端I1 ，第一擴增裝置502包含第一輸入端I2 及第一輸出端O2 ，第一輸入端I2 連接處理器501的輸出端O1 ，第二擴增裝置503包含第二輸入端I3 及第二輸出端O3 ，第二輸入端I3 串接第一輸出端O2 ，第三擴增裝置504包含第三輸入端I4 及第三輸出端O4 ，第三輸入端I4 串接第二輸出端O3 ，且第三輸出端O4 串接處理器501的輸入端I1 。
在第一時框T1，處理器501傳送第一偵錯封包以下達偵錯指令DD1給第一擴增裝置502；在第二時框T2，第一擴增裝置502透過第一輸入端I2 回傳回覆資料RDD1給處理器501，同時也透過第一輸出端O2 將處理器501下達的偵錯指令DD1傳給第二擴增裝置503；在第三時框T3時間，第二擴增裝置503透過第二輸入端I3 回傳回覆資料RDD2，同時也透過第二輸出端O3 將偵錯指令DD1傳給第三擴增裝置504；在第四時框T4時間，第三擴增裝置504透過第三輸入端I4 回傳回覆資料RDD3，處理器501因接收到回傳的回覆資料RDD1、RDD2和RDD3，得知系統內的任一擴增裝置的內部未斷線，各擴增裝置之間的連線亦未斷線。
然而，若本實施例的連線狀況如第5(A)圖中的打叉處所示，第三輸入端I4 與第二輸出端O3 之間是斷線的，第三擴增裝置504將無法在第三時框T3時間接收到偵錯指令DD1，處理器501亦無法在第四時框T4時間接收到回覆資料RDD3或其發送次序值，處理器501即可辨別出第三擴增裝置504上發生問題，使用者便可依照第三擴增裝置504的線路連接去找尋錯誤點，以加速使用者進行偵錯作業。
接下來請參照第6圖，其繪示根據本發明一實施例之串接式系統之應用方塊圖。根據本發明一實施例，串接式系統600包含處理器601以及擴增裝置DR1~DRn。串接式系統600係設置以驅動應用裝置AD1~ADn或設定應用裝置AD1~ADn之參數，並且可讀取應用裝置AD1~ADn輸出的資料，控制訊號PWM由擴增裝置DR1~DRn通過應用裝置AD1~ADn之輸入端，以進行驅動或設定，且應用裝置AD1~ADn分別連接擴增裝置DR1~DRn並輸出訊號Data_RX，訊號Data_RX透過擴增裝置DR1~DRn傳送至處理器601，處理器601可以藉由訊號Data_RX來讀取各應用裝置AD1~ADn的資料。根據本發明又一實施例，各擴增裝置DR1~DRn是驅動器。根據本發明再一實施例，處理器601是微控制器(MCU)，各擴增裝置DR1~DRn是驅動器或驅動晶片，且各驅動應用裝置AD1~ADn是風扇。其中，Data_TR是微控制器傳送給各驅動器的訊號，此訊號再由各驅動器的控制邏輯(CONTROL LOGIC)傳送給各風扇。微控制器可以藉由訊號Data_RX來接收各風扇的資料(例如風扇的實際轉速)。當微控制器需要控制多組風扇，可以利用各驅動器的RX_C訊號來串接下一個驅動器來完成多組風扇的控制。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
100-1,100-2:串接式擴增裝置 101:控制模組 102:緩衝模組 103:儲存模組 104:選擇輸出模組 200,300,500,600:串接式系統 201,301,401,501,601,701:處理器 202,302,402,502:第一擴增裝置 203,303,403,503:第二擴增裝置 304,504:第三擴增裝置 700:控制系統 1011:解碼單元 1012:判斷單元 a1 :擴增裝置輸入端 b1 :擴增裝置輸出端 I1 ,I2 ,I3 ,I4 :輸入端 O1 ,O2 ,O3 ,O4 :輸出端 AD1~ADn:應用裝置 DR1~DRn:擴增裝置 DDC1,DDC2,DDC3:偵測指令 DD1:偵錯指令 Data_RX,Data_TR,RX_C:訊號 PWM:控制訊號 RDD1,RDD2,RDD3:回覆資料 RD1,RD2,RD3,RD4,RD5,RD6,RD7,RD8,RD9:讀取指令 T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12:時框 WD1,WD2,WD3, WD4,WD5,WD6,WD7,WD8,WD9,WD10,WD11,WD12:寫入指令
第1(A)圖係繪示根據本發明一實施例之串接式擴增裝置方塊圖。 第1(B)圖係繪示根據本發明一實施例之串接式擴增裝置方塊圖。 第2(A)圖係繪示根據本發明一實施例之串接式系統之方塊圖。 第2(B)圖係繪示根據本發明一實施例之串接式系統之排程示意圖。 第2(C)圖係繪示根據本發明一實施例之串接式系統之排程示意圖。 第3(A)圖係繪示根據本發明另一實施例之串接式系統之方塊圖。 第3(B)圖係繪示根據本發明另一實施例之串接式系統之排程示意圖。 第4圖係繪示根據本發明一實施例之串接式系統之數量偵測模式示意圖。 第5(A)圖及第5(B)圖係繪示根據本發明一實施例之串接式系統之裝置偵錯模式示意圖。 第6圖係繪示根據本發明一實施例之串接式系統之應用方塊圖。 第7圖係繪示根據習知技術之控制系統之方塊圖。
100-2:串接式擴增裝置
101:控制模組
102:緩衝模組
103:儲存模組
104:選擇輸出模組
1011:解碼單元
1012:判斷單元
a1 :擴增裝置輸入端
b1 :擴增裝置輸出端

Claims (13)

  1. 一種串接式擴增裝置，其包含： 一擴增裝置輸入端，接收一資料封包； 一控制模組，連接該擴增裝置輸入端，並包含一解碼單元以及一判斷單元，該解碼單元對該資料封包進行解碼；以及 一擴增裝置輸出端； 其中該判斷單元判斷經解碼之該資料封包之指令為第一次收到，則該判斷單元執行該指令，該判斷單元判斷經解碼之該資料封包之該指令並非第一次收到，則該判斷單元係將該資料封包透過該擴增裝置輸出端傳送至另一個串接式擴增裝置。
  2. 如申請專利範圍第1項所述之串接式擴增裝置，其中該判斷單元判斷經解碼之該資料封包中沒有包含指令，則該判斷單元係將該資料封包透過該擴增裝置輸出端傳送至另一個串接式擴增裝置。
  3. 如申請專利範圍第1項所述之串接式擴增裝置，更包含一計數器，當該擴增裝置輸入端接收到該資料封包，則該計數器累加，當該計數器計數到一預設值，則該計數器歸零且該判斷單元將經解碼之該資料封包之該指令視為第一次收到。
  4. 如申請專利範圍第1項所述之串接式擴增裝置，進一步包含： 一緩衝模組，連接該控制模組以及該擴增裝置輸入端，該資料封包暫存於該緩衝模組； 一儲存模組，連接該控制模組以及該緩衝模組，儲存一應用裝置之一功能程式及一讀取資料；以及 一選擇輸出模組，連接該控制模組、該緩衝模組以及該儲存模組，接收該讀取資料或該資料封包； 其中該擴增裝置輸出端連接該選擇輸出模組，輸出該讀取資料或該資料封包； 其中當該判斷單元判斷該資料封包之指令為一寫入指令，該控制模組將解碼之資料寫入該功能程式；當該判斷單元判斷該資料封包之指令為一讀取指令，該控制模組將該讀取資料輸出至該選擇輸出模組；當該判斷單元判斷該資料封包之指令並非第一次收到，將該指令視為一通過指令，該判斷單元係將該資料封包透過該擴增裝置輸出端傳送至另一個串接式擴增裝置。
  5. 如申請專利範圍第4項所述之串接式擴增裝置，其中該資料封包包含一指令碼，該判斷單元讀取該指令碼以判斷該資料封包為該寫入指令或該讀取指令。
  6. 如申請專利範圍第5項所述之串接式擴增裝置，其中該判斷單元讀取之該指令碼與前一資料封包之該指令碼相同，判斷該資料封包為該通過指令。
  7. 如申請專利範圍第4項所述之串接式擴增裝置，其中該控制模組包含一計數器，該判斷單元讀取該計數器之一計數值以判斷該資料封包為該寫入指令、該讀取指令或該通過指令。
  8. 一種串接式系統，其包含： 一處理器，包含一輸出端及一輸入端，由該輸出端依序輸出複數個資料封包；以及 複數個擴增裝置，係為如申請專利範圍第4 項至第7項中任一項所述之串接式擴增裝置，該複數個擴增裝置中的一第一擴增裝置的一輸入端連接於該處理器之該輸出端，而該複數個擴增裝置的一最末擴增裝置的一輸出端連接於該處理器之該輸入端，而該複數個擴增裝置中的其他擴增裝置之每一個擴增裝置之一輸出端係連接於下一擴增裝置之一輸入端； 其中，每一該複數個擴增裝置判斷其所接收之該資料封包為一寫入指令、一讀取指令或一通過指令，當所接收之該資料封包為該寫入指令，將該資料封包解碼以取得一應用裝置的一參數資料，並將該參數資料寫入該應用裝置之一功能程式；當該資料封包為該讀取指令，將該應用裝置的一讀取資料輸出；當該資料封包為該通過指令，每一該複數個擴增裝置將其所接收之該資料封包傳送至下一擴增裝置。
  9. 如申請專利範圍第8項所述之串接式系統，其中該串接式系統包含一數量偵測模式，在該數量偵測模式中，該處理器依序傳送複數個偵測封包至該複數個擴增裝置，並根據該處理器之該輸入端接收到首個偵測封包的發送次序值，判斷該複數個擴增裝置之一裝置數量。
  10. 如申請專利範圍第9項所述之串接式系統，其中該處理器依據該裝置數量設定該資料封包之一指令循環。
  11. 如申請專利範圍第9項所述之串接式系統，其中當該處理器輸出之該複數個偵測封包達到一預設發送上限而該處理器之該輸入端仍未收到該複數個偵測封包中的任何一個，則該處理器進入一裝置偵錯模式，該處理器之該輸出端依序傳送一偵錯封包至該複數個擴增裝置，該複數個擴增裝置於收到該偵錯封包後由該輸入端回傳一回覆資料至該處理器之該輸出端，該處理器於該輸出端未接收該回覆資料的發送次序值，判斷該複數個擴增裝置之一錯誤位置。
  12. 如申請專利範圍第8項所述之串接式系統，其中該處理器輸出一偵錯指令以進入一裝置偵錯模式，該處理器之該輸出端依序傳送一偵錯封包至該複數個擴增裝置，該複數個擴增裝置於收到該偵錯封包後由該輸入端回傳一回覆資料至該處理器之該輸出端，該處理器於該輸出端未接收該回覆資料的發送次序值，判斷該複數個擴增裝置之一錯誤位置。
  13. 如申請專利範圍第8項所述之串接式系統，其中該資料封包包含一最終指令，該複數個擴增裝置於收到該最終指令後，於該寫入指令與該讀取指令之間進行切換。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116886463B (zh) * 2023-09-07 2023-11-28 深圳市升立德科技有限公司 级联通信方法、装置、设备以及介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103562854A (zh) * 2011-04-01 2014-02-05 英特尔公司 用于对齐寄存器的系统、装置和方法
TW201709083A (zh) * 2015-06-26 2017-03-01 英特爾股份有限公司 用於虛擬機之間的效率通訊之裝置與方法
TWI647570B (zh) * 2017-06-16 2019-01-11 緯穎科技服務股份有限公司 資料傳輸裝置及其方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60204039T2 (de) * 2001-11-02 2006-03-02 Matsushita Electric Industrial Co., Ltd., Kadoma Vorrichtung zur kodierung und dekodierung von audiosignalen
US7330768B2 (en) * 2003-01-28 2008-02-12 Fisher-Rosemount Systems, Inc. Integrated configuration in a process plant having a process control system and a safety system
US7746321B2 (en) * 2004-05-28 2010-06-29 Erik Jan Banning Easily deployable interactive direct-pointing system and presentation control system and calibration method therefor
US7442583B2 (en) * 2004-12-17 2008-10-28 International Business Machines Corporation Using electrically programmable fuses to hide architecture, prevent reverse engineering, and make a device inoperable
CN101609392B (zh) * 2008-06-16 2012-07-04 群联电子股份有限公司 数据串传送分派方法、系统及其控制器
TWI423033B (zh) * 2009-12-22 2014-01-11 Ind Tech Res Inst 可串接之序列匯流排卡裝置及其管理方法及串接方法
CN102098453A (zh) * 2010-12-13 2011-06-15 广东威创视讯科技股份有限公司 一种多屏处理器级联扩展系统的视频流控制系统
JP5801231B2 (ja) * 2012-03-22 2015-10-28 株式会社東芝 伝送システム、復号装置、メモリコントローラおよびメモリシステム
CN103716118B (zh) * 2012-09-28 2017-03-29 京信通信系统（中国）有限公司 一种自适应多速率的数据发送和接收方法及装置
TWI477121B (zh) * 2012-12-28 2015-03-11 Askey Computer Corp 多級模組擴充系統及多級模組通訊方法
EP3026907B1 (en) * 2013-07-26 2018-04-18 Fujitsu Limited Encoding device, encoding method, and encoding program
KR20190004010A (ko) * 2017-07-03 2019-01-11 삼성에스디에스 주식회사 전경 추출 방법 및 장치
US20190197887A1 (en) * 2017-12-22 2019-06-27 Echelon Corporation Coordinated alert and event guidance system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103562854A (zh) * 2011-04-01 2014-02-05 英特尔公司 用于对齐寄存器的系统、装置和方法
TW201709083A (zh) * 2015-06-26 2017-03-01 英特爾股份有限公司 用於虛擬機之間的效率通訊之裝置與方法
TWI647570B (zh) * 2017-06-16 2019-01-11 緯穎科技服務股份有限公司 資料傳輸裝置及其方法

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