JP5801231B2 - 伝送システム、復号装置、メモリコントローラおよびメモリシステム - Google Patents

伝送システム、復号装置、メモリコントローラおよびメモリシステム Download PDF

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Description

本発明の実施形態は、伝送システム、復号装置、メモリコントローラおよびメモリシステムに関する。
近年、情報処理装置で処理される情報量が急激に増大しており、その結果、情報を表現するためのデジタル信号の数やビット数が多くなっている。そのため、情報処理装置間、あるいは、情報処理装置内のあるモジュールから他のモジュールへデジタル信号を伝送するために、多くの信号線が必要となってきている。
特開2011−205578号公報
少ない信号線で信号を伝送可能な伝送システム、復号装置、メモリコントローラおよびメモリシステムを提供する。
実施形態によれば、低密度パリティ検査符号に基づく符号化データを復号する復号装置が提供される。復号装置は、変数ノード演算部と、チェックノード演算部と、伝送路と、復号部とを備えている。前記変数ノード演算部は、第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する。前記チェックノード演算部は、前記第2の確率情報に基づいて前記第1の確率情報を生成する。前記伝送路は、前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する。前記復号部は、前記第2の確率情報に基づいて前記符号化データを復号する。また、前記伝送路により伝送される前記第1の確率情報および前記第2の確率情報の少なくとも一方は、時間信号で表される。
第1の実施形態に係る伝送システム100の概略ブロック図。 DTC11で用いられる単位遅延回路12の一例を示すブロック図。 図2の単位遅延回路12を用いたDTC11のブロック図。 図3のDTC11の動作を示す電圧波形図。 TDC31のブロック図のブロック図。 図5のTDC31の動作を示す電圧波形図。 第2の実施形態に係る伝送システム100aの概略ブロック図。 第3の実施形態に係る伝送システム100bの概略ブロック図。 図8の伝送システム100bの動作を示す電圧波形図。 第4の実施形態に係る伝送システム100cの概略ブロック図。 図10の伝送システム100cの動作を示す電圧波形図。 第5の実施形態に係る伝送システム100dの概略ブロック図。 図12の伝送システム100dの動作を示す電圧波形図。 第6の実施形態に係る伝送システムの動作を示す電圧波形図。 DTC11の変形例を示す概略図。 TDC31の変形例を示す概略図。 第7の実施形態に係る復号装置200の概略ブロック図。 演算部45をより詳細に示すブロック図。 変数ノード演算部51における加算演算を行う回路の一例を示す図。 チェックノード演算部53における最小値検出演算を行う回路の一例を示す図。 図14の復号装置200の処理動作の一例を示すフローチャート。 復号装置200を含むメモリシステムの概略ブロック図。
以下、実施形態について、図面を参照しながら具体的に説明する。
(第1の実施形態)
図1は、第1の実施形態に係る伝送システム100の概略ブロック図である。伝送システム100は、送信部1と、回路2と、受信部3とを備えている。この伝送システムは、デジタル信号DINを、送信部1から受信部3へ伝送し、デジタル信号DINと等価、もしくはこれと関連するデジタル信号DOUTを得るものである。
送信部1はデジタル信号DINを後述する時間信号TMID1に変換する演算を行うデジタル−時間変換器(Digital to Time Converter、以下DTCと呼ぶ)11を有し、時間信号TMID1を回路2へ送信する。回路2は、時間信号TMID1に基づく時間信号TMID2を、受信部3へ送信する。受信部3は時間信号TMID2を受信するとともに、これをデジタル信号DOUTに変換する演算を行う時間−デジタル変換器(Time to Digital Converter、以下TDCと呼ぶ)31を有する。
送信部1、回路2および受信部3は1つの集積回路上に搭載されていてもよい。あるいは、送信部1および受信部3は、例えばパーソナルコンピュータ等の2つの演算装置にそれぞれ搭載されており、回路2は演算装置間で信号を伝送するものであってもよい。
本実施形態におけるデジタル信号DIN,DOUTは、いわゆるバイナリコードではなく、デジタル信号を構成する信号線のうち“1”(ハイ)である信号線の数で値が表される温度計コードである。送信すべきデジタル信号がバイナリコードで表される場合は、バイナリコードを温度計コードに変換する回路を送信部1内に設ければよい。また、受信されたデジタル信号DOUTをバイナリコードで使用する場合は、温度計コードをバイナリコードに変換する回路を受信部3内に設ければよい。
以下では説明を簡略化するために、デジタル信号DINは4本の信号線(4ビット)から構成され、0〜4の5値をとり得る例を示す。より具体的には、デジタル信号DINを構成する信号線が“0000”であればデジタル信号DINの値は0であり、“0001”であれば値は1であり、“0011”であれば値は2であり、“0111”であれば値は3であり、“1111”であれば値は4である。
また、本実施形態における時間信号は、ある基準時刻から何秒後に信号線の電圧が遷移するか、で値が表される信号である。より一般的には、基準時刻と信号線の電圧が遷移する時刻との時間差により、時間信号の値は表される。よって、時間信号は1つの信号線で多値を表すことができる。この時間信号は、例えば基準時刻で信号線の電圧がハイからロウに遷移する1つの基準信号を、値に応じた時間だけ遅延させることにより生成される。
以下、送信部1および受信部3の具体例について説明する。
図2は、DTC11で用いられる単位遅延回路12の一例を示すブロック図である。単位遅延回路12は、遅延素子(D)12aと、スイッチ12bとを有する。なお、以下では特に断らない限り、遅延素子以外の配線遅延等を無視する。
遅延素子12aは、例えばCMOSインバータを偶数個直接接続したものである。この遅延素子12aは入力信号INを単位遅延時間dTだけ遅延させて遅延信号を生成する。スイッチ12bは、遅延制御信号INCがハイである場合、遅延素子12aが出力する遅延信号を出力信号OUTとして出力する。一方、スイッチ12bは、遅延制御信号INCがロウである場合、入力信号INを出力信号OUTとして出力する。
図3は、図2の単位遅延回路12を用いたDTC11のブロック図である。DTC11は縦続接続される複数(図3の例では4つ)の単位遅延回路120〜123を有する。単位遅延回路120〜123のそれぞれは、図2に示される単位遅延回路12である。初段の単位遅延回路120には、基準時刻で信号線の電圧がハイからロウに遷移する、1つの信号線から構成される基準信号REFが入力される。そして、最終段の単位遅延回路123は1つの信号線から構成される時間信号TMID1を出力する。また、各単位遅延回路12k(k=0〜3)には、デジタル信号DINのkビット目(k本目の信号線の値)DIN[k]が、遅延制御信号として入力される。
図4は、図3のDTC11の動作を示す電圧波形図である。横軸は時間であり、縦軸は基準信号REFおよび時間信号TMID1(DIN=0〜4の各ケース)の電圧値である。図示のように、基準信号REFは基準時刻t0でハイからロウに遷移する。
デジタル信号DIN=0、すなわち、“0000”のとき、図3の単位遅延回路120〜123のいずれも入力信号を遅延させない。よって、DTC11は、デジタル信号DINを、基準信号REFに対して遅延がない時間信号TMID1に変換する。
デジタル信号DIN=1、すなわち、“0001”のとき、図3の単位遅延回路120〜123のうち、1つの単位遅延回路123のみが入力信号を遅延させる。よって、DTC11は、デジタル信号DINを、基準信号REFに対してdTだけ遅延した時間信号TMID1に変換する。
デジタル信号DIN=2、すなわち、“0011”のとき、図3の単位遅延回路120〜123のうち、2つの単位遅延回路122,123のみが入力信号を遅延させる。よって、DTC11は、デジタル信号DINを、基準信号REFに対して2dTだけ遅延した時間信号TMID1に変換する。
以下、デジタル信号DIN=3,4の場合も同様であり、複数の単位遅延回路のうち、デジタル信号DINを構成する信号線における“1”の数の単位遅延回路が入力信号を遅延させる。これにより、DTC11は、デジタル信号DINを、基準信号REFに対してデジタル信号DINの値に比例した時間だけ遅延した時間信号TMID1に変換する。
次に、受信部3内のTDC31について説明する。図5は、TDC31のブロック図である。TDC31は、直列接続される4つの遅延素子(D)321〜324と、4つのDフリップフロップ331〜334とを有する。遅延素子321〜324のそれぞれも、例えばCMOSインバータを偶数個直列接続したものである。
遅延素子321〜324のそれぞれは、図2の単位遅延時間と等しい単位遅延時間dTだけ、入力信号を遅延させて、信号D1〜D4を生成する。初段の遅延素子321には時間信号TMID2が入力される。
各Dフリップフロップ331〜334のクロック入力端子には、基準時刻でロウからハイに遷移するクロック信号CLKが入力され、データ入力端子には信号D1〜D4がそれぞれ入力される。そして、Dフリップフロップ33kは、クロック信号CLKがロウからハイに遷移したときの信号Dk(k=0〜3)の値を、信号DOUT[k]として出力する。信号DOUT[0]〜DOUT[3]からデジタル信号DOUTが構成される。
図6は、図5のTDC31の動作を示す電圧波形図である。同図(a)はTMID2=0、同図(b)はTMID2=2であ例を示している。横軸は時間であり、縦軸は、順に時間信号TMID2、信号D1〜D4およびクロック信号CLKである。
同図(a)では、TMID2=0であり、時刻t10で時間信号MID2はハイからロウに遷移する。時刻t10からそれぞれ時間dT,2dT,3dT,4dT経過した時刻t11,t12,t13,t14で、信号D1〜D4はハイからロウに遷移する。そして、時刻t14より後の基準時刻である時刻t15で、クロック信号CLKはロウからハイに遷移する。よって、信号DOUT[0]〜DOUT[3]はいずれも0となる。結果として、TDC31は、値が0である時間信号TMID2を、値が0であるデジタル信号DOUTに変換できる。
同図(b)では、TMID2=0であるので、時刻t10から2dTだけ遅延した時刻t12で時間信号TMID2はハイからロウに遷移する。時刻t13,t14でそれぞれ、信号D1,D2はハイからロウに遷移するが、時刻t15でも信号D3,D4はハイである。そして、時刻t15でクロック信号CLKはロウからハイに遷移する。よって、信号DOUT[0]〜DOUT[3]は“0011”となる。結果として、TDC31は、値が2である時間信号TMID2を、値が2であるデジタル信号DOUTに変換できる。
なお、DTC11の基準時刻(図4の時刻t0)とTDC31の基準時刻(図6の時刻t15)とを同期させる、すなわち、時刻t0と時刻t15との間隔を所定の時間にする必要がある。そのためには、例えば時間信号TMID1とは別に基準信号をDTC11からTDC31に伝送したり、DTC11とTDC31とで共通の基準信号用いたりすればよい。いずれの場合も、配線遅延等の影響で基準時刻が所望の値からずれてしまうような場合には、DTC回路と同様な仕組みで基準時刻を調整しても良い。基準時刻が所定の関係からずれていないかどうかは、DTC11の入力デジタル信号の値とTDC31の出力デジタル信号の値を比較することで確認することができる。
回路2の単純な例は、時間信号TMID1をそのまま時間信号TMID2として、送信部1から受信部3へ伝送する伝送路である。この場合、送信部1〜受信部3への信号線の数を減らすことができる。例えばデジタル信号DINが8ビットの場合、仮にデジタル信号DINをそのまま伝送すると、温度計コードでは255本、バイナリコードでも8本の信号線が必要となる。これに対し、本実施形態では時間信号TMID1として1本の信号線で伝送できる。
このように、第1の実施形態では、デジタル信号を、1本の信号で構成される時間信号に変換した上で、伝送する。そのため、送信部1と回路2との間、および、回路2と受信部3との間で伝送に要する信号線を減らすことができる。また、図2、図3および図5の回路は、抵抗や容量等の受動素子は不要であり、デジタル回路に用いられる論理回路で構成できる。よって、小さな回路でDTC11およびTDC31を構成できる。
以下の第2から第5の実施形態では、回路2の他の例について説明する。
(第2の実施形態)
第2の実施形態は、回路2がスイッチである例を示す。
図7は、第2の実施形態に係る伝送システム100aの概略ブロック図である。図7では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図7の伝送システム100aにおける受信部3は、2つのTDC311,312を有する。また、伝送システム100aでは、図1における回路2がスイッチ2aである。スイッチ2aは、不図示の制御信号に応じて、時間信号TMID1をTDC311に伝送するか、TDC312に伝送するか、いずれのTDCにも伝送しないか、を切り替える。
仮に8ビットのデジタル信号DINをそのままスイッチ2aに入力すると、バイナリコードでも、送信部1からスイッチ2aへ8本の信号線が必要であり、スイッチ2aから受信部3へ16本の信号線が必要である。これに対し、DTC11を用いてデジタル信号DINを時間信号TMID1に変換して伝送することで、送信部1からスイッチ2aへの信号線を1本に、スイッチ2aから受信部3への信号線を2本に減らすことができる。
なお、図7では、1つのDTCから複数のTDCのいずれに信号を伝送するかを切り替える例を示している。しかしながら、送信部1が複数のDTCを有し、受信部3が複数のTDCを有してもよい。この場合、回路2aは、どのDTCからの時間信号を、どのTDCに伝送するかをマトリクス的に切り替えてもよい。また、送信部1が1つのDTCを有し、受信部3が1つのTDCを有してもよい。この場合、回路2aはDTCからTDCに信号を伝送するか否かを切り替えるものであってもよい。
(第3の実施形態)
第3の実施形態は、回路2が論理回路から構成される演算回路である例を示す。
図8は、第3の実施形態に係る伝送システム100bの概略ブロック図である。図8では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図8の伝送システム100bにおける送信部1は、2つのDTC111,112を有する。DTC111,112は、デジタル信号DIN1,DIN2を、時間信号TMID11,TMID12にそれぞれ変換する。また、図8の伝送システム100aでは、図1における回路2が論理積回路2bである。論理積回路2bは、時間信号TMID11,TMID12の論理積を、時間信号TMID2として、受信部3に伝送する。後述するように、時間信号TMID2は時間信号TMID11,TMID12の最小値である。
図9は、図8の伝送システム100bの動作を示す電圧波形図である。図9の横軸は時間であり、縦軸は順に、時間信号TMID11,TMID12,TMID2である。同図では、TMID11=1,TMID12=3である例を示している。時間信号TMID11は基準時刻t21からdTだけ経過した時刻t22でハイからロウに遷移し、時間信号TMID12は基準時刻t21から3dTだけ経過した時刻t23でハイからロウに遷移する。そのため、同図に示すように、より早くロウに遷移する時間信号TMID11と等しい時間信号TMID2が生成される。これは、時間信号TMID2が時間信号TMID11,TMID12の最小値であることを意味する。
仮に、温度計コードで表される8ビットのデジタル信号DIN1,DIN2を、時間信号に変換することなく、最小値を検出するためには、8個の論理積回路を必要とする。これに対し、DTC111,DTC112を用いてデジタル信号DIN1,DIN2をそれぞれ時間信号TMID11,TMID12に変換することで、1つの論理積回路により最小値を検出できる。
なお、図8では2入力の論理積回路を用いる例を示しているが、適宜の他の論理回路を用いてもよい。例えば、3以上の入力端子を有する論理積回路を用いて3以上の時間信号の最小値を検出してもよい。また、論理積回路に代えて論理和回路を用いて最大値を検出してもよい。本実施形態では、時間信号がハイからロウに遷移する例を示しているが、時間信号がロウからハイに遷移する信号であってもよく、この場合は論理和回路を用いて最小値を検出できるし、論理積回路を用いて最大値を検出できる。
また、論理回路には、少なくとも1つの時間信号がDTCから生成されたものであればよく、他の時間信号は必ずしもDTCにより生成されたものでなくてもよい。
(第4の実施形態)
第4の実施形態は、回路2が別のDTCから構成される加算器である例を示す。
図10は、第4の実施形態に係る伝送システム100cの概略ブロック図である。図10では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図10の伝送システム100cでは、図1における回路2がDTC2cを用いた遅延回路であり、DTC2cの内部構成は、例えば図3に示すものである。そして、DTC2cは、図3における基準信号REFではなく時間信号TMID1が入力され、遅延制御信号としてデジタル信号DIN2を構成する各信号線の電圧値が入力され、時間信号TMID2を生成する。後述するように、時間信号TMID2はデジタル信号DIN1,DIN2の和である。
図11は、図10の伝送システム100cの動作を示す電圧波形図である。同図の横軸は時間であり、縦軸は順に時間信号TMID1,TMID2である。同図では、DIN1=3,DIN2=1である例を示している。
同図に示すように、DIN1=3であるから、時間信号TMID1は基準時刻t30から3dTだけ経過した時刻t31でハイからロウに遷移する。一方、DIN2=1であるから、DTC2cは、時間信号TMID1をdTだけ遅延させて、時間信号TMID2を生成する。すなわち、DTC2cは、基準時刻t30から4dTだけ経過した時刻t32でハイからロウに遷移する、時間信号TMID2を生成する。基準時刻t30と時刻t32tの時間差4dTは、デジタル信号DIN1,DIN2の和に相当する。
なお、3つ以上のデジタル信号の和を算出する場合は、DTC2cを縦続接続すればよい。
このように、第4の実施形態では、デジタル信号の一方を時間信号に変換するため、簡易な回路で加算できる。
(第5の実施形態)
第5の実施形態は、定数倍を行う例を示す。より具体的には、デジタル信号DINを係数m倍してデジタル信号DOUTとするものである。
図12は、第5の実施形態に係る伝送システム100dの概略ブロック図である。図12では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図12における回路2は、時間信号TMID1を時間信号TMID2として、送信部1から受信部3へ伝送する伝送路である。
上述した各実施形態では、DTC11における単位遅延回路12の遅延素子12a(図2)の単位遅延時間は、TDC31における遅延素子321〜324(図5)の単位遅延時間と等しいものであった。これに対し、本実施形態では、両単位遅延時間は異なっており、これらの比は係数mに応じて設定される。すなわち、DTC11の単位遅延時間(比例係数)がT1である場合、TDC31の単位遅延時間(比例係数)をT2=T1/mに設定する。単位遅延時間T1,T2は、例えば図2の遅延素子12aや図5の遅延素子321〜324を構成するインバータの数やサイズにより調整できる。
図13は、図12の伝送システム100dの動作を示す電圧波形図である。横軸は時間であり、縦軸は時間信号TMID1である。同図では、DIN=3、m=0.7、DOUT=m*DIN=2である例を示している。
DIN=3であるから、時間信号TMID1は、基準時刻t40から3dT1だけ経過した時刻t41で、ハイからロウに遷移する。ここで、dT2=dT1/0.7であるから、時刻t41は、基準時刻t40から2.1dT2だけ経過した時刻である。したがって、受信部3のTDC31は、この遅延時間に応じて、値が2であるデジタル信号DOUTを生成する。
より一般的には、DIN=aであるとき、DTC11は、基準時刻からadT1=a*m*dT2だけ経過した時刻でハイからロウに遷移する、時間信号TMID1を生成する。よって、TDC31により、値がa*mであるデジタル信号DOUTが得られる。
このように、第5の実施形態では、DTC11の単位遅延時間とTDC31の単位遅延時間との比に応じて、簡易に定数倍の演算を行うことができる。
(第6の実施形態)
第6の実施形態は第5の実施形態の変形例であり、デジタル信号DINの符号が変換されたデジタル信号DOUTを得るものである。
本実施形態の概略構成は、第5の実施形態の図12と類似している。ただし、本実施形態では、図5に示すTDC31において、遅延素子321にクロック信号CLKが入力され、各Dフリップフロップ33kのクロック入力端子に時間信号TMID2(=TMID1)が入力される。すなわち、図12の構成において、クロック信号CLKと時間信号TMID2とを入れ替えた構成である。
図14は、第6の実施形態に係る伝送システムの動作を示す電圧波形図であり、デジタル信号DIN=2、デジタル信号DOUT=−2の例を示している。
図14(a)は図12のDTC11の動作を示している。DTC11は、デジタル信号DINを、基準時刻t50で基準信号REFに対して2dTだけ遅延した時間信号TMID1に変換する。この動作は他の実施形態と同様である。
図14(b)は図12のTDC31の動作を示している。時間信号TMID2がハイからロウに遷移し、時間2dT経過した時刻にクロック信号CLKがロウからハイに遷移する。ところが、上述したように、クロック信号CLKと時間信号TMID2を入れ替えた構成であるため、得られるデジタル信号DOUTは−2を表す。
このように、第6の実施形態では、TDC31に対するクロック信号CLKと時間信号TMID2とを入れ替えるため、簡易にデジタル信号DINの符号を反転させることができる。
なお、以上説明した第7の実施形態は、第5の実施形態において、DTC11の比例定数の符号とTDC31の比例係数の符号とが異なっていると考えることもできる。そのため、両比例定数の絶対値を異なる値に設定することで、符号を含めた定数倍の演算を行うこともできる。
上述した第1〜第6の実施形態を適宜組み合わせてもよい。例えば、回路2は、伝送路の他、スイッチ2a、論理積回路2b等の論理回路、DTC2cのうちのいくつかを有してもよい。
また、DTC11やTDC31の単位遅延時間(比例係数)dTは一定であることを前提にして説明したが、制御信号に応じて可変できてもよい。すなわち、図15に示すように、DTC11に制御信号CINを入力し(図15(a)、これに比例して単位遅延時間dTが設定されるようにしてもよい(図15(b))。同様に、図16に示すように、TDC31に制御信号CINを入力し(図16(a)、これに比例して単位遅延時間dTが設定されるようにしてもよい(図16(b))。
(第7の実施形態)
第7の実施形態は、DTC11およびTDC31を用いて、低密度パリティ検査(Low Density Parity Check、以下LDPCと呼ぶ)符号により符号化されたデータを復号するものである。LDCP符号は誤り訂正符号の一種であり、その高い誤り訂正能力から種々の広帯域無線通信規格やNAND型フラッシュメモリ等記憶装置に用いられつつある。
本実施形態では、演算が簡易であり、ビット誤り率特性が優れたMIN−SUMアルゴリズムを用いるものである。このアルゴリズムでは、下記(1),(2)式の処理を交互に繰り返される。
Figure 0005801231
Figure 0005801231
ここで、signは符号を返す関数であり、minは最小値を返す関数である。
上記(1)式は変数ノード処理と呼ばれ、チェックノードからの確率情報αおよび符号化データに基づく初期尤度比λを加算して、確率情報βを算出する。
上記(2)式はチェックノード処理と呼ばれ、変数ノードからの確率情報βに基づいて確率情報αを算出する。
図17は、第7の実施形態に係る復号装置200の概略ブロック図である。復号装置200は、受信部41と、初期LLR算出部42と、硬判定部43と、パリティ検査部44と、演算部45とを有する。
受信部41はLDPC符号による符号化データを受信する。初期LLR算出部42は、例えば不図示の対数尤度比テーブルを用いて、受信した符号化データから初期尤度比(Likelihood Ratio)λを算出する。
硬判定部43は、初期尤度比λまたは後述する確率情報βに基づいて、符号化データが“0”であるか“1”であるかを判定する。パリティ検査部44は硬判定されたデータのパリティ検査行う。検査をパスした場合、その結果が硬判定部43へ伝えられ、硬判定部43は硬判定されたデータを復号データとして出力する。検査をパスしない場合は、その旨が演算部45に伝えられ、上記(1),(2)式の処理が再び行われる。硬判定部43およびパリティ検査部44は確率情報βに基づいて復号データを出力する復号部を構成する。
演算部45は、変数ノード演算部51と、伝送路52と、チェックノード演算部53とを有する。伝送路52を介して、変数ノード演算部51とチェックノード演算部53との間で確率情報を反復的に更新する。
変数ノード演算部51は、初期尤度比λおよびチェックノード演算部53から伝送される確率情報αを用いて、上記(1)式により確率情報βを算出する。上記(1)式から分かるように、変数ノード演算部51は加算演算を行う。
一方、チェックノード演算部53は、変数ノード演算部51から伝送される確率情報βを用いて、上記(2)式により確率情報αを算出する。上記(2)式から分かるように、チェックノード演算部53は最小値を検出する演算を行う。
一般に、数千個程度の確率情報α,βが、伝送路52を介して、変数ノード演算部51とチェックノード演算部53との間で伝送される。そこで、本実施形態では、確率情報α,βを時間信号として伝送することで、配線数を減らすことを図る。
図18は、演算部45をより詳細に示すブロック図である。なお、図18の一点鎖線で囲んだ部分が、図1に相当する。
変数ノード演算部51は、複数のTDC61と、デジタル信号演算部(Digital Signal Processor、以下DSPと呼ぶ)62と、複数のDTC63とを有する。
TDC61のそれぞれは、チェックノード演算部53から伝送され、時間信号(第1の時間信号)で表される確率情報α(第1の確率情報)を、デジタル信号(第1のデジタル信号)に変換する。TDC61の内部構成は、例えば図5に示すものであり、生成されるデジタル信号は温度計コードで表される。DSP62およびDTC63は加算回路を構成し、上記(1)式の演算を行って時間信号(第2の時間信号)で表される確率情報β(第2の確率情報)を生成する。なお、初期尤度比λも変数ノード演算部51内のDTC63の1つに入力され、時間信号に変換される。
図19は、変数ノード演算部51における加算演算を行う回路の一例を示す図である。上記(1)式における複数の確率情報αを加算する演算は、DTC63によるデジタル−時間変換処理と同時に行うことができる。なお、説明を簡略化するために、上記(1)の第2項ではn個のα(α1〜αn)を加算するものとする。また、図18における複数のTDC61およびDTC63を、図19ではTDC611〜61n,DTC630〜63nとそれぞれ表記している。
図19の例では、チェックノード演算部53から確率情報α1〜αnの絶対値および符号が別々に伝送される。そして、TDC611〜TDC61nのそれぞれは、時間信号で表される確率情報α1〜αnの絶対値(|α1|等と表記)を、デジタル信号で表される確率情報|α1|〜|αn|に変換する。
さらに、DSP62は符号調整部620〜62nを有する。符号調整部62k(k=1〜n)は、負の値を含む加算演算を行うために、Ofs+αkを生成する。より具体的には、符号調整部62kは、確率情報αkの符号sign(αk)が正であれば|αk|+Ofsを出力し、確率情報αkの符号sign(αk)が負であれば−|αk|+Ofsを出力する。ここで、オフセット値Ofsは、初期尤度比λおよび確率情報αが取りうる最小値の絶対値、あるいはそれ以上の値とする。これにより、DTC63kには0または正の値である確率情報αkが入力される。また、DSP62内の符号調整部620は初期尤度比λに対して同様の処理を行う。
変数演算ノード51において、(n+1)個のDTC630〜63nが縦続接続されている。これらのそれぞれは、例えば図3に示すように単位遅延回路を縦続接続したDTC11である。単位遅延回路のそれぞれには、初期尤度比λおよび確率情報α1〜αnを構成する各ビットが、遅延制御信号として入力される。
初段のDTC630には基準時刻でハイからロウに遷移する基準信号REFが入力される。最終段のDTC630nは、図10を用いて説明したのと同様の原理により、下記(3)式に示す値β’を出力する。
Figure 0005801231
この値β’は上記(1)式の確率情報βに対して、第3項の(n+1)*Ofsだけオフセットした値であるので、基準時刻を適切に設定することで、伝送路52を介して、値β’を時間信号である確率情報βとしてチェックノード演算部53に伝送できる。
なお、図19は上記(1)式の演算を行うための一例を示すものであり、他の手法によって確率情報βを算出してもよい。
図18に戻り、チェックノード演算部53は、複数のTDC71と、DSP72と、複数のDTC73とを有する。
TDC71のそれぞれは、変数ノード演算部51から伝送され、時間信号(第2の時間信号)で表される確率情報β(第2の確率情報)を、デジタル信号(第2のデジタル信号)に変換する。TDC71の内部構成は、例えば図5に示すものであり、生成されるデジタル信号は温度計コードで表される。DSP72は、上記(2)式の演算を行ってデジタル信号で表される確率情報α(第1の確率情報)を算出する。DTC73のそれぞれは、デジタル信号で表される確率情報αを時間信号(第1の時間信号)に変換する。
図20は、チェックノード演算部53における最小値検出演算を行う回路の一例を示す図である。上記(2)式における最小値を検出する演算は、温度計コードで表されるデジタル信号の対応するビットごとに論理積を算出すればよい。なお、説明を簡略化するために、上記(2)ではn個の確率情報β(β1〜βn)から最小値を検出するものとする。また、確率情報β1〜βnはいずれも(m+1)ビットとする。さらに、図18における複数のTDC71を、図20ではTDC711〜71nと表記している。
TDC71kは、時間信号で表される確率情報βkを、符号情報を含み温度計コードで表されるデジタル信号に変換する。
DSP72は、n個の符号抽出部741〜74nと、符号算出部75と、(m+1)個の論理積回路760〜76mとを有する。
符号抽出部74kは確率情報βkを符号sign(βk)と絶対値|βk|とに分離する。確率情報βkが図19により生成される場合、確率情報βkがOfsより大きい(小さい)と符号sign(βk)は正(負)であり、確率情報βkとOfsとの差が絶対値|βk|である。符号算出部75は、sign(β1)〜sign(βk)の積を算出し、+1または−1を出力する。この値は上記(2)式の1つ目の{}内の値、言い換えると、確率情報αの符号に対応する。
論理積回路76kは確率情報の絶対値|β1|〜|βn|のkビット目(β1[k]等と表記)の論理積を算出する。そして、論理積回路761〜76mの出力を連結することにより、|β1|〜|βn|の最小値minが検出される。このように、論理積回路760〜76nは、確率情報βを示すデジタル信号の対応するビットごとに論理演算を行って、|β1|〜|βn|の最小値を検出する最小値検出回路を構成する。この最小値minは上記(2)式の2つ目の{}の値、言い換えると、確率情報αの絶対値に対応する。
そして、確率情報αの符号および絶対値は、別々に図18の変数ノード演算部51に伝送される。
バイナリコードで表されるデジタル信号から最小値を検出する回路に比べ、確率情報βが温度計コードで表されるため、図20に示す小規模な回路で最小値を検出できる。
なお、図20は上記(2)式の演算を行うための一例を示すものであり、他の手法によって確率情報βを算出してもよい。例えば、変数ノード演算部51から、確率情報βの絶対値および符号が別々に伝送される場合、符号抽出部741〜74nを省略してもよい。
図21は、図17の復号装置200の処理動作の一例を示すフローチャートである。
まず、受信部41は符号化データを受信する(ステップS1)。そして、初期LLR算出部42は符号化データから初期尤度比λを算出する(ステップS2)。続いて、硬判定部43は初期尤度比λに基づいて硬判定を行い、符号化データが“0”であるか“1”であるかを示す一時推定語を生成する(ステップS3)。パリティ検査部44は一時推定語を用いてパリティチェックを行う(ステップS4)。パリティチェックの結果、誤りがない場合(ステップS5のYES)、硬判定部43は一時推定語を復号データとして出力する(ステップS6)。
パリティチェックの結果、誤りがある場合(ステップS5のNO)、チェックノード演算部53によるチェックノード演算および変数ノード演算部51による変数ノード演算を行い(ステップS7)、確率情報α,βを更新する。そして、新たに確率情報βに基づいて硬判定を行い、一時推定語を生成する(ステップS3)。
以上の処理を、パリティ検査をパスするまで行うことで、復号データが出力される。
このように、第7の実施形態では、確率情報α,βを示すデジタル信号を時間信号に変換して、MIN−SUMアルゴリズムで必要な加算演算および最小値検出演算を行う。そのため、通常のデジタル回路よりもシンプルな回路でこれらの演算を行うことができる。また、図19および図20から分かるように、これらの回路は抵抗や容量等の受動素子は不要であり、デジタル回路に用いられる論理回路を用いて構成できる。よって、回路を小型化できる。
また、1本の信号線で多値を表すことが可能な時間信号で確率情報α,βを表して、変数ノード演算部51およびチェックノード演算部53間で伝送するため、信号線の数を減らすことができる。
さらに、デジタル信号である初期尤度比λは、図19に示すように、変数ノード演算部51内のDTC630に入力されるため、新たにDA変換器を設ける必要もない。
また、変数ノード演算部51およびチェックノード演算部53は、TDCにより、時間信号を一旦デジタル信号に変換する。そのため、演算部45内にメモリを設け、一時的に確率情報α,βを保存できる。これにより、逐次処理を行う構成にして演算部45の回路をさらに小型化することもできる。
図17の復号装置200は、例えばメモリ装置のメモリコントローラに搭載することができる。
図22は、復号装置200を含むメモリシステム90の概略ブロック図である。このメモリシステム90は、パソコンまたはデジタルカメラ等のホスト80との間でデータを送受するメモリカードである例を示している。メモリシステム90は、NAND型フラッシュメモリのような半導体記憶装置91と、これを制御するメモリコントローラ92とを有する。メモリコントローラ92は、ROM93と、CPUコア94と、RAM95と、ホストインターフェース(Host I/F)96と、符号化装置97aおよび復号装置97bからなる誤り訂正部97と、メモリインターフェース(メモリI/F)98とを有し、これらはバス99を介して互いに接続される。
メモリコントローラ92は、CPUコア94を用い、ホストインターフェース96を介してホスト80との間でデータの送受信を行うとともに、メモリインターフェース98を介して半導体記憶装置91との間でデータの送受信を行う。ROM93には、メモリシステム90の制御プログラム等が記憶されており、RAM95にはアドレス管理で必要となるアドレス変換テーブル等が記憶される。
誤り訂正部97内の符号化装置97aは、データ記憶時に誤り訂正符号を生成し付与する。また、復号装置97bは、データ読み出し時に、読み出された符号化データを復号する。誤り訂正部97は確率に基づく反復計算により復号処理される誤り訂正符号であるLDPC符号を用いる。この構成における復号装置97bを、図17の復号装置200とすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 送信部
11,111,112 DTC
12,120〜123 単位遅延回路
12a 遅延素子
12b スイッチ
2 回路
2a スイッチ
2b 論理積回路
2c DTC
3 受信部
31,311,312 TDC
321〜324 遅延素子
331〜334 Dフリップフロップ
41 受信部
42 初期LLR算出部
43 硬判定部
44 パリティ検査部
45 演算部
51 変数ノード演算部
52 伝送路
53 チェックノード演算部
61,611〜61n,71,711〜71n TDC
62,72 DSP
620〜62n 符号調整部
63,630〜63n,73 DTC
741〜74n 符号抽出部
75 符号算出部
760〜76n 論理積回路
100,100a〜100d 伝送システム
200 復号装置

Claims (12)

  1. 低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
    第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する変数ノード演算部と、
    前記第2の確率情報に基づいて前記第1の確率情報を生成するチェックノード演算部と、
    前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
    前記第2の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
    前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
    前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
    前記変数ノード演算部は、
    それぞれが、前記第1の時間信号を、第1のデジタル信号に変換する複数の第1の時間−デジタル変換器と、
    前記複数の第1の時間−デジタル変換器から出力される複数の前記第1のデジタル信号を加算して前記第2の時間信号を生成する加算回路と、を有し、
    前記加算回路は、縦続接続される複数の単位遅延回路を有し、
    前記単位遅延回路のそれぞれは、前記複数の第1のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
    初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
    最終段の前記単位遅延回路から前記第2の時間信号が出力され、
    前記チェックノード演算部は、
    それぞれが、前記第2の時間信号を、第2のデジタル信号に変換する複数の第2の時間−デジタル変換器と、
    複数の前記第2のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第2のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
    前記最小値に基づいて前記第1の時間信号を生成するデジタル−時間変換器と、を有し、
    基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする復号装置。
  2. 低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
    第1の確率情報および前記符号化データに基づいて第2の確率情報を生成する変数ノード演算部と、
    前記第2の確率情報に基づいて前記第1の確率情報を生成するチェックノード演算部と、
    前記第1の確率情報および前記第2の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
    前記第2の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
    前記伝送路により伝送される前記第1の確率情報および前記第2の確率情報の少なくとも一方は、時間信号で表されることを特徴とする復号装置。
  3. 前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
    前記変数ノード演算部は、前記第1の時間信号を第1のデジタル信号に変換し、前記第1のデジタル信号および前記符号化データに基づいて前記第2の確率情報を生成することを特徴とする請求項2に記載の復号装置。
  4. 前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
    前記変数ノード演算部は、
    それぞれが、前記第1の時間信号を、前記第1のデジタル信号に変換する複数の第1の時間−デジタル変換器と、
    前記複数の第1の時間−デジタル変換器から出力される複数の前記第1のデジタル信号を加算して前記第2の時間信号を生成する加算回路と、を有し、
    前記加算回路は、縦続接続される複数の単位遅延回路を有し、
    前記単位遅延回路のそれぞれは、前記複数の第1のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
    初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
    最終段の前記単位遅延回路から前記第2の時間信号が出力されることを特徴とする請求項3に記載の復号装置。
  5. 前記第2の確率情報は第2の時間信号で表され、基準時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が前記第2の確率情報に対応し、
    前記チェックノード演算部は、前記第2の時間信号を第2のデジタル信号に変換し、前記第2のデジタル信号に基づいて前記第1の確率情報を生成することを特徴とする請求項2乃至4のいずれかに記載の復号装置。
  6. 前記第1の確率情報は第1の時間信号で表され、基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1の確率情報に対応し、
    前記チェックノード演算部は、
    それぞれが、前記第2の時間信号を、前記第2のデジタル信号に変換する複数の第2の時間−デジタル変換器と、
    複数の前記第2のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第2のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
    前記最小値に基づいて前記第1の時間信号を生成するデジタル−時間変換器と、を有し、
    基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする請求項5に記載の復号装置。
  7. データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
    前記符号化データを記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
    前記記憶装置から読み出された符号化データを復号する請求項1乃至6のいずれかに記載の復号装置と、を備えることを特徴とするメモリコントローラ。
  8. 記憶装置と、
    データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
    前記符号化データを前記記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
    前記記憶装置から読み出された符号化データを復号する請求項1乃至6のいずれかに記載の復号装置と、を備えることを特徴とするメモリシステム。
  9. 第1のデジタル信号を第1の時間信号に変換する第1のデジタル−時間変換器と、
    第2の時間信号を第2のデジタル信号に変換する時間−デジタル変換器と、
    前記第1の時間信号に基づく前記第2の時間信号を、前記第1のデジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
    基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1のデジタル信号に対応し、
    基準時刻と前記第2の時間信号の電圧信号が遷移する時刻との時間差が前記第2のデジタル信号に対応し、
    前記回路は、第3のデジタル信号を前記第2の時間信号に変換する第2のデジタル−時間変換器を備え、
    前記第1の時間信号の電圧が遷移する時刻と前記第2の時間信号の電圧が遷移する時刻との時間差が、前記第3のデジタル信号に対応することを特徴とする伝送システム。
  10. 前記回路は、縦続接続された2つ以上の前記第2のデジタル−時間変換器を備えることを特徴とする請求項9に記載の伝送システム。
  11. 第1のデジタル信号を第1の時間信号に変換するデジタル−時間変換器と、
    第2の時間信号を第2のデジタル信号に変換する時間−デジタル変換器と、
    前記第1の時間信号に基づく前記第2の時間信号を、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
    基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1のデジタル信号に対応し、
    基準時刻と前記第2の時間信号の電圧信号が遷移する時刻との時間差が前記第2のデジタル信号に対応し、
    前記回路は、前記第1の時間信号を前記第2の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送するか否かを制御するスイッチを有し、
    前記デジタル−時間変換器は、前記第1のデジタル信号を、基準時刻から前記第1のデジタル信号の値に略比例する時間が経過した後に電圧が遷移する前記第1の時間信号に変換し、
    前記時間−デジタル変換器は、前記第2の時間信号の電圧が遷移する時刻と基準時刻との時間差に略比例する値を有する前記第2のデジタル信号に変換し、
    前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、同じまたは異なり、
    前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、符号が互いに異なることを特徴とする伝送システム。
  12. 第1のデジタル信号を第1の時間信号に変換するデジタル−時間変換器と、
    第2の時間信号を第2のデジタル信号に変換する時間−デジタル変換器と、
    前記第1の時間信号に基づく前記第2の時間信号を、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
    基準時刻と前記第1の時間信号の電圧が遷移する時刻との時間差が前記第1のデジタル信号に対応し、
    基準時刻と前記第2の時間信号の電圧信号が遷移する時刻との時間差が前記第2のデジタル信号に対応し、
    前記回路は、前記第1の時間信号を前記第2の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送するか否かを制御するスイッチを有し、
    前記デジタル−時間変換器は、前記第1のデジタル信号を、基準時刻から前記第1のデジタル信号の値に略比例する時間が経過した後に電圧が遷移する前記第1の時間信号に変換し、
    前記時間−デジタル変換器は、前記第2の時間信号の電圧が遷移する時刻と基準時刻との時間差に略比例する値を有する前記第2のデジタル信号に変換し、
    前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、同じまたは異なり、
    前記デジタル−時間変換器の比例係数、および、前記時間−デジタル変換器の比例係数の少なくとも一方は、制御信号に応じて設定されることを特徴とする伝送システム。
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