KR101924583B1 - Ldpc 복호화 방법 및 장치와, 최솟 값 계산 방법 - Google Patents

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Abstract

LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 상기 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득하고, 상기 제 1 신호 및 상기 제 2 신호를 비교하여, 상기 소정의 행에 대응하는 제 3 신호를 획득하고, 상기 제 3 신호에 기초하여, 상기 소정의 행과 연결된 제 3열에 대응하는 신호인 제 4 신호를 갱신하며, 상기 제 3 신호를 획득하는 단계는, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트를 비교하여 상기 제 1 신호 및 상기 제 2 신호 중 최솟 값의 N 번째 비트를 결정하고, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 상기 최솟 값의 N번째 비트의 오류를 정정하는 단계를 포함하는 LDPC 복호화 방법이 개시된다.

Description

LDPC 복호화 방법 및 장치와, 최솟 값 계산 방법{Method and apparatus for decoding of LDPC data and method for calculating of minimum value}
본 발명은 최솟 값 계산 방법 및 LDPC 복호화 방법 및 장치에 관한 것으로, 특히 N번째 비트 값을 비교한 결과와 N-1비트 값을 이용한 결과를 이용하여 최솟 값의 N번째 비트를 결정하는 최솟 값 계산 방법 및 이를 채용한 LDPC 복호화 방법 및 장치에 관한 것이다.
반도체 기술의 발전에 기인한 IC 칩의 집적화가 가속화됨에 따라 칩 구현 면적이 점진적으로 감소하고 있으며, 이러한 이유로 칩 내부 기능을 보다 단순화시켜 구현하는 노력이 지속되어 왔다. 통신 시스템을 칩의 형태로 구현하기 위해서는 필수적으로 오류정정부호의 부호기/복호기가 포함되어야 하며, 특히 복호기 부분은 하드웨어 구현 복잡도가 비교적 높기 때문에 상당한 면적을 차지하게된다. 따라서, 복호기의 복호 기능을 단순화시켜 복호기가 차지하는 면적을 줄이고자 하는 연구가 지속되어 왔다.
현재, 여러 통신 시스템 분야에 사용되고 있는 오류 정정 부호 중 하나인 LDPC(Low Density Parity Check)부호화 방식은 코드워드(cordword)길이가 충분히 긴 상황을 가정할 경우 샤논의 한계치(Shannon's Limit)에 달하는 채널 용량을 달성할 수 있다. LDPC 방식으로 오류를 정정하는 대표적인 예로는 NP(Brief Propag또son) 또는 SP(Sum-Product)방식이 있다. 이는 내부적으로 복잡한 곱셈 연산이나 tanh(hyperbolic tangent)연산을 필요로 하므로 구현시 높은 복잡도를 요구하게 된다. 이로 인하여, 효과적인 오류 정정 능력에도 불구하고 해당 방식을 통한 복호화기의 구현이 지양되어 왔으며, 구현 복잡도를 줄이면서 최대한 유사한 BER(Bit Error Rate)성능을 유지하기 위한 노력이 계속되고 있다. 이러한 노력의 결과물로, MS(Min-Sum) 또는 Advanced MS방식이 대두되고 있다.
이와 같은 복호 알고리즘에서는 비교기 및 MUX, 덧셈기와 같은 비교적 가벼운 소자들을 활용하여 복호화가 가능하므로 구현 복잡도를 줄일 수 있게 된다. 이러한 복호 알고리즘의 핵심적인 모듈은 최솟 값 생성기이며, 입력 값들의 절대치를 비교하여 그 중 작은 값을 출력으로 내보내는 기능을 수행한다. MS에서는 이 소자를 활용하여 첫번째 최솟값 및 두 번째 최솟 값을 찾아내는 것이 필요하며, 최솟 값 생성기의 효율적인 설계가 복호기의 성능 및 복호기가 차지하는 면적을 결정하는데 중요한 요소이다.
상기의 문제점을 해결하기 위한 본 발명의 일 실시예가 갖는 목적은, 구현 면적을 줄이면서 효과적으로 최솟 값을 계산하는 장치 및 방법과 이를 이용한 복호화 장치 및 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 최솟값 결정 방법은, 양자화된 제 1 신호 및 제 2 신호를 수신하는 단계; 상기 제 1 신호의 제 N번째 비트와 상기 제 2 신호의 N번째 비트에 대하여 AND 연산을 수행하는 제 1 연산 단계; 상기 제 1 신호의 제 N-1번째 비트와 상기 제 1 신호의 제 N번째 비트, 상기 제 1 신호의 제 N번째 비트와 상기 제 1 신호의 제 N-1번째 비트 및 상기 제 1 신호의 제 N번째 비트와 상기 제 2 신호의 N번째 비트에 대하여 각각 XOR 연산을 수행하는 제 2 연산 단계; 상기 제 2 연산 단계의 결과들에 대하여 AND 연산을 수행하는 제 3 연산 단계; 상기 제 1 연산 단계의 결과와 상기 제 3 연산 단계의 결과에 대하여 XOR 연산을 수행하는 제 4 연산 단계; 및 상기 제 4 연산 단계의 결과를 최솟 값의 N번째 비트로 결정하는 제 1 결정 단계를 포함하는 것이다.
상기 최솟값 결정 방법은, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트에 대하여 AND 연산을 수행하는 제 5 연산 단계; 및 상기 제 5 연산 단계의 결과를 상기 최솟 값의 N-1번째 비트로 결정하는 제 2 결정 단계를 포함하고, 상기 최솟 값의 N-1번째 비트는 상기 최솟 값의 최 상위비트일 수 있다.
상기 최솟값 결정 방법은, 상기 제 1 신호의 N+1번째 비트와 상기 제 2 신호의 N+1번째 비트에 대하여 AND 연산을 수행하는 제 5 연산 단계; 상기 제 1 신호의 제 N번째 비트와 상기 제 1 신호의 N+1번째, 상기 제 1 신호의 N번째 비트와 상기 제 1 신호의 N번째 비트 및 상기 제 1 신호의 N+1번째 비트와 상기 제 2 신호의 N+1번째 비트에 대하여 각각 XOR 연산을 수행하는 제 6 연산 단계; 상기 제 6 연산 단계의 결과들에 대하여 AND 연산을 수행하는 제 7 연산 단계; 상기 제 1 연산 단계의 결과와 상기 제 3 연산 단계의 결과에 대하여 XOR 연산을 수행하는 제 8 연산 단계; 및 상기 제 8 연산 단계의 결과를 최솟 값의 N+1번째 비트로 결정하는 제 3 결정 단계를 포함할 수 있다.
상기 최솟 값 결정 방법은, LDPC로 부호화된 데이터로부터, LDPC의 부호화에 사용된 메트릭스의 소정의 행과 연결된 제 1 열 및 제 2 열에 대응하는 신호들을 획득하는 단계; 및 상기 획득된 신호들을 양자화하여 상기 제 1 신호 및 상기 제 2 신호를 생성하는 단계를 더 포함할 수 있다.
상기 최솟 값 결정 방법은, 상기 최솟 값에 기초하여 상기 소정의 행과 연결된 제 3 열에 대응하는 신호를 갱신하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 복호화 방법은, LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 상기 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득하는 단계; 상기 제 1 신호 및 상기 제 2 신호를 비교하여, 상기 소정의 행에 대응하는 제 3 신호를 획득하는 단계; 및 상기 제 3 신호에 기초하여, 상기 소정의 행과 연결된 제 3열에 대응하는 신호인 제 4 신호를 갱신하는 단계를 포함하고, 상기 제 3 신호를 획득하는 단계는, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트를 비교하여 상기 제 1 신호 및 상기 제 2 신호 중 최솟 값의 N 번째 비트를 결정하는 단계; 및 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 상기 최솟 값의 N번째 비트의 오류를 정정하는 단계를 포함하는 것이다.
상기 최솟 값의 N번째 비트를 결정하는 단계는, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N 번째 비트에 대하여 AND 연산을 수행하는 제 1 연산 단계를 포함할 수 있다.
상기 오류를 정정하는 단계는, 상기 제 1 신호의 N-1번째 비트와 상기 제 1 신호의 N번째 비트, 상기 제 1 비트의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트 및 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트에 대하여 각각 XOR 연산을 수행하는 제 2 연산 단계; 상기 제 2 연산 단계의 결과들에 대하여 AND 연산을 수행하는 제 3 연산 단계; 및 상기 제 1 연산 단계의 결과와 상기 제 3 연산 단계의 결과에 대하여 AND 연산을 수행하는 제 4 연산 단계를 포함할 수 있다.
상기 LDPC 복호화 방법은, 상기 N-1 번째 비트가 최 상위 비트인 경우, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1 번째 비트에 대하여 AND 연산을 수행하는 제 5 연산 단계; 및 상기 제 5 연산 단계의 결과를 상기 최솟 값의 최 상위 비트로 상기 제 4 연산 단계의 결과를 상기 최솟 값의 차 상위 비트로 결정하는 단계를 더 포함할 수 있다.
상기 제 1 신호는, 상기 제 1 열에 대응하는 비트 노드 메시지이며, 상기 제 2 신호는, 상기 제 2 열에 대응하는 비트 노드 메시지이고, 상기 제 3 신호는, 상기 소정의 행에 대응하는 체크 노드 메시지일 수 있다.
상기의 목적을 달성하기 위한 복호화 장치는, LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 상기 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득하는 제 1 획득부; 및 상기 제 1 신호 및 상기 제 2 신호를 비교하여, 상기 소정의 행에 대응하는 제 3 신호를 획득하는 제 2 획득부를 포함하고, 상기 제 1 획득부는, 상기 제 3 신호에 기초하여 상기 소정의 행과 연결된 제 3열에 대응하는 신호인 제 4 신호를 갱신하고, 상기 제 2 획득부는, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트를 비교하여 최솟 값의 N 번째 비트를 결정하는 결정부; 및 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 상기 최솟 값의 N번째 비트의 오류를 정정하는 정정부를 포함하는 것이다.
본 발명의 일 실시예에 따른 최솟값 결정 방법은, 비교하고자 하는 신호들의 N번째 비트 값과 N-1번째 비트 값을 이용하여 최솟 값의 N번째 비트 값을 결정함으로서 간단한 논리 회로만으로 최솟 값 계산기를 구현할 수 있도록 하여 복잡도를 감소시키면서 정확도를 개선할 수 있다.
또한, 상술한 최솟 값 결정 방법을 채용한 Min-Sum 기반의 LDPC 복호화 장치를 이용함으로서, LDPC 장치의 복잡도를 개선한다.
도 1은 본 발명의 일 실시예에 따른 LDPC 복호화 장치(100)에 관한 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 제 2 획득부(120)에 관한 블록도를 나타내는 도면이다.
도 3는 본 발명의 일 실시예에 따른 최솟 값 계산부(122)에 관한 블록도를 나타내는 도면이다.
도 4a는 본 발명의 일 실시예에 따른 LDPC 부호화에 이용된 메트릭스(210)에 관한 일 예를 나타낸다.
도 4b는 도 4a에 도시된 패리티 체크 메트릭스내의 노드간의 연결 관계를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 제 2 획득부(120)가 제 3 신호를 획득하는 과정을 나타내는 일 예를 설명한 그림이다.
도 6은 본 발명의 일 실시예에 따른 LDPC 복호화 방법에 관한 흐름도를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 최솟 값 계산 방법에 관한 흐름도를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 LDPC 복호화 장치(100)에 관한 블록도를 나타낸다. LDPC(Low Density Parity Check)는 임의의 연산 과정을 반복적으로 수행함으로서 코드워드에 포함된 오류를 정정하는 Iterative 방식의 부호화/복호화 방식의 일종으로, 본 발명의 일 실시예에 따른 LDPC 복호화 장치(100)는 제 1 획득부(110) 및 제 2 획득부(120)를 포함할 수 있다.
제 1 획득부(110)는 LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 열들로부터 신호들을 획득한다. 본 명세서에서, 메트릭스내의 특정 행과 특정 열이 연결되어 있다는 것은 특정 행과 특정 열이 만나는 위치의 데이터가 특정 값(예를 들면 1)을 가짐을 의미할 수 있다. 따라서, 특정 행이 제 1 열과 제 2 열에서 '1'의 값을 가진다면 해당 행은 제 1 열 및 제 2 열과 연결되어 있다고 표현한다. 이 경우, 제 1 획득부(110)는 제 1 열로부터 제 1 신호를 수신하고, 제 2 열로부터 제 2 신호를 수신한다. 실시 예에 따라서는 부호화에 사용된 메트릭스의 특정 열을 비트 노드로 명명하고, 특정 행을 체크 노드로 명명할 수 있다. 이 경우, 비트 노드에 대응하는 제 1 신호 및 제 2 신호는 비트 노드 메시지일 수 있으며, 체크 노드에 대응하는 신호(후술할 제 3 신호)는 체크 노드 메시지 일 수 있다.
제 2 획득부(120)는 연결된 열들로부터 수신한 신호 중 적어도 일부를 상호간에 비교하여 소정의 행에 대응하는 제 3 신호를 획득한다. 이하에서는 도 2를 참고하여 제 2 획득부(120)에 관한 일 예를 설명한다.
도 2는 본 발명의 일 실시예에 따른 제 2 획득부(120)에 관한 블록도를 나타내는 도면이다.
본 발명의 일 실시예에 따른 제 2 획득부(120)는 최솟 값 계산부(122) 및 신호 획득부(124)를 포함할 수 있다.
최솟 값 계산부(122)는 입력된 신호들을 순차적으로 비교하여, 입력된 신호에 대한 최솟 값을 계산한다. 이 때, 입력된 신호들은 정해진 비트수로 양자화될 수 있다. 제 2 획득부(120)로 3개의 신호가 수신된다면, 먼저, 최솟 값 계산부(122)는 수신된 신호들 중 2개를 상호간에 비교하여 최솟 값을 결정하고, 결정된 최솟 값과 나머지 하나의 신호를 비교하여 최종적으로 최솟 값을 결정할 수 있다. 이 때, 수신된 신호들의 부호는 무시할 수 있으며, 신호들의 절대적인 크기만을 비교하여 최솟 값을 결정할 수 있다.
최솟 값 계산부(122)는 결정부(210) 및 정정부(220)를 포함할 수 있다.
결정부(210)는 제 1 신호의 N번째 비트와 제 2 신호의 N번째 비트를 비교하여 제 1 신호 및 제 2 신호 중 최솟 값의 N 번째 비트를 결정한다.
정정부(220)는 제 1 신호의 N-1번째 비트와 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 최솟 값의 N번째 비트의 오류를 정정한다.
신호 획득부(124)는 최솟 값 계산부(122)의 결과에 기초하여 제 3 신호를 획득한다. 신호 획득부(124)는 수신된 신호들 중 가장 작은 값과, 그 다음으로 작은 값을 이용하여 제 3 신호를 획득할 수 있다.
이하에서는, 도 3를 참고하여, 본 발명의 일 실시예에 따른 최솟 값 계산부의 구체적인 구성을 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 최솟 값 계산부(122)의 구조에 관한 블록도를 나타낸다.
본 발명의 일 실시예에 따른 최솟 값 계산부(122)는 결정부(210) 및 정정부(220)를 포함할 수 있다.
결정부(210)는 제 1 신호의 N 번째 비트(aN)와 제 2 신호의 N번째 비트(bN)간의 AND 연산을 수행하여 제 1 연산 값(cN)을 획득한다.
정정부(220)는 제 1 신호의 N-1번째 비트(aN-1)와 제 2 신호의 N-1번째 비트(bN-1), 제 1 신호의 N번째 비트(aN)와 제 2 신호의 N번째 비트(bN) 및 제 1 신호의 N-1번째 비트(aN-1)와 제 1 신호의 N번째 비트(aN)를 비교하여 제 2 연산 값을 획득한다. 다만, N번째 비트가 최 상위 비트인 경우 정정과정을 수행하지 않는다.
예를 들어, 먼저, 정정부(220)는 제 1 신호의 N-1번째 비트(aN-1)와 제 2 신호의 N-1번째 비트(bN-1)에 대하여 XOR 연산을 수행하고, 제 1 신호의 N번째 비트(aN)와 제 2 신호의 N번째 비트(bN)에 대하여 XOR 연산을 수행하며, 제 1 신호의 N-1번째 비트(aN-1)와 제 1 신호의 N번째 비트(aN)에 대하여 XOR 연산을 수행한다.
다음으로, 정정부(220)는 제 2 연산 값에 대하여 AND 연산을 수행하여 제 3 연산 값(dN)을 획득한다.
마지막으로, 정정부(220)는 제 1 연산 값(cN)과 제 3 연산 값(dN)에 대하여 XOR 연산을 수행하여 제 4 연산 값(cN')을 획득하며, 이를 최솟 값의 N번째 비트 값으로 결정한다.
설명의 편의를 위하여, 제 1 신호(a)는 '010'의 값을 가지고, 제 2 신호(b)는 '101'의 값을 갖는다고 가정하자.
(a)최솟 값의 첫번째 비트 결정
제 1 신호의 첫번째 비트(a1=0)와 제 2 신호의 첫번째 비트(b1=1)에 대하여 AND 연산을 수행하여 '0'(c1)의 값을 얻는다. 상술한 바와 같이 첫번째 비트에 대해서는 별도의 정정 과정을 거치지 않기 때문에, '0'은 최솟 값의 첫번째 비트로 결정된다.
(b)최솟 값의 두번째 비트 결정
제 1 신호의 두번째 비트(a2=1)와 제 2 신호의 두번째 비트(b2=0)에 대하여 AND 연산을 수행하여 '0'(c2)의 값을 얻는다.
다음으로, 제 1 신호의 첫번째 비트(a1=0)와 제 2 신호의 첫번째 비트(b1=1)에 대하여 XOR을 수행하여, '1'의 값을 얻는다
또한, 제 1 신호의 두번째 비트(a2=1)와 제 2 신호의 두번째 비트(b2=0)에 대하여 XOR을 수행하여 '1'의 값을 얻는다.
다음으로, 제 1 신호의 첫번째 비트(a1=0)와 제 1 신호의 두번째 비트(a2=1)에 대하여 XOR을 수행하여 '1'의 값을 얻는다.
세 번의 XOR을 통하여 획득된 값에 대하여 AND 연산을 수행하여 '1'(d2)의 값을 얻는다.
마지막으로, 최초의 AND연산을 통하여 획득한 값(c2=0)과 마지막 AND 연산을 수행하여 획득한 값(d2=1)에 대하여 XOR 연산을 수행하여 '1'(c2')의 값을 얻는다. 따라서, 최솟 값의 두번째 비트는 '1'로 결정되며, 이는 최초의 AND 연산을 통하여 획득한 값'0'을 '1'로 정정한 것이다.
(c)최솟 값의 세번째 비트 결정
제 1 신호의 세번째 비트(a3=0)와 제 2 신호의 세번째 비트(b3=1)에 대하여 AND 연산을 수행하여 '0'(c3)의 값을 얻는다.
다음으로, 제 1 신호의 두번째 비트(a2=1)와 제 2 신호의 두번째 비트(b2=0)에 대하여 XOR을 수행하여, '1'의 값을 얻는다
또한, 제 1 신호의 세번째 비트(a3=0)와 제 2 신호의 세번째 비트(b3=1)에 대하여 XOR을 수행하여 '1'의 값을 얻는다.
다음으로, 제 1 신호의 두번째 비트(a2=1)와 제 2 신호의 세번째 비트(b3=1)에 대하여 XOR을 수행하여 '0'의 값을 얻는다.
세 번의 XOR을 통하여 획득된 값에 대하여 AND 연산을 수행하여 '0'(d3)의 값을 얻는다.
마지막으로, 최초의 AND연산을 통하여 획득한 값(c3=0)과 마지막 AND 연산을 수행하여 획득한 값(d3=0)에 대하여 XOR 연산을 수행하여 '0'(c3')의 값을 얻는다. 따라서, 최솟 값의 세번째 비트는 '0'로 결정되며, 이는 최초의 AND 연산을 통하여 획득한 값'0'이 그대로 유지되는 것이다.
다음의 표 1은 본 발명의 일 실시예에 다른 최솟 값 계산기(122)의 동작에 따라 각각의 스테이지 별 출력 값을 나타내는 표이다.
Figure 112017128535567-pat00001
표 1을 참고하면, 본 발명의 일 실시예에 따른 최솟 값 계산기(200)는 입력 값의 연속하는 두 비트가 '10'과 '01'인 경우의 오류를 효과적으로 제거하여 전체적인 오류의 발생 확률을 낮추면서 AND/XOR 논리 게이트만으로 최솟 값을 결정함으로서 복잡도가 현저히 감소함을 확인할 수 있다.
다시 도 1로 돌아가면, 제 1 획득부(110)는 제 3 신호에 기초하여, 소정의 행과 연결된 제 3 열에 대응하는 신호인 제 4 신호를 갱신한다. 이하에서는, 도 4 내지 도 5를 참고하여 제 1 획득부(110) 및 제 2 획득부(120)가 신호를 획득하는 과정에 관한 일 예를 설명한다.
도 4a는 본 발명의 일 실시예에 따른 LDPC 부호화에 이용된 메트릭스에 관한 일 예를 나타낸다.
LDPC 부호화에 이용된 메트릭스는 패리티 체크 메트릭스로 명명될 수 있으며, 도 4a에서 패리티 체크 메트릭스는 2행 5열로 구성된다.
패리티 체크 메트릭스에서 각각의 행(C1, C2)는 체크 노드로 명명될 수 있으며, 각각의 열(X1, X2, X3, X4, X5)는 비트 노드로 명명될 수 있다.
패리티 체크 메트릭스에서 '1'의 값을 갖는 체크 노드와 비트 노드는 상호간에 연결되어 있다고 표현한다. 도 4a를 참고하면, 체크 노드(C1)은 비트 노드 (X1, X2, X3)와 연결되어 있으며, 체크 노드(C2)는 비트 노드(X1, X4, X5)와 연결되어 있다고 표현할 수 있다.
LDPC로 부호화된 데이터를 복호화하기 위해서는 연결된 체크 노드와 비트 노드 간에 메시지라고 명명되는 데이터를 반복적으로 주고 받으며 체트 노드와 비트 노드의 값(또는 체크 노드의 메시지 및 비트 노드의 메시지)을 갱신하게 된다.
도 4b는 도 4a에 도시된 패리티 체크 메트릭스내의 노드간의 연결 관계를 나타내는 도면이다.
도 4b를 참고하면, 체크 노드(C1)은 비트 노드 (X1, X2, X3)와 선으로 연결되어 있으며, 체크 노드(C2)는 비트 노드(X1, X4, X5)와 선으로 연결되어 있다. 또한, 연결된 노드들간에는 MP 복호화를 통하여 체크 노드와 비트 노드의 데이터를 갱신함으로서 오류를 정정하게 된다. 이와 같이 연결된 체크 노드와 비트 노드를 선으로 연결한 그림은 태너 그래프(Tanner Graph)로 명명될 수 있다.
이제, 도 4를 참고하여 제 2 획득부(120)가 제 3 신호를 획득하는 과정을 살펴보자. 설명의 편의를 위하여 체크 노드(C1)의 체크 노드 메시지가 제 3 신호인 것으로 가정한다. 그러나, 실시 예에 따라서는 체크 노드(C1)의 데이터가 제 3 신호일 수 있다.
다음의 수학식 1은 제 2 획득부(120)가 체크 노드 메시지를 획득하는데 사용되는 수학식이다. 그러나, 수학식 1은 일 예에 불과하며 본 발명이 여기에 한정되는 것은 아니다.
[수학식 1]
Figure 112017128535567-pat00002
CV:체크 노드의 메시지
J:체크 노드의 번호
I:연결된 비트 노드의 번호
VC:비트 노드의 메시지
[수학식 1]을 참고하면, 제 2 획득부(120)는 연결된 비트 노드(X1, X2, X3)의 메시지에 대하여 최솟 값과 사인 값을 계산하고, 이를 이용하여 체크 노드(C1)의 메시지를 계산한다. 실시예에 따라서는 최솟 값을 계산함에 있어서 연결된 비트 노드(X1, X2, X3)들 중 체크 노드 메시지를 전송할 비트 노드의 메시지는 제외할 수 있다. 예를 들어, 체크 노드 메시지를 비트 노드(X1)으로 전송하여 비트 노드(X1)의 메시지를 갱신하는 경우, 제 2 획득부(120)는 비트 노드(X2, X3)의 메시지들 중 최솟 값을 계산하고 이를 이용하여 비트 노드(X1)에 전송할 체크 노드 메시지를 계산할 수 있다. (즉, 비트 노드 X1의 메시지는 최솟 값을 계산함에 있어서 제외함)
다음의 수학식 2은 제 1 획득부(110)가 비트 노드 메시지를 갱신(또는 획득)하는데 사용되는 수학식이다. 그러나, 수학식 2는 일 예에 불과하며 본 발명이 여기에 한정되는 것은 아니다.
[수학식 2]
Figure 112017128535567-pat00003
VC:비트 노드 메시지
llr:로그 우드 데이터
I:비트 노드 번호
J:체크 노드 번호
[수학식 2]을 참고하면, 제 1 획득부(110)는 로그 우드 데이터와 연결된 체크 노드의 메시지를 더하여 비트 노드의 메시지를 갱신한다. 실시예에 따라서는 연결된 체크 노드의 메시지를 더함에 있어서 연결된 체크 노드들 중 비트 노드 메시지를 전송할 체크 노드의 메시지는 제외할 수 있다. 예를 들어, 제 1 획득부(110)가 체크 노드(C1)으로 전송하는 비트 노드 (X1)의 메시지를 갱신하는 경우, 제 1 획득부(110)는 체크 노드(C1)의 메시지를 제외한 나머지 체크 노드메시지만을 이용하여 비트 노드(X1) 메시지를 갱신할 수 있다.
도 5는 본 발명의 일 실시예에 따른 제 2 획득부(120)가 제 3 신호를 획득하는 과정을 나타내는 일 예를 설명한 그림이다.
도 5에서 네모로 표시된 부분은 체크 노드를 나타내며, 동그라미로 표시된 부분은 비트 노드를 나타낸다. 도 5를 참고하면, 체크 노드(510)는 제 1 비트 노드(521), 제 2 비트 노드(522), 제 3 비트 노드(523) 및 제 4 비트 노드(524)와 연결되어 있다.
먼저, 제 2 획득부(120)가 제 1 비트 노드(521)에 전송하는 체크 노드 메시지를 획득하는 과정을 살펴보자. 제 2 획득부(120)는 제 2 비트 노드(522), 제 3 비트 노드(523), 제 4 비트 노드(524)로부터 비트 메시지를 수신하고, 최솟 값을 계산한다. 수신된 비트 메시지들 중 절대치가 가장 작은 값은 제 4 비트 노드(524)로부터 수신된 0.5이므로, 제 2 획득부(120)는 '0.5'라는 값에 기초하여 제 1 비트 노드(521)로 전송할 체크 노드 메시지를 결정한다.
다음으로, 제 2 획득부(120)가 제 2 비트 노드(521)에 전송하는 체크 노드 메시지를 획득하는 과정을 살펴보자. 제 2 획득부(120)는 제 1 비트 노드(521), 제 3 비트 노드(523), 제 4 비트 노드(524)로부터 비트 메시지를 수신하고, 최솟 값을 계산한다. 수신된 비트 메시지들 중 절대치가 가장 작은 값은 제 4 비트 노드(524)로부터 수신된 0.5이므로, 제 2 획득부(120)는 '0.5'라는 값에 기초하여 제 2 비트 노드(522)로 전송할 체크 노드 메시지를 결정한다.
마지막으로, 제 2 획득부(120)가 제 4 비트 노드(524)에 전송하는 체크 노드 메시지를 획득하는 과정을 살펴보자. 제 2 획득부(120)는 제 1 비트 노드(521), 제 2 비트 노드(522), 제 4 비트 노드(524)로부터 비트 메시지를 수신하고, 최솟 값을 계산한다. 수신된 비트 메시지들 중 절대치가 가장 작은 값은 제 1 비트 노드(524)로부터 수신된 1.2이므로, 제 2 획득부(120)는 '1.2'라는 값에 기초하여 제 4 비트 노드(524)로 전송할 체크 노드 메시지를 결정한다.
도 6은 본 발명의 일 실시예에 따른 LDPC 복호화 방법에 관한 흐름도를 나타낸다.
단계 s610에서는, LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득한다. 상술한 바와 같이 LPDPC 부호화에 이용된 패리티 체크 메트릭스의 행은 체크 노드로 명명되고, 해당 메트릭스의 열은 비트 노드로 명명될 수 있다. 또한, 제 1 신호 및 제 2 신호는 비트 노드에서 전송되는 메시지이거나, 비트 노드의 값일 수 있다. 수신된 제 1 신호 및 제 2 신호는 소정의 비트 수로 양자화된 신호 일 수 있다.
단계 s620에서, 제 1 신호 및 제 2 신호를 비교하여, 소정의 행에 대응하는 제 3 신호를 획득한다. 단계 s610과 유사하게 제 3 신호는 체크 노드에서 전송되는 메시지이거나, 체크 노드의 값일 수 있다.
단계 s620은 단계 s622 및 s624를 포함할 수 있다.
단계 s622는, 제 1 신호의 N번째 비트와 제 2 신호의 N번째 비트를 비교하여 최솟 값의 N 번째 비트를 결정한다. 일 예로, 제 1 신호의 N번째 비트와 제 2 신호의 N 번째 비트에 대하여 AND 연산을 수행하여, 결과를 최솟 값의 N번째 비트로 결정할 수 있다.
단계 s624에서, 제 1 신호의 N-1번째 비트와 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 최솟 값의 N번째 비트의 오류를 정정한다. 일 예로, 제 1 신호의 N-1번째 비트와 제 2 신호의 N-1번째 비트, 제 1 비트의 N번째 비트와 제 2 신호의 N번째 비트 및 제 1 신호의 N-1번째 비트와 제 1 신호의 N번째 비트에 대하여 각각 XOR 연산을 수행하고, XOR 연산 결과들에 대하여 AND 연산을 수행한 후, 단계 s622의 연산 결과와 마지막 AND 연산의 결과에 대하여 XOR 연산을 수행하여 나온 결과를 최솟 값의 N번째 비트로 수정한다.
다만, N번째 비트가 최상위 비트인 경우, 단계 s624를 수행하지 않을 수 있다.
단계 s630에서, 제 3 신호에 기초하여, 소정의 행과 연결된 제 3 행에 대응하는 신호인 제 4 신호를 갱신할 수 있다. 일 실시예에서는, 체크 노드의 메세지인 제 3 신호를 생성함에 있어서, 연결된 모든 비트 노드의 신호를 비교할 수 있다. 그러나, 다른 실시예에서는 제 3 신호를 이용하여 갱신하고자 하는 비트 노드를 제외한 나머지 비트 노드들의 신호만을 비교하여 제 3 신호를 생성할 수도 있다. 후자의 경우 체크 노드에 연결된 비트 노드가 제 1 비트 노드, 제 2 비트 노드, 제 3 비트 노드인 경우, 제 3 비트 노드의 메시지를 갱신하고자 할 때에는 제 1 비트 노드와 제 2 비트 노드의 메시지만을 비교하여 제 3 신호를 생성할 것이다.
도 7은 본 발명의 일 실시예에 따른 최솟 값 계산 방법에 관한 흐름도를 나타낸다.
단계 s710에서, 양자화된 제 1 신호 및 제 2 신호를 수신한다.
단계 s720에서, 제 1 신호의 제 N 번째 비트와 제 2 신호의 N번째 비트에 대하여 AND 연산을 수행한다.
단계 s730에서, 제 1 신호의 N-1번째 비트와 제 1 신호의 N번째 비트, 제 1 신호의 제 N-1번째 비트와 제 1 신호의 N번째 비트 및 제 1 신호의 N번째 비트와 제 2 신호의 N번째 비트에 대하여 각각 XOR 연산을 수행한다.
단계 s740에서, 단계 s730의 연산 결과에 대하여 AND 연산을 수행한다.
단계 s750에서, 단계 s720의 연산 결과와 단계 s740의 연산 결과에 대하여 XOR 연산을 수행한다.
단계 s760에서, 단계 s750의 연산 결과를 최솟 값의 N번째 비트로 결정한다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허 청구의 범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
100: LDPC 복호화 장치
110: 제 1 획득부
120: 제 2 획득부

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. LDPC 복호화 장치에서 LDPC로 부호화된 데이터를 복호화하는 방법에 있어서,
    제1 획득부에서, LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 상기 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득하는 단계;
    제2 획득부에서, 상기 제 1 신호 및 상기 제 2 신호를 비교하여, 상기 소정의 행에 대응하는 제 3 신호를 획득하는 단계; 및
    상기 제1 획득부에서, 상기 제 3 신호에 기초하여, 상기 소정의 행과 연결된 제 3열에 대응하는 신호인 제 4 신호를 갱신하는 단계를 포함하고,
    상기 제 3 신호를 획득하는 단계는,
    상기 제2 획득부에서, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트를 비교하여 상기 제 1 신호 및 상기 제 2 신호 중 최솟 값의 N 번째 비트를 결정하는 단계; 및
    정정부에서, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 상기 최솟 값의 N번째 비트의 오류를 정정하는 단계를 포함하는 것을 특징으로 하는 LDPC 복호화 방법.
  6. 제 5항에 있어서, 상기 최솟 값의 N번째 비트를 결정하는 단계는,
    상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N 번째 비트에 대하여 AND 연산을 수행하는 제 1 연산 단계를 포함하는 것을 특징으로 하는 LDPC 복호화 방법.
  7. 제 6항에 있어서, 상기 오류를 정정하는 단계는,
    상기 제 1 신호의 N-1번째 비트와 상기 제 1 신호의 N번째 비트, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트 및 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트에 대하여 각각 XOR 연산을 수행하는 제 2 연산 단계;
    상기 제 2 연산 단계의 결과들에 대하여 AND 연산을 수행하는 제 3 연산 단계; 및
    상기 제 1 연산 단계의 결과와 상기 제 3 연산 단계의 결과에 대하여 XOR 연산을 수행하는 제 4 연산 단계를 포함하는 것을 특징으로 하는 LDPC 복호화 방법.
  8. 제 7항에 있어서, 상기 LDPC 복호화 방법은,
    상기 N-1 번째 비트가 최 상위 비트인 경우, 상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1 번째 비트에 대하여 AND 연산을 수행하는 제 5 연산 단계; 및
    상기 제 5 연산 단계의 결과를 상기 최솟 값의 최 상위 비트로 결정하고, 상기 제 4 연산 단계의 결과를 상기 최솟 값의 차 상위 비트로 결정하는 단계를 더 포함하는 것을 특징으로 하는 LDPC 복호화 방법.
  9. 제 6항에 있어서,
    상기 제 1 신호는, 상기 제 1 열에 대응하는 비트 노드 메시지이며,
    상기 제 2 신호는, 상기 제 2 열에 대응하는 비트 노드 메시지이고,
    상기 제 3 신호는, 상기 소정의 행에 대응하는 체크 노드 메시지인 것을 특징으로 하는 LDPC 복호화 방법.
  10. LDPC로 부호화된 데이터를 복호화하는 장치에 있어서,
    LDPC의 부호화에 이용된 메트릭스의 소정의 행과 연결된 제 1 열에 대응하는 제 1 신호 및 상기 소정의 행과 연결된 제 2 열에 대응하는 제 2 신호를 획득하는 제 1 획득부; 및
    상기 제 1 신호 및 상기 제 2 신호를 비교하여, 상기 소정의 행에 대응하는 제 3 신호를 획득하는 제 2 획득부를 포함하고,
    상기 제 1 획득부는, 상기 제 3 신호에 기초하여 상기 소정의 행과 연결된 제 3열에 대응하는 신호인 제 4 신호를 갱신하고,
    상기 제 2 획득부는, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트를 비교하여 최솟 값의 N 번째 비트를 결정하는 결정부; 및
    상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트를 비교한 결과에 기초하여, 상기 최솟 값의 N번째 비트의 오류를 정정하는 정정부를 포함하는 것을 특징으로 하는 LDPC 복호화 장치.
  11. 제 10항에 있어서,
    상기 결정부는,
    상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트가 입력되는 제 1 AND 게이트를 포함하고,
    상기 정정부는,
    상기 제 1 신호의 N-1번째 비트와 상기 제 2 신호의 N-1번째 비트가 입력되는 제 1 XOR 게이트, 상기 제 1 신호의 N번째 비트와 상기 제 2 신호의 N번째 비트가 입력되는 제 2 XOR 게이트, 및 상기 제 1 신호의 N-1번째 비트와 상기 제 1 신호의 N번째 비트가 입력되는 제 3 XOR게이트, 상기 제 1 XOR 게이트의 결과와 상기 제 2 XOR 게이트의 출력이 각각 입력되는 제 2 AND 게이트, 상기 제 2 AND 게이트의 결과와 상기 제 3 XOR 게이트의 결과가 각각 입력되는 제 3 AND 게이트 및 상기 제 1 AND 게이트의 결과와 상기 제 3 AND 게이트의 결과가 입력되는 제 4 XOR 게이트를 포함하는 것을 특징으로 하는 LDPC 복호화 장치.
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