CN107846261B - 用于并行连续取消解码和连续取消列表解码的设备和方法 - Google Patents

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Abstract

提供了用于并行连续取消解码和连续取消列表解码的设备和方法。所述设备包括：接收器，用于接收长度为mj的极化码字；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的i，其中，i指示解码节点树结构的层级，其中，mj个叶节点处于层级j；m个连续取消列表解码器被应用于解码节点树结构中的在层级i‑1处的每个节点的每个子节点，其中，m个连续取消列表解码器中的每一个并行地执行以针对长度为mj‑i的码字确定对数似然比，其中，m个连续取消列表解码器中的每个使用相关联的父节点的对数似然比而不使用其他m个连续取消列表解码器中的任何其他节点的硬判决或软可靠性估计。

Description

用于并行连续取消解码和连续取消列表解码的设备和方法
本申请要求于2016年9月20日在美国专利商标局提交的分配了序列号为62/397,053的美国临时专利申请以及于2017年1月4日在美国专利商标局提交的分配了序列号为15/398,378的美国非临时专利申请的优先权，所述申请的全部内容通过引用合并于此。
技术领域
本公开大体涉及一种极化码的连续取消解码和连续取消列表解码的设备和方法，更具体地，涉及一种极化码的并行连续取消解码和连续取消列表解码的设备和方法。
背景技术
极化码是在最近已经收到大量关注的容量实现码，并被认为是用于第五代(5G)通信系统中的信道码的规范。极化码也可被认为是存储器系统中的错误纠正码。
极化码传统上使用连续取消解码器(SCD)而被解码，对于长度为N(其中N是整数)的码，SCD具有大约(NlogN)的计算复杂度。然而，SCD的连续性质也导致(NlogN)(其中N是码长)的大的解码延迟。使用解码树的每个节点的多样性被并行解码的多维极化解码，SCD解码延迟可被减少到2N-2。通过列表解码极化码可实现更好的解码性能。然而，对于列表大小L，极化码的列表解码具有大约O(LNlogN)的计算复杂度，这比极化码的连续取消解码的计算复杂度增加了L倍。
发明内容
根据一个实施例，一种用于并行连续取消解码的设备包括：接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均为整数；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；并行地应用的m个SCD，其中，使用层级i并行度，SCD中的每一个被应用于解码节点树结构中的在层级i处的m个子节点中的一个，其中，所有的m个SCD并行地运行，并且每个SCD针对长度为mj-i的子码确定软似然度量，其中，m个SCD中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行地操作的节点的软判决估计或硬判决估计，其中，每个并行的SCD还并行地处理与长度为mj-k的子码的比特相应的在层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从i到j的层级的编号。
根据一个实施例，一种用于并行连续取消列表解码的设备包括：接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均为整数；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；m个SCLD，被并行地应用以确定长度为mj/m的L个部分字的列表，其中，m个SCLD中的每一个使用相关联的父节点的对数似然比而不使用由m个SCLD中的任何其他SCLD并行操作的节点的软判决估计或硬判决估计，其中，L为整数。
根据一个实施例，一种用于并行连续取消解码的方法，包括：由接收器接收长度为mj的码字，其中，m和j均为整数；由处理器针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个叶节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；由并行应用的m个SCD进行解码，其中，使用层级i并行度，SCD中的每一个被应用于解码节点树结构中的在层级i处的m个子节点中的一个，其中，所有的m个SCD并行地运行，并且每个SCD针对长度为mj-i的子码确定软似然度量，其中，m个SCD中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行操作的节点的软判决估计或硬判决估计，其中，并行的SCD中的每一个还并行地处理与长度为mj-k的子码的比特相应的在层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从i到j的层级的编号。
根据一个实施例，一种用于并行连续取消列表解码的方法，包括：由接收器接收长度为mj的码字，其中，m和j均为整数；由处理器针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个叶节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；由并行应用的m个SCLD确定长度为mj/m的L个部分字的列表，其中，m个SCLD中的每一个使用相关性的父节点的对数似然比而不使用由m个SCLD中的任何其他SCLD并行操作的节点的软判决估计或硬判决估计。
根据一个实施例，一种制造设备的方法，包括：在具有至少一个其他设备的晶片或封装上形成所述设备，其中，所述设备包括：接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均为整数；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；m个并行应用的SCD，其中，使用层级i的并行度，SCD中的每一个被应用于解码阶段树结构中的在层级i处的m个子节点中的一个，其中，所有的m个SCD并行地执行，并且每个SCD针对长度为mj-i的子码确定软似然度量，其中，m个SCD中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行操作的节点的软判决估计和硬判决估计，其中，并行SCD中的每一个还并行地处理与长度为mj-k的子码的比特相应的在层级k处的解码的mj-k重多样性，其中，k指示从j到i的解码节点树结构的层级的编号；测试所述设备，其中，测试所述设备的步骤包括：使用一个或更多个电光转换器、一个或更多个将光信号划分为两个或更多个光信号的分光器以及一个或更多个光电转换器来测试所述设备。
根据一个实施例，一种构造集成电路的方法，包括：针对集成电路的层的一组特征产生掩模布局，其中，掩模布局包括针对一个或更多个电路特征的标准单元库宏，其中，所述一个或更多个电路特征包括：接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均为整数；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；并行应用的m个SCD，其中，使用层级i并行度，SCD中的每一个被应用于解码节点树结构中的在层级i处的m个子节点中的一个，其中，所有的m个SCD并行地运行，并且每个SCD使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行操作的节点的软判决估计或硬判决估计，其中，并行SCD中的每一个还并行地处理与长度为mj-k的子码的比特相应的在层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从i到j的层级的编号；在产生掩模布局期间忽略宏的相对位置是否符合布局设计规则；在产生掩模布局之后检查宏的相对位置是否符合布局设计规则；根据宏中的任何一个不符合布局设计规则的检测，通过将不符合的宏中的每一个修改为符合布局设计规则来修改掩模布局；根据具有针对集成电路的层的一组特征的修改后的掩模布局来产生掩模；根据掩模制造集成电路层。
附图说明
从以下结合附图的详细描述，本公开的特定实施例的上述和其他方面、特征和优点将更加明显，其中：
图1是针对长度为4的极化码的SCD系统的框图；
图2是针对图1的SCD的解码调度的示图；
图3是针对长度为8的极化码的SCD系统的框图；
图4是针对图3的SCD的解码调度的示图；
图5是根据本公开的实施例的针对长度为8的极化码的并行SCD的解码调度的示图；
图6是针对长度为8的极化码的非并行SCD和并行SCD的解码调度的比较的示图；
图7是根据本公开的实施例的并行SCD的框图；
图8是根据本公开的实施例的并行SCLD的框图；
图9是根据本公开的实施例的并行SCD的方法的流程图；
图10是根据本公开的实施例的并行SCLD的方法的流程图；
图11是根据本公开的实施例的制造并行SCD的方法的流程图；
图12是根据本公开的实施例的构造集成电路的流程图。
具体实施方式
在下文中，参照附图详细地描述了本公开的实施例。应注意的是，尽管相同的元件在不同的附图中被示出，但相同的元件将由相同的标号被指定。在下面的描述中，仅提供诸如详细的配置的特定的细节和组件以帮助对本公开的实施例的全面理解。因此，对本领域的技术人员将明显的是，在不脱离本公开的范围和精神的情况下可对这里描述的实施例做出各种改变和修改。此外，为了清除和简洁，省略了对公知的功能和结构的描述。下面描述的术语是考虑到本公开的功能而定义的术语，并可根据用户、用户的意图或习惯而不同。因此，术语的限定应基于贯穿本说明书的内容而确定。
本公开可具有各种修改和各种实施例，其中，参考附图在下面详细地描述实施例。然而，应理解的是，本公开不限于这些实施例，而是包括在本公开的精神和范围内的所有修改、等同物和替代物。
尽管包括序号(诸如，第一、第二等)的术语可被用于描述各种元件，但结构元件不受这些术语的限制。这些术语仅被用于区分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一结构元件可被称作第二结构元件。相似地，第二结构元件也可被称作第一结构元件。如这里所使用的，术语“和/或”包括一个或更多个相关联的项的任意和所有组合。
这里使用的术语仅被用于描述本公开的各种实施例，而不是意图限制本公开。除非上下文另有明确地指示，否则单数形式意图包括复数形式。在本公开中，应理解的是，术语“包括”或“具有”指示存在特征、数量、步骤、操作、结构元件、部件或特征、数量、步骤、操作、结构元件、部件的组合，并不排除存在或添加一个或更多个其他特征、数量、步骤、操作、结构元件、部件或添加特征、数量、步骤、操作、结构元件、部件的组合的可能性。
除非另有定义，否则这里使用的所有术语具有与本公开所属领域的技术人员理解的术语相同的含义。在通常使用的词典中定义的术语将被理解为具有与本领域的相关领域中的语境含义相同的含义，并且除非在本公开中被清楚地定义，否则不被理解为具有理想的或过于正式的含义。
本公开涉及一种并行解码的设备和方法以减少用于SCD以及SCLD的极化码的解码延迟，其中SCD是列表长度为1的SCLD。本公开的一个实施例提供解码操作的灵活并行化，灵活并行化包括SCD的不同程度的并行化。并行化的程度可基于性能、硬件复杂度和延迟中的至少一个被调整。并行解码器操作可通过错误检查机制与非并行解码器操作结合以避免性能恶化。
本公开适用于极化码。然而，本公开不限于此。本公开可适用于其它码(例如，使用与本公开相似的SCD和SCLD架构的任何码，诸如优化的递归码和Reed-Muller码的变体)。
本公开的一个实施例将SCLD并行化，并且本公开的一个实施例将部分码字的列表组合为完整码字的列表。
图1是用于对长度N＝4的极化码进行解码的SCD系统100的框图。
参照图1，Y1到Y4表示接收到的码字比特。每个W 101、103、105和107分别表示接收到Y1到Y4的信道，这些信道可具有噪声。X1到X4分别表示可能具有噪声的Y1到Y4所预期的无噪声码字比特。加法器109、111、113和115表示将输入消息比特U1到U4分别变换为由X1到X4表示的极化码字的极化编码器。连续取消解码器(SCD)通过使用接收到的符号Y1到Y4的似然比或对数似然比(LLR)的估计来产生比特U1到U4的硬判决估计，其中，接收到的符号Y1到Y4的似然比或对数似然比(LLR)的估计被用于连续估计中间编码比特值的似然比，直到最终估计输入比特的似然比和硬判决估计。在软连续取消解码的情况下，在节点之间传递软可靠性估计，而不是传递硬判决。图1示出处理LR并通过相应的解码器做出硬判决的顺序，其中，处理的顺序由数字1、2、3、4、5和6指示，其中，处理顺序从低值数字进行到高值数字。假设解码器使用多维解码并具有足够的解码模块，其中，解码器可并行地执行N/2个解码操作，从而解码器可同时独立地计算加法器109和加法器113的输入端处的中间比特的LLR，中间比特的LLR然后可分别同时用于独立地计算X3和X4的LLR。
图2是对图1的SCD的相应的解码树进行解码调度的示图。
参照图2，解码处理顺序由二叉树表示，其中，二叉树中的每个节点表示多个操作。如上所述，具有N/2个解码模块的SCD可展开多维解码并在109和113的输入端处同时计算LLR。然而，如果展开的解码模块的数量小于N/2，则标记为1的节点处的解码树也可通过109的输入端和113的输入端处的传统SCD而被表示为LLR的连续计算。然而，本公开不限于二进制极化码。本公开可使用m进制极化码，其中，解码调度可由m进制树表示，其中，m为整数，其中，m进制树中的每个节点具有m个后代，并且在解码顺序中执行m个解码器。
在传统的SCD中，在每个节点(例如，父节点)处，使用父节点(例如，yi)的LR计算父节点的子节点之一(例如，左边的子节点)的LR，并且基于子节点的计算出的LR确定硬判决以估计LR的值并将估计出的值传送到父节点。使用父节点的LR和其他节点(例如，左边的子节点)的硬判决估计来估计父节点的其他子节点(例如，右边的子节点)的LR，并基于其他节点(例如，右边的子节点)的LR确定硬判决以估计其他节点的LR的值并将估计出的值传送到父节点。
图3是针对长度N＝8的极化码的SCD系统300的框图。
参照图3，Y1到Y8表示接收到的码字比特。每个W 301、303、305、307、309、311、313和315表示分别接收到Y1到Y8的信道，这些信道可具有噪声。X1到X8分别表示可能具有噪声的Y1到Y8所预期的无噪声码字比特。加法器317、319、321、323、325、327、329、331、333、335、337和339分别表示将输入消息比特U1到U8变换为由X1到X8表示的极化码的极化编码器。SCD通过使用接收到的符号Y1到Y8的似然比或对数似然比(LLR)的估计来产生比特U1到U8的硬判决估计，其中，接收到的符号Y1到Y8的似然比或对数似然比(LLR)的估计被用于连续地估计中间编码比特值的似然比，直到最后估计输入比特的似然比和硬判决估计。在软连续取消解码的情况下，在节点之间传递软可靠性估计而不是硬判决。图3示出处理LR和相应的解码器做出硬判决的顺序，其中，由数字1-14指示处理的顺序，其中，处理顺序从低值数字进行到高值数字。假设解码器使用多维解码并具有可并行地执行N/2个解码操作的足够的解码模块，从而解码器可独立地同时计算在加法器317和加法器323的输入端处、在加法器327和加法器331的输入端处的中间比特的LLR，中间比特的LLR然后可分别同时用于独立地计算X5和X6以及X7和X8的LLR。
图4是对对图3的SCD的相应的解码树进行解码调度的示例。
参照图4，由二叉树表示解码处理顺序，其中每个节点表示多个操作。如上所述，具有N/2个解码模块的SCD可展开多维解码并可同时计算317和323以及327和331的输入端处的LLR。然而，如果展开的解码模块的数量小于N/2，则标记为1的节点处的解码树也可通过317的输入端和323的输入端以及327的输入端和331的输入端处的传统SCD而被表示为LLR的连续计算。然而，本公开不限于二进制极化码。本公开可使用m进制极化码，其中，解码模式可由m进制树表示，其中，m为整数，其中，m进制树中的每个节点均具有m个后代，并且在解码顺序中执行m个解码器。
在每个节点(例如，父节点)处，使用父节点(例如，yi)的LR计算父节点的子节点之一(例如，左边的子节点)的LR，并且基于子节点的计算出的LR确定硬判决以估计LR的值并向父节点传送估计的值。使用父节点的LR和其他节点(例如，左边的子节点)的硬判决估计来估计父节点的其他子节点(例如，右边的子节点)的LR，并且基于其他节点(例如，右边的子节点)的LR确定硬判决以估计其他节点的LR的值并将估计出的值传送到父节点。
在本公开的一个实施例中，解码器是用于码长2，其中，y1和y2是两个接收到的码字比特Y1和Y2的LR。可如以下等式(1)计算针对传统SCD的码字比特之一(例如，左边的码字比特)的LR y1：
Figure GDA0003114323540000081
码字比特(例如，左边的码字比特)的硬判决估计u1是通过对值
Figure GDA0003114323540000082
进行硬判决估计而发现的
Figure GDA0003114323540000083
如以下的等式(2)计算二进制解码器中的另一码字比特(例如，右边的码字比特i)的LR y2：
Figure GDA0003114323540000084
随后对值
Figure GDA0003114323540000085
进行硬判决以确定
Figure GDA0003114323540000086
在码字长度N大于2的另一个实施例中，这些左边的LLR计算随后在解码树中的每个节点处被递归地执行直到到达叶节点为止，其中，在这些左边的LLR计算中做出了硬判决估计，并且具有硬判决的LLR被递归地传播到二叉树中它们的父节点，并用于计算右边的子节点处的比特的LR。因此，用于极化码的多维SCD的延迟可被描述为二叉树中被访问的节点的数量
Figure GDA0003114323540000087
对于N＝8，在上述的图3和图4中示出了多维SCD的访问节点的顺序。然而，本公开不限于使用二叉树。可使用m进制树，其中，每个节点具有m个后代。
对于长度N＝2n的码，根节点可被认为是层级0，叶节点可被认为是层级n，并且层级i(i＝0,1,...，n)处的节点具有2n-i个叶节点作为后代。在本公开的一个实施例中，并行度在具有延迟2N-2的树结构解码(例如，用于多维解码)中被执行。
图5是根据本公开的实施例的用于针对长度为8的极化码的并行SCD的解码调度的示图。
参照图5，解码调度具有并行化阶2(即，在解码调度的二叉树中的层级2处应用并行化)。层级j处的并行化导致属于同一父节点的层级j处的所有节点并行地被解码，其中，可并行地使用m(例如，2)个SC解码器，每个SC解码器针对长度为mn-j(例如，2n-j)的代。多维SC解码器均在层级j处的每个节点处并行地执行mn-j个操作，而传统的SC解码器在层级j处的每个节点处顺序地执行mn-j个操作。在下面的图6中，图5与图4进行比较以确定针对并行化阶2(例如，m＝2)的非并行化SCD(即，图4)和并行化SCD(即，图5)之间的解码调度中的差异。
例如，针对长度为mn的码，层级n并行度导致一次在叶节点处解码m个信息比特(长度为1的码)，从而节省了N/m个步骤。针对m＝2的二进制码，多维解码的解码延迟减小到1.5N-2。
针对二进制代码，上述的层级1并行度导致解码对与长度为N/2的码相应的两个子树并行地解码。因此，延迟被削减一半，导致N-1的解码延迟。
通常，可如以下的等式(3)表示用于二进制码的层级j并行多维SC解码器的延迟：
Figure GDA0003114323540000091
因此，层级n-3并行解码器具有1.0625N-2的解码延迟。
为了实现并行化，在给定的层级，m(例如，2)个解码器可并行地执行。一个解码器(例如，左边的解码器)使用如传统非并行解码器中的所有信道信息来确定一个对数似然比(LLR)(例如，左边的LLR)。另一个解码器(例如，右边的解码器)同时确定另一个LLR(例如，右边的LLR)，而不等待来自所述一个解码器(例如，左边的解码器)的判决。因此，存在对解码延迟的节省。通过这样做，其他解码器(例如，右边的解码器)仅使用可用的信道信息来估计来自所述一个解码器(例如，左边的解码器)的判决。因此，可导致性能恶化。
针对如上所述N＝2极化码的解码块，由于
Figure GDA0003114323540000092
不可用，所以
Figure GDA0003114323540000093
可如下面的等式(4)被确定为输入码字LLR的函数f：
Figure GDA0003114323540000094
在本公开的一个实施例中，
Figure GDA0003114323540000095
是在硬判决
Figure GDA0003114323540000096
分别为零或一的情况下的LLR(例如，左边的LLR)中的一个的函数，如下面的等式(5)所示：
Figure GDA0003114323540000101
在本公开的一个实施例中，
Figure GDA0003114323540000102
与上述等式(4)和等式(5)两者一致，使得f仅忽略假设独立的L(y1)，并且f′可以是使用上述等式(5)和等式(2)的几何平均函数。可使用其他函数(例如，算数平均)。这样的函数(例如，几何平均函数、算数平均函数等)可被称为并行化函数。
为了避免由于对先前解码的比特的不完全的了解而导致的性能恶化，并行的多维SCD可与另一传统的多维SCD集成，在并行的多维SCD和传统的SCD之间共享重叠的功能，并共享错误检查机制。例如，信息比特可用诸如循环冗余校验(CRC)码的错误检测码进行编码。可对接收到的使用错误检测码编码的信息比特执行具有预先确定的并行化层级的并行解码器。在对使用错误检测码编码的信息比特进行解码之后，可使用错误检测机制来检查结果输出字的错误。如果没有检测到错误，则解码成功，并且减小了解码延迟。如果检测到错误，则解码不成功，使用传统的非并行解码器对使用错误检测码编码的信息比特进行解码，这保证不存在由于并行化导致的性能损失，其中，传统的非并行解码器可重新使用并行解码器的一些计算。然而，由于这样的错误确定执行传统的非并行解码器的频率，所以期望的延迟增加了并行解码器的解码错误率。
在本公开的一个实施例中，在并行SCD和传统的多维SCD之间共同的计算不需要被重复，但可由传统的多维SCD重新使用。在最坏的情况下，如果没有计算被共享，则相同的组件可被用于同时执行并行SCD和传统的多维SCD以保存留待被传统解码器执行的解码操作的数量，以防并行解码器的输出端处的错误检测，其中，并行SCD和传统的多维SCD可具有它们自己的存储器寄存器。
图6是对用于针对长度为8的极化码的非并行SCD和并行SCD的解码调度的比较的示图。
参照图6，示出了用于混合层级2并行SCD和传统的多维SCD的解码调度，其中，由包含在圆圈内的数字指示并行SCD解码顺序，并由没有包含在圆圈内的数字指示传统的多维非并行SCD解码顺序，其中，解码顺序从低值数字进行到高值数字。
最坏情况下的延迟是传统的多维非并行SCD的延迟，并且最佳情况下的延迟是并行SCD的延迟。在一些通信系统中，针对包括多个码块的传输块作出延迟要求，并且延迟要求使用具有并行解码器的经验平均码块错误率，可如以下的等式(6)表示每个码块的最终的平均延迟：
混合解码器的延迟＝(并行解码器的延迟)*(1-并行解码器的码块错误率)+(传统解码器的延迟)*(并行解码器的码块错误率)(6)
在本公开的一个实施例中，并行连续取消解码可通过SCLD被扩展到列表解码。在传统的SCLD(使用多维方法)中，由于对在叶节点处的N个解码的比特中的每一个进行分类所需的额外的N个周期将2L个路径度量进行分类以选择最佳的L个路径，解码延迟为3N-2。为了获得这个延迟，假设L个SCD并行地被执行。因此，针对SCD的并行方案可被应用于并行SCD的每一个，其中延迟被相同的因素减小，即，针对层级j并行解码器，延迟如下面的等式(7)所示：
Figure GDA0003114323540000111
然而，每个并行解码器导致了部分字的列表(例如，具有层级1并行化的并行列表解码)。然而，本公开可被扩展到其他并行化层级。
层级1并行化导致并行地对两个子码进行解码，每个子码的长度为N/2。使用上述的并行SCD，连续取消列表(SCL)(例如，左SCL)和另一个SCL(例如，右SCL)可并行地被执行。由于不需要关于来自右侧的解码的比特的假设的信息，左SCL是精确的。然而，并行进行的右SCL忽略关于左N/2个解码的比特的假设。两个SCL同时输出长度为N/2的L个字的列表。
在本公开的一个实施例中，长度为N的字的列表是从长度为N/2的部分字的2个列表中产生的，其中，所述两个列表是并行产生的。两个列表的所有L2个组合(其中，右列表中的每个字与左列表中的字串接)被认为是产生长度为N的候选字。产生的列表的每个字的似然比是在相应的SCL解码器的输出端处的相应的左LR和右LR的乘积。来自产生的列表的具有最大乘积LR的L个字被选择。然而，由于“右”LR是不精确的，所以乘积LR是不精确的。
在本公开的一个实施例中，对于左列表和右列表之间的每个可能的组合，通过将来自右列表的长度为N/2的字附加到左列表的长度为N/2的字来构建长度为N的字以产生长度为N的候选字。长度为N的字被重新编码以产生长度为N的候选发送码字。在列表中给出每个候选发送码字的情况下计算出接收到的序列y的似然度。可依照候选发送码字和接收到的序列y之间的欧几里德距离的函数来计算这个似然度。从列表中选择具有最大似然度量的与L个候选发送码字相应的L个字(或在仅需要一个字的情况下从列表中选择最佳的一个字)。
在本公开的一个实施例中，如上所述，仅可选择引起最大的2L个LR的组合，而不是产生大小为L2的列表。可在产生可能的组合之前从左列表和右列表中的每一个选择最佳
Figure GDA0003114323540000121
个候选使得结果列表的大小为2L。可选择最佳的L个候选(根据任一方法)，或在要求单个的解码输出的情况下可选择最佳的候选。
在本公开的一个实施例中，提供了并行连续取消解码，而不会由组件代码的最大似然解码导致解码复杂度的指数增加。此外，并行SCD可与传统的多维非并行SCD和错误检查机制组合以避免性能的恶化。此外，提供了没有计算复杂度的指数增加的并行连续取消列表解码，其中，部分字的列表与用于并行连续取消列表解码的全字的列表组合。
图7是根据本公开的实施例的并行SCD700的框图。
参照图7，SCD 700包括接收器701、处理器703和m个SCD 705。
接收器701包括输入端和输出端，其中，输入端用于接收长度为mj的码字，其中，m和j均是整数。
处理器703包括输入端和输出端，其中，输入端被连接到接收器701的输出端。处理器703针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示将m阶的并行度应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j具有mj个叶节点的解码节点树结构中的层级i处。
m个SCD 705每个包括输入端和输出端，其中，输入端被连接到处理器的输出端。m个SCD 705被并行地应用，其中，使用层级i并行度，SCD 705中的每一个被应用于层级i处的解码节点树结构中的m个子节点中的一个。所有的m个SCD 705并行地执行并且均针对长度为mj-i的子码确定软似然度量，其中，m个SCD 705中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD 705中的任何其他的SCD并行操作的节点的软判决估计或硬判决估计，其中，并行SCD 705中的每一个也并行地处理与长度为mj-k的子码的比特相应的层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从i到j的层级的编号。
图8是根据本公开的实施例的并行SCLD 800的框图。
参照图8，SCLD 800包括接收器801、处理器803和m个SCLD 805。
接收器包括输入端和输出端，其中，输入端用于接收长度为mj的码字，其中，m和j均是整数。
处理器803包括输入端和输出端，其中，输入端被连接到接收器801的输出端。处理器803针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j具有mj个叶节点的解码节点树结构中的层级i。
m个SCLD 805均包括输入端和输出端，其中，输入端被连接到处理器的输出端。m个SCLD 805并行地被应用以确定L个长度为mj/m的部分字的列表。m个SCLD 805的每一个均使用相关联的父节点的LLR，而不使用由m个SCLD805中的任何其他的SCLD并行操作的节点的软判决估计或硬判决估计，其中，L为整数。
图9是根据本公开的实施例的并行SCD的方法的流程图。
参照图9，在901，由接收器接收到长度为mj的码字，其中，m和j均是整数。
在903，处理器针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j具有mj个叶节点的解码节点树结构中的层级i。
在905，层级i处的解码节点树结构中的每个节点的每个子节点由m个SCD中的一个并行地解码，所有的m个SCD并行地执行并且每个SCD针对长度为mj-i的子码确定软似然度量，其中，m个SCD中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行地执行的节点的软判决估计或硬判决估计，其中，并行SCD中的每一个还并行地处理与长度为mj-k的子码的比特相应的层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从i到j的层级的编号。
图10是根据本公开的实施例的并行SCD的方法的流程图。
参照图10，在1001，由接收器1001接收长度为mj的码字，其中，m和j均为整数。
在1003，处理器针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j具有mj个叶节点的解码节点树结构中的层级i。
在1005，通过并行地应用m个SCLD，处理器确定L个长度为mj/m的部分字的列表。m个SCLD中的每一个使用相关联的父节点的LLR而不使用由m个SCLD中的任何其他SCLD并行地执行的节点的软判决估计或硬判决估计。
图11是根据本公开的实施例的制造设备的方法的流程图。
参照图11，在1101，设备被形成在具有至少一个其他设备的晶片或封装上，其中，所述设备包括：接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均是整数；处理器，配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i，其中,使用层级i并行度，SCD中的每一个被应用于解码节点树结构中的层级i处的m个子节点中的一个，其中，所有的m个SCD并行地执行并且每个SCD针对长度为mj-i的子码确定软似然度量，其中，m个SCD中的每一个使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行操作的节点的软判决估计或硬判决估计，其中，并行SCD中的每一个还并行地处理与长度为mj-k的子码的比特相应的层级k处的节点的mj-k重多样性，其中，k指示解码节点树结构的从0到j的层级的编号。
在1103，所述设备的功能被测试。测试所述设备的步骤包括使用一个或更多个电光转换器、一个或更多个将光信号划分为两个或更多个光信号的分光器以及一个或更多个光电转换器来测试所述设备。
图12是根据本公开的实施例的构造集成电路的流程图。
参照图12，在1201，构造初始布局数据。例如，针对集成电路的层的一组特征产生掩模布局，其中，掩模布局包括用于一个或更多个电路特征的标准单元库宏，其中，所述电路特征包括：接收器，包括用于接收长度为mj的码字的输入端，其中m和j均为整数；处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；以及并行应用的m个连续取消解码器(SCD)，其中，使用层级i并行度，SCD中的每一个被应用于解码节点树结构中的层级i处的m个子节点中的一个，其中，所有的m个SCD并行地执行，并且每个SCD使用相关联的父节点的软似然度量而不使用由m个SCD中的任何其他SCD并行地操作的节点的软判决估计或硬判决估计，其中，并行SCD中的每一个还并行地处理与长度为mj -k的子码的比特相应的处于层级k的节点的mj-k重多样性，其中，k指示解码节点树结构的从0到j的层级的编号，并在产生掩膜布局期间忽略宏的相对位置是否符合布局设计规则。
在1203，设计规则检测被执行。例如，在产生掩膜布局之后，所述方法可检查宏的相对位置是否符合布局设计规则。
在1205，布局被调整。例如，根据宏中的任何一个不符合布局设计规则的检测，所述方法可通过将不符合的宏中的每一个修改为符合布局设计规则来修改掩膜布局。
在1207，新的布局数据被产生。例如，所述方法可根据具有用于集成电路的层的一组特征的修改后的掩模布局来产生掩膜。随后，根据掩模的集成电路层可被制造。
尽管已经在本公开的说明书中描述了本公开的特定的实施例，但在不脱离本公开的范围的请求下，本公开可以以各种形式被修改。因此，本公开的范围不应仅基于描述的实施例被确定，而是基于权利要求和权利要求的等同物被确定。

Claims (8)

1.一种极化码的设备，包括：
接收器，包括用于接收长度为mj的码字的输入端，其中，m和j均为正整数，其中，m大于1并且j大于或等于1；
处理器，被配置为针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的正整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；
m个连续取消列表解码器，被并行地应用以确定长度为mj/m的L个部分字的列表，其中，m个连续取消列表解码器中的每一个连续取消列表解码器使用相关联的父节点的对数似然比而不使用由m个连续取消列表解码器中的任何其他连续取消列表解码器并行操作的节点的软判决估计或硬判决估计，其中，L为正整数。
2.如权利要求1所述的设备，其中，处理器还被配置为将来自m个列表中的每一个列表的部分字进行组合以产生长度为mj的候选字，针对每个候选字确定似然度量，并选择具有最大似然度量的L个字。
3.如权利要求2所述的设备，其中，处理器还被配置为对候选字重新编码，确定重新编码的候选字与接收到的码字之间的似然度，并选择与具有最大似然度量的重新编码的L个候选字相应的L个字。
4.如权利要求3所述的设备，其中，重新编码的候选字中的每一个候选字与接收到的码字之间的似然度是重新编码的候选字和接收到的码字之间的欧几里德距离的函数。
5.一种极化码的方法，包括：
由接收器接收长度为mj的码字，其中，m和j均为正整数，其中，m大于1并且j大于或等于1；
由处理器针对接收到的码字确定具有mj个叶节点的解码节点树结构，并接收指示m阶的并行度被应用于解码节点树结构的层级的正整数i，其中，i指示解码节点树结构的从0到j的层级的编号，其中，mi个叶节点处于在层级j处具有mj个叶节点的解码节点树结构中的层级i；
由并行应用的m个连续取消列表解码器确定长度为mj/m的L个部分字的列表，其中，m个连续取消列表解码器中的每一个连续取消列表解码器使用相关联的父节点的对数似然比而不使用由m个连续取消列表解码器中的任何其他连续取消列表解码器并行操作的节点的软判决估计或硬判决估计。
6.如权利要求5所述的方法，还包括：由处理器将来自m个列表中的每一个列表的部分字进行组合以产生长度为mj的候选字，针对每个候选字确定对数似然比，并选择具有最大对数似然比的L个字。
7.如权利要求6所述的方法，还包括：由处理器对候选字重新编码，确定重新编码的候选字与接收到的码字之间的似然度，并选择与具有最大对数似然比的重新编码的L个候选字相应的L个字。
8.如权利要求7所述的方法，其中，确定重新编码的候选字与接收到的码字之间的似然度的步骤包括确定重新编码的候选字和接收到的码字之间的欧几里德距离。
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