CN109753470A - 一种控制方法、微控制单元及计算机存储介质 - Google Patents

一种控制方法、微控制单元及计算机存储介质 Download PDF

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CN109753470A CN201910041798.7A CN201910041798A CN109753470A CN 109753470 A CN109753470 A CN 109753470A CN 201910041798 A CN201910041798 A CN 201910041798A CN 109753470 A CN109753470 A CN 109753470A
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贾玉虎
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Guangdong Oppo Mobile Telecommunications Corp Ltd
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Abstract

本申请实施例公开了一种控制方法，所述方法应用于一微控制单元中，该微创控制单元的GPIO接口电路单个接口连接至外围电路，该方法包括：根据获取到的控制指令控制GPIO接口电路单个接口的状态，确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平，根据第一状态下的逻辑电平和第二状态下的逻辑电平，确定与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号。本申请实施例还同时提供了一种微控制单元及计算机存储介质。

Description

一种控制方法、微控制单元及计算机存储介质
技术领域
本申请涉及通用输入/输出(GPIO,General Purpose Input Output)的外围硬件电路的版本识别技术，尤其涉及一种控制方法、微控制单元及计算机存储介质。
背景技术
目前，现在电子产品在产品研发过程中，由于电子元器件硬件版本改动较多或整机需要兼容的各种硬件配件版本较多，通常使用不同的GPIO配合外围硬件电路进行版本识别。
通常情况下，单个GPIO只能识别两个硬件版本，在项目需要兼容的硬件版本较多的情况下，版本识别需求的GPIO资源较多，极大地占用了整机的GPIO资源；由此可以看出，现有的GPIO单个接口识别硬件版本的数量较少，导致整机识别硬件本占据较大的GPIO资源。
发明内容
本申请实施例期望提供一种控制方法、微控制单元及计算机存储介质，能够提高GPIO单个接口识别硬件版本的数量。
本申请的技术方案是这样实现的：
本申请实施例提供了一种控制方法，所述方法应用于一微控制单元中，所述微控制单元的通用输入/输出GPIO接口电路单个接口连接至外围电路，所述方法包括：
根据获取到的控制指令控制所述GPIO接口电路单个接口的状态；其中，所述GPIO接口电路单个接口的状态包括：第一状态和第二状态，所述第一状态为：所述GPIO接口电路中单个接口的上拉电阻处于连通状态且所述GPIO接口电路中单个接口的下拉电阻处于断开状态，所述第二状态为：所述GPIO接口电路中单个接口的上拉电阻处于断开状态且所述GPIO接口电路中单个接口的下拉电阻处于连通状态；
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平；
根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述外围电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号；
其中，所述外围电路为上拉电阻电路，或者所述外围电路为下拉电阻电路，或者所述外围电路为空。
在上述方法中，所述确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
获取逻辑电平为低的输入电压最大值和逻辑电平为高的输入电压最小值；
读取在所述第一状态下所述GPIO接口电路单个接口的输入电平，并读取在所述第二状态下所述GPIO接口电路单个接口的输入电平；
根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平。
在上述方法中，所述获取逻辑电平为低的最大值和逻辑电平为高的最小值，包括：
设置所述逻辑电平为低的输入电压最大值和所述逻辑电平为高的输入电压最小值；
其中，所述逻辑电平为低的输入电压最大值大于所述外围电路的上拉电阻的阻值与阻值之和的比值；所述逻辑电平为高的输入电压最小值小于所述GPIO接口电路单个接口的下拉电阻的阻值与所述阻值之和的比值；
所述阻值之和等于所述外围电路的上拉电阻的阻值与所述GPIO接口电路单个接口的下拉电阻的阻值之和。
在上述方法中，当所述外围电路为上拉电阻电路时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高；
对应地，根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述上拉电阻电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为高时，确定所述GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号。
在上述方法中，当所述外围电路为下拉电阻电路时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，根据所述第一状态下的逻辑电平，且所述第二状态下的逻辑电平，确定所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为低和所述第二状态下的逻辑电平为低时，确定与所述下拉电阻电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号。
在上述方法中，当所述外围电路为空时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为低时，确定悬空的所述GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号。
在上述方法中，所述根据所述控制指令控制所述GPIO接口电路单个接口的状态，包括：
根据所述控制指令控制所述GPIO接口电路中单个接口用于连通和断开上拉电阻的第一开关，以及控制所述GPIO接口电路中单个接口用于连通和断开下拉电阻的第二开关，以控制所述GPIO接口电路单个接口的状态。
本申请实施例提供了一种微控制单元，所述微处理器的通用输入/输出GPIO接口电路连接至外围电路，所述微处理器包括：
控制单元，用于根据获取到的控制指令控制所述GPIO接口电路单个接口的状态；其中，所述GPIO接口电路单个接口的状态包括：第一状态和第二状态，所述第一状态为：所述GPIO接口电路中单个接口的上拉电阻处于连通状态且所述GPIO接口电路中单个接口的下拉电阻处于断开状态，所述第二状态为：所述GPIO接口电路中单个接口的上拉电阻处于断开状态且所述GPIO接口电路中单个接口的下拉电阻处于连通状态；
第一确定单元，用于确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平；
第二确定单元，用于根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述外围电路连接的所述GPIO接口电路单个接口所识别的硬件版本号；
其中，所述外围电路为上拉电阻电路，或者所述外围电路为下拉电阻电路，或者所述外围电路为空。
在上述微控制单元中，第一确定单元，包括：
获取子单元，用于获取逻辑电平为低的输入电压最大值和逻辑电平为高的输入电压最小值；
读取子单元，用于读取在所述第一状态下所述GPIO接口电路单个接口的输入电平，并读取在所述第二状态下所述GPIO接口电路单个接口的输入电平；
确定子单元，用于根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平。
在上述微控制单元中，所述获取子单元，具体用于：
设置所述逻辑电平为低的输入电压最大值和所述逻辑电平为高的输入电压最小值；
其中，所述逻辑电平为低的输入电压最大值大于所述外围电路的上拉电阻的阻值与阻值之和的比值；所述逻辑电平为高的输入电压最小值小于所述GPIO接口电路单个接口的下拉电阻的阻值与所述阻值之和的比值；
所述阻值之和等于所述外围电路的上拉电阻的阻值与所述GPIO接口电路单个接口的下拉电阻的阻值之和。
在上述微控制单元中，当所述外围电路为上拉电阻电路时，对应地，所述确定子单元，具体用于：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高；
对应地，所述第二确定单元，具体用于：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为高时，确定所述GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号。
在上述微控制单元中，当所述外围电路为下拉电阻电路时，对应地，所述确定子单元，具体用于：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，所述第二确定单元，具体用于：
当所述第一状态下的逻辑电平为低和所述第二状态下的逻辑电平为低时，确定与所述下拉电阻电路相连接的所GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号。
在上述微控制单元中，当所述外围电路为空时，对应地，所述确定子单元，具体用于：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，所述第二确定单元，具体用于：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为低时，确定悬空的所述GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号。
在上述微控制单元中，所述控制单元，具体用于：
根据所述控制指令控制所述GPIO接口电路中单个接口用于连通和断开上拉电阻的第一开关，以及控制所述GPIO接口电路中单个接口用于连通和断开下拉电阻的第二开关，以控制所述GPIO接口电路单个接口的状态。
本申请实施例还提供了一种微控制单元，所述微控制单元包括：处理器以及存储有所述处理器可执行指令的存储介质，所述存储介质通过通信总线依赖所述处理器执行操作，当所述指令被所述处理器执行时，执行上述一个或多个实施例所述控制方法。
本申请实施例提供了一种计算机存储介质，存储有可执行指令，当所述可执行指令被一个或多个处理器执行的时候，所述处理器执行上述一个或多个实施例所述控制方法。
本申请实施例提供了一种控制方法、微控制单元及计算机存储介质，该方法应用于一微控制单元中，该微控制单元的GPIO接口电路单个接口连接至外围电路，该方法包括：首先，根据获取到的控制指令控制GPIO接口电路单个接口的状态，确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平，根据第一状态下的逻辑电平和第二状态下的逻辑电平，确定与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号，其中，GPIO接口电路单个接口的状态包括：第一状态和第二状态，第一状态为：GPIO接口电路中单个接口的上拉电阻处于连通状态且GPIO接口电路中单个接口的下拉电阻处于断开状态，第二状态为：GPIO接口电路中单个接口的上拉电阻处于断开状态且GPIO接口电路中单个接口的下拉电阻处于连通状态，其中，外围电路为上拉电阻电路，或者外围电路为下拉电阻电路，或者外围电路为空；也就是说，在本申请实施例中，通过控制GPIO接口电路单个接口的状态为第一状态或者第二状态，从而确定第一状态下的逻辑电平和第二状态下的逻辑电平，由于外围电路可以为为三种，那么，在每种外围电路下对应的一组第一状态下的逻辑电平和第二状态下的逻辑电平，三种外围电路可以对应三组值，每组值对应识别一个硬件版本号，如此，可以通过对确定出的第一状态下的逻辑电平和第二状态下的逻辑电平来确定硬件版本号，使得GPIO接口电路单个接口能够识别三个硬件版本号，从而提高了GPIO单个接口识别硬件版本的数量，减少了在整机识别硬件本所占据的GPIO资源。
附图说明
图1为本申请实施例提供的一种可选的微控制单元的结构示意图；
图2为本申请实施例提供的一种可选的控制方法的流程示意图；
图3为本申请实施例提供的另一种可选的控制方法的流程示意图；
图4为本申请实施例提供的一种可选的微控制单元的实例的结构示意图；
图5为本申请实施例提供的另一种可选的微控制单元的实例的结构示意图；
图6为本申请实施例提供的再一种可选的微控制单元的实例的结构示意图；
图7为本申请实施例提供的一种微控制单元的结构示意图一；
图8为本申请实施例提供的一种微控制单元的结构示意图二。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
实施例一
本申请实施例提供了一种控制方法，该方法应用于一微控制单元中，图1为本申请实施例提供的一种可选的微控制单元的结构示意图，参考图1所示，微控制单元11可以包括：GPIO接口电路110，其中，GPIO接口电路单一接口连接至外围电路12；
目前，GPIO接口单一接口识别硬件版本号主要是通过控制GPIO接口电路中的上拉电阻和下拉电阻，并读取GPIO接口电路单个接口的输入电平的逻辑电平，来确定GPIO接口电路单个接口所识别的硬件版本号，这样，通过一个逻辑电平最多可以识别两个硬件版本号。
为了增加GPIO接口电路单个接口可识别的硬件版本号，图2为本申请实施例提供的一种可选的控制方法的流程示意图，参考图2所示，该控制方法可以包括：
S201：根据获取到的控制指令控制GPIO接口电路单个接口的状态；
其中，GPIO接口电路单个接口的状态包括：第一状态和第二状态；
第一状态为：GPIO接口电路中单个接口的上拉电阻处于连通状态且GPIO接口电路中单个接口的下拉电阻处于断开状态；
第二状态为：GPIO接口电路中单个接口的上拉电阻处于断开状态且GPIO接口电路中单个接口的下拉电阻处于连通状态。
这里，需要说明的是，在GPIO接口电路单一接口中，包括一个上拉电阻R11和一个下拉电阻R12，当R11一端连接至GPIO接口电路单个接口，R11另一端连接至电源时，说明GPIO接口电路单个接口的上拉电阻处于连通状态，否则，GPIO接口电路单个接口的上拉电阻处于断开状态，当R12一端连接至GPIO接口电路单个接口，R11另一端接地时，说明GPIO接口电路单个接口的下拉电阻处于连通状态，否则，GPIO接口电路单个接口的上拉电阻处于断开状态。
在实际应用中，为了控制GPIO接口电路单个接口的状态，在一种可选的实施例中，S201可以包括：
根据控制指令控制GPIO接口电路中单个接口用于连通和断开上拉电阻的第一开关，以及控制GPIO接口电路中单个接口用于连通和断开下拉电阻的第二开关，以控制GPIO接口电路单个接口的状态。
也就是说，在R11的连接通路上设置一个第一开关K1，在R12的连接通路上设置一个第二开关K2，那么，可以根据控制指令控制K1和K2来控制GPIO接口电路单个接口的状态。
具体来说，K1闭合，K2断开时，GPIO接口电路中单个接口处于第一状态；K1断开，K2闭合时，GPIO接口电路中单个接口处于第二状态。
S202：确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平；
为了确定出在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平，在一种可选的实施例中，图3为本申请实施例提供的另一种可选的控制方法的流程示意图，如图3所示，S202可以包括：
S301：获取逻辑电平为低的输入电压最大值和逻辑电平为高的输入电压最小值；
这里，获取逻辑电平为低的输入电压最大值VOL和逻辑电平为高的输入电压最小值VOH中，可以是接收到来自开发人员设置的，也可以是预先设置好存储在微控制单元中的，在一种可选的实施例中，获取逻辑电平为低的最大值和逻辑电平为高的最小值，可以包括：
设置逻辑电平为低的输入电压最大值和逻辑电平为高的输入电压最小值；
其中，逻辑电平为低的输入电压最大值大于外围电路的上拉电阻的阻值与阻值之和的比值；逻辑电平为高的小值小于GPIO接口电路单个接口的下拉电阻的阻值与阻值之和的比值；
阻值之和等于外围电路的上拉电阻的阻值与GPIO接口电路单个接口的下拉电阻的阻值之和。
为了确定出第一状态下的逻辑电平和第二状态下的逻辑电平，将外围电路的上拉电阻用R1表示，将外围电路的下拉电阻用R2表示，设置的VOL和VOH需满足如下条件才能保证得到第一状态下的逻辑电平和第二状态下的逻辑电平：VOL>R1/(R1+R12),VOH<R12/(R1+R12)；例如，设置R11>>R1，R11>>R2,R12>>R2,R12>>R1即可。
在实际应用中，设置VOL＝0.3VCC，VOH＝0.7VCC，才能确定出分别与三种外围电路相连接的GPIO接口电路单个接口，分别在第一状态下和第二状态下的输入电平的逻辑电平V1和V2。
S302：读取在第一状态下GPIO接口电路单个接口的输入电平，并读取在第二状态下GPIO接口电路单个接口的输入电平；
S303：根据逻辑电平为低的输入电压最大值、逻辑电平为高的输入电压最小值、第一状态下GPIO接口电路单个接口的输入电平和第二状态下GPIO接口电路单个接口的输入电平，确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平和第二状态下GPIO接口电路单个接口的输入电平的逻辑电平。
在读取到在第一状态下GPIO接口电路单个接口的输入电平和在第二状态下所述GPIO接口电路单个接口的输入电平之后，将在第一状态下GPIO接口电路单个接口的输入电平分别与VOL、VOH进行比较，当在第一状态下GPIO接口电路单个接口的输入电平小于VOL时，确定第一状态下的逻辑电平为低，当在第一状态下GPIO接口电路单个接口的输入电平大于VOH时，确定第一状态下的逻辑电平为高。
将在第一状态下GPIO接口电路单个接口的输入电平分别与VOL、VOH进行比较，当在第二状态下GPIO接口电路单个接口的输入电平小于VOL时，确定第二状态下的逻辑电平为低，当在第二状态下GPIO接口电路单个接口的输入电平大于VOH时，确定第二状态下的逻辑电平为高。
S203：根据第一状态下的逻辑电平和第二状态下的逻辑电平，确定与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号；
其中，外围电路为上拉电阻电路，或者外围电路为下拉电阻电路，或者外围电路为空。
上述外围电路为上拉电阻电路为：GPIO接口电路单个接口连接至外围电路的上拉电阻，上述外围电路为下拉电阻电路为：GPIO接口电路单个接口连接至外围电路的下拉电阻，上述外围电路为空是指GPIO接口电路单个接口悬空。
在确定出第一状态下的逻辑电平V1和第二状态下的逻辑电平V2之后，可以根据V1和V2确定与不同的外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号。
例如，外围电路为上拉电阻电路时，对应一组V1a和V2a，外围电路为下拉电阻电路时，对应一组V1b和V2b，外围电路为空时，对应一组V1c和V2c，不同的外围电路对应不同的硬件版本号。
为了确定出与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号，在一种可选的实施例中，当外围电路为上拉电阻电路时，对应地，S303可以包括：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为高；
对应地，S203可以包括：
当第一状态下的逻辑电平为高，且第二状态下的逻辑电平为高时，确定与上拉电阻电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号。
图4为本申请实施例提供的一种可选的微控制单元的实例的结构示意图；参考图4所示，微控制单元(MCU，Microcontroller Unit)中包括GPIO典型电路(相当于上述GPIO接口电路)，其中，GPIO典型电路中包括输入寄存器、斯密特触发器、上拉电阻R11、第一开关K1、下拉电阻R12、第二开关K2，二极管D1和二极管D2；其中，输入寄存器的一端与斯密特触发器的一端相连接，斯密特触发器的另一端分别连接至R11的一端、R12的一端、二极管D1的正极和二极管D2负极，R11的另一端连接至K1的一端，K1的另一端连接至电源VCC，R12的另一端连接至K2的一端，K2的另一端连接至电源VSS；二极管D1的负极连接至电源VCC，二极管D2的正极连接至电源VSS。
如图4所示，GPIO典型电路单一接口的输入电平连接至上拉电阻电路，其中，GPIO典型电路单一接口连接至上拉电阻R1的一端，R1的另一端，连接至电源VCC。
针对GPIO接口电路单一接口仅能识别两种硬件版本号具体实现如下：
MCU配置GPIO属性为输入电平属性input，K1断开，K2断开，R11和R12均断开，当外围电路为上拉电阻R1电路时，GPIO识别为高电平，识别为硬件版本号1；
当外围电路下拉电阻R2电路时，GPIO识别为低电平，识别为硬件版本号2；
当外围电路不接电阻时，即为空时，GIPO识别电平不定，无法识别硬件版本号；
MCU端配置GPIO属性为输入电平属性input，K1闭合，K2断开；
当外围电路上拉电阻R1电路时，GPIO识别为高电平，识别为硬件版本号1；
当外围电路下拉电阻R2电路时(R2远小于R1)，GPIO识别为低电平，识别为硬件版本号2；
当外围电路不接电阻时，即为空时，GIPO识别电高电平，识别为硬件版本号1；
MCU端配置GPIO属性为输入电平属性input，K1断开，K2闭合；
当外围电路上拉电阻R1电路时(R1远小于R12)，GPIO识别为高电平，识别为硬件版本号1；
当外围电路下拉电阻R2电路时，GPIO识别为低电平，识别为硬件版本号2；
当外围电路不接电阻时，即为空时，GIPO识别电低电平，识别为硬件版本号2。
为了提高GPIO接口电路单一接口识别硬件版本号的数量，具体实现方式如下：
当MCU根据获取到的控制指令控制K1闭合，K2断开，此时R11处于连通状态，R12处于断开状态，读取GPIO典型电路单一接口的输入电平V1a，当MCU根据获取到的控制指令控制K1断开，K2闭合，此时R11处于断开状态R12处于连通状态，读取GPIO典型电路单一接口的输入电平V2a，确定V1a为高，确定V2a为高。
此时，确定与上拉电阻电路相连接的GPIO典型电路单一接口所识别的硬件版本号为第一硬件版本号。
为了确定出与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号，在一种可选的实施例中，当外围电路为下拉电阻电路时，对应地，S303可以包括：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为低，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，S203可以包括：
当第一状态下的逻辑电平为低和第二状态下的逻辑电平为低时，确定与下拉电阻电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号。
图5为本申请实施例提供的另一种可选的微控制单元的实例的结构示意图；参考图5所示，MCU中包括GPIO典型电路，其中，GPIO典型电路中包括输入寄存器、斯密特触发器、上拉电阻R11、第一开关K1、下拉电阻R12、第二开关K2，二极管D1和二极管D2；其中，输入寄存器的一端与斯密特触发器的一端相连接，斯密特触发器的另一端分别连接至R11的一端、R12的一端、二极管D1的正极和二极管D2负极，R11的另一端连接至K1的一端，K1的另一端连接至电源VCC，R12的另一端连接至K2的一端，K2的另一端连接至电源VSS；二极管D1的负极连接至电源VCC，二极管D2的正极连接至电源VSS。
如图5所示，GPIO典型电路单一接口的输入电平连接至下拉电阻电路，其中，GPIO典型电路单一接口连接至下拉电阻R2的一端，R2的另一端，接地VSS。
为了提高GPIO接口电路单一接口识别硬件版本号的数量，具体实现方式如下：
当MCU根据获取到的控制指令控制K1闭合，K2断开，此时R11处于连通状态，R12处于断开状态，读取GPIO典型电路单一接口的输入电平V1b，当MCU根据获取到的控制指令控制K1断开，K2闭合，此时R11处于断开状态R12处于连通状态，读取GPIO典型电路单一接口的输入电平V2b，确定V1b为低，确定V2b为低。
此时，确定与上拉电阻电路相连接的GPIO典型电路单一接口所识别的硬件版本号为第二硬件版本号。
为了确定出与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号，在一种可选的实施例中，当外围电路为空时，对应地，S303可以包括：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，S203可以包括：
当第一状态下的逻辑电平为高，且第二状态下的逻辑电平为低时，确定与悬空的GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号。
图6为本申请实施例提供的再一种可选的微控制单元的实例的结构示意图，参考图5所示，MCU中包括GPIO典型电路，其中，GPIO典型电路中包括输入寄存器、斯密特触发器、上拉电阻R11、第一开关K1、下拉电阻R12、第二开关K2，二极管D1和二极管D2；其中，输入寄存器的一端与斯密特触发器的一端相连接，斯密特触发器的另一端分别连接至R11的一端、R12的一端、二极管D1的正极和二极管D2负极，R11的另一端连接至K1的一端，K1的另一端连接至电源VCC，R12的另一端连接至K2的一端，K2的另一端连接至电源VSS；二极管D1的负极连接至电源VCC，二极管D2的正极连接至电源VSS。
如图6所示，GPIO典型电路单一接口的输入电平悬空。
为了提高GPIO接口电路单一接口识别硬件版本号的数量，具体实现方式如下：
当MCU根据获取到的控制指令控制K1闭合，K2断开，此时R11处于连通状态，R12处于断开状态，读取GPIO典型电路单一接口的输入电平V1c，当MCU根据获取到的控制指令控制K1断开，K2闭合，此时R11处于断开状态R12处于连通状态，读取GPIO典型电路单一接口的输入电平V2c，确定V1c为高，确定V2c为低。
此时，确定悬空的GPIO典型电路单一接口所识别的硬件版本号为第三硬件版本号。
通过上述实例，可以通过MCU内部软件配置顺序，实现外围电路三种状态的准确识别，从而达到节省GPIO接口的目的，通过外围电路的设置和MCU内部GPIO识别流程，能保证单一GPIO的情况下识别最多3个硬件版本，在N个GPIO的情况下识别3N个硬件版本，极大地节省了硬件GPIO资源。
本申请实施例提供了一种控制方法，该方法应用于一微控制单元中，该微控制单元的GPIO接口电路单个接口连接至外围电路，该方法包括：首先，根据获取到的控制指令控制GPIO接口电路单个接口的状态，确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平，根据第一状态下的逻辑电平和第二状态下的逻辑电平，确定与外围电路相连接的GPIO接口电路单个接口所识别的硬件版本号，其中，GPIO接口电路单个接口的状态包括：第一状态和第二状态，第一状态为：GPIO接口电路中单个接口的上拉电阻处于连通状态且GPIO接口电路中单个接口的下拉电阻处于断开状态，第二状态为：GPIO接口电路中单个接口的上拉电阻处于断开状态且GPIO接口电路中单个接口的下拉电阻处于连通状态，其中，外围电路为上拉电阻电路，或者外围电路为下拉电阻电路，或者外围电路为空；也就是说，在本申请实施例中，通过控制GPIO接口电路单个接口的状态为第一状态或者第二状态，从而确定第一状态下的逻辑电平和第二状态下的逻辑电平，由于外围电路可以为为三种，那么，在每种外围电路下对应的一组第一状态下的逻辑电平和第二状态下的逻辑电平三种外围电路可以对应三组值，每组值对应识别一个硬件版本号，如此，可以通过对确定出的第一状态下的逻辑电平和第二状态下的逻辑电平来确定硬件版本号，使得GPIO接口电路单个接口能够识别三个硬件版本号，从而提高了GPIO单个接口识别硬件版本的数量，减少了在整机识别硬件本所占据的GPIO资源。
实施例二
图7为本申请实施例提供的一种微控制单元的结构示意图一，如图7所示，本申请实施例提供了一种微控制单元，该微控制单元还可以包括：
控制单元71，用于根据获取到的控制指令控制GPIO接口电路单个接口的状态；其中，GPIO接口电路单个接口的状态包括：第一状态和第二状态，第一状态为：GPIO接口电路中单个接口的上拉电阻处于连通状态且GPIO接口电路中单个接口的下拉电阻处于断开状态，第二状态为：GPIO接口电路中单个接口的上拉电阻处于断开状态且GPIO接口电路中单个接口的下拉电阻处于连通状态；
第一确定单元72，用于确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平；
第二确定单元73，用于根据第一状态下的逻辑电平和第二状态下的逻辑电平，确定与外围电路连接的GPIO接口电路单个接口所识别的硬件版本号；
其中，外围电路为上拉电阻电路，或者外围电路为下拉电阻电路，或者外围电路为空。
可选的，第一确定单元72，包括：
获取子单元，用于获取逻辑电平为低的输入电平最大值和逻辑电平为高的输入电平最小值；
读取子单元，用于读取在第一状态下GPIO接口电路单个接口的输入电平，并读取在第二状态下GPIO接口电路单个接口的输入电平；
确定子单元，用于根据逻辑电平为低的输入电平最大值、逻辑电平为高的输入电平最小值、第一状态下GPIO接口电路单个接口的输入电平和第二状态下GPIO接口电路单个接口的输入电平，确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平和第二状态下GPIO接口电路单个接口的输入电平的逻辑电平。
可选的，获取子单元，具体用于：
设置逻辑电平为低的输入电平最大值和逻辑电平为高的输入电平最小值；
其中，逻辑电平为低的输入电平最大值大于外围电路的上拉电阻的阻值与阻值之和的比值；逻辑电平为高的输入电平最小值小于GPIO接口电路单个接口的下拉电阻的阻值与阻值之和的比值；
阻值之和等于外围电路的上拉电阻的阻值与GPIO接口电路单个接口的下拉电阻的阻值之和。
可选的，当外围电路为上拉电阻电路时，对应地，确定子单元，具体用于：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为高；
对应地，第二确定单元73，具体用于：
当第一状态下的逻辑电平为高，且第二状态下的逻辑电平为高时，确定GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号。
可选的，当外围电路为下拉电阻电路时，对应地，确定子单元，具体用于：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为低，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，第二确定单元73，具体用于：
当第一状态下的逻辑电平为低和第二状态下的逻辑电平为低时，确定与下拉电阻电路相连接的GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号。
可选的，当外围电路为空时，对应地，确定子单元，具体用于：
确定在第一状态下GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在第二状态下GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，第二确定单元73，具体用于：
当第一状态下的逻辑电平为高，且第二状态下的逻辑电平为低时，确定悬空的GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号。
可选的，控制单元71，具体用于：
根据控制指令控制GPIO接口电路中单个接口用于连通和断开上拉电阻的第一开关，以及控制GPIO接口电路中单个接口用于连通和断开下拉电阻的第二开关，以控制GPIO接口电路单个接口的状态。
在实际应用中，上述控制单元71、第一确定单元72、第二确定单元73、获取子单元、读取子单元和确定子单元可由位于微控制单元上的处理器实现，具体为中央处理器(CPU，Central Processing Unit)、微处理器(MPU，Microprocessor Unit)、数字信号处理器(DSP，Digital Signal Processing)或现场可编程门阵列(FPGA，Field ProgrammableGate Array)等实现。
图8为本申请实施例提供的一种微控制单元的结构示意图二，如图8所示，本申请实施例提供了一种微控制单元800，包括：
处理器81以及存储有所述处理器81可执行指令的存储介质82，所述存储介质82通过通信总线83依赖所述处理器81执行操作，当所述指令被所述处理器81执行时，执行上述实施例一所述的控制方法。
需要说明的是，实际应用时，终端中的各个组件通过通信总线83耦合在一起。可理解，通信总线83用于实现这些组件之间的连接通信。通信总线83除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图8中将各种总线都标为通信总线83。
本申请实施例提供了一种计算机存储介质，存储有可执行指令，当所述可执行指令被一个或多个处理器执行的时候，所述处理器执行实施例一所述的控制方法。
其中，计算机可读存储介质可以是磁性随机存取存储器(ferromagnetic randomaccess memory，FRAM)、只读存储器(Read Only Memory，ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(ErasableProgrammable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory，EEPROM)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(Compact Disc Read-Only Memory，CD-ROM)等存储器。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。

Claims (10)

1.一种控制方法，其特征在于，所述方法应用于一微控制单元中，所述微控制单元的通用输入/输出GPIO接口电路单个接口连接至外围电路，所述方法包括：
根据获取到的控制指令控制所述GPIO接口电路单个接口的状态；其中，所述GPIO接口电路单个接口的状态包括：第一状态和第二状态，所述第一状态为：所述GPIO接口电路中单个接口的上拉电阻处于连通状态且所述GPIO接口电路中单个接口的下拉电阻处于断开状态，所述第二状态为：所述GPIO接口电路中单个接口的上拉电阻处于断开状态且所述GPIO接口电路中单个接口的下拉电阻处于连通状态；
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平；
根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述外围电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号；
其中，所述外围电路为上拉电阻电路，或者所述外围电路为下拉电阻电路，或者所述外围电路为空。
2.根据权利要求1所述的方法，其特征在于，所述确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
获取逻辑电平为低的最大值和逻辑电平为高的最小值；
读取在所述第一状态下所述GPIO接口电路单个接口的输入电平，并读取在所述第二状态下所述GPIO接口电路单个接口的输入电平；
根据所述逻辑电平为低的最大值、所述逻辑电平为高的最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平。
3.根据权利要求2所述的方法，其特征在于，所述获取逻辑电平为低的最大值和逻辑电平为高的最小值，包括：
设置所述逻辑电平为低的输入电压最大值和所述逻辑电平为高的输入电压最小值；
其中，所述逻辑电平为低的输入电压最大值大于所述外围电路的上拉电阻的阻值与阻值之和的比值；所述逻辑电平为高的输入电压最小值小于所述GPIO接口电路单个接口的下拉电阻的阻值与所述阻值之和的比值；
所述阻值之和等于所述外围电路的上拉电阻的阻值与所述GPIO接口电路单个接口的下拉电阻的阻值之和。
4.根据权利要求3所述的方法，其特征在于，当所述外围电路为上拉电阻电路时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高；
对应地，根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述上拉电阻电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为高时，确定所述GPIO接口电路单个接口所识别的硬件版本号为第一硬件版本号。
5.根据权利要求3所述的方法，其特征在于，当所述外围电路为下拉电阻电路时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，根据所述第一状态下的逻辑电平，且所述第二状态下的逻辑电平，确定所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为低和所述第二状态下的逻辑电平为低时，确定与所述下拉电阻电路相连接的所述GPIO接口电路单个接口所识别的硬件版本号为第二硬件版本号。
6.根据权利要求3所述的方法，其特征在于，当所述外围电路为空时，对应地，所述根据所述逻辑电平为低的输入电压最大值、所述逻辑电平为高的输入电压最小值、所述第一状态下所述GPIO接口电路单个接口的输入电平和所述第二状态下所述GPIO接口电路单个接口的输入电平，确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平和所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，包括：
确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为高，并确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平为低；
对应地，根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定所述GPIO接口电路单个接口所识别的硬件版本号，包括：
当所述第一状态下的逻辑电平为高，且所述第二状态下的逻辑电平为低时，确定悬空的所述GPIO接口电路单个接口所识别的硬件版本号为第三硬件版本号。
7.根据权利要求1所述的方法，其特征在于，所述根据所述控制指令控制所述GPIO接口电路单个接口的状态，包括：
根据所述控制指令控制所述GPIO接口电路中单个接口用于连通和断开上拉电阻的第一开关，以及控制所述GPIO接口电路中单个接口用于连通和断开下拉电阻的第二开关，以控制所述GPIO接口电路单个接口的状态。
8.一种微控制单元，其特征在于，所述微控制单元的通用输入/输出GPIO接口电路连接至外围电路，所述微控制单元包括：
控制单元，用于根据获取到的控制指令控制所述GPIO接口电路单个接口的状态；其中，所述GPIO接口电路单个接口的状态包括：第一状态和第二状态，所述第一状态为：所述GPIO接口电路中单个接口的上拉电阻处于连通状态且所述GPIO接口电路中单个接口的下拉电阻处于断开状态，所述第二状态为：所述GPIO接口电路中单个接口的上拉电阻处于断开状态且所述GPIO接口电路中单个接口的下拉电阻处于连通状态；
第一确定单元，用于确定在所述第一状态下所述GPIO接口电路单个接口的输入电平的逻辑电平，以及确定在所述第二状态下所述GPIO接口电路单个接口的输入电平的逻辑电平；
第二确定单元，用于根据所述第一状态下的逻辑电平和所述第二状态下的逻辑电平，确定与所述外围电路连接的所述GPIO接口电路单个接口所识别的硬件版本号；
其中，所述外围电路为上拉电阻电路，或者所述外围电路为下拉电阻电路，或者所述外围电路为空。
9.一种微控制单元，其特征在于，所述微控制单元包括：
处理器以及存储有所述处理器可执行指令的存储介质，所述存储介质通过通信总线依赖所述处理器执行操作，当所述指令被所述处理器执行时，执行上述的权利要求1至7任一项所述的控制方法。
10.一种计算机存储介质，其特征在于，存储有可执行指令，当所述可执行指令被一个或多个处理器执行的时候，所述处理器执行所述的权利要求1至7任一项所述的控制方法。
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