JPS593544A - ビツトバツフアの初期設定回路 - Google Patents
ビツトバツフアの初期設定回路Info
- Publication number
- JPS593544A JPS593544A JP57112805A JP11280582A JPS593544A JP S593544 A JPS593544 A JP S593544A JP 57112805 A JP57112805 A JP 57112805A JP 11280582 A JP11280582 A JP 11280582A JP S593544 A JPS593544 A JP S593544A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- becomes
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、端末制御装置等からデータ端末に給電すると
共に、端末制御装置等からのクロックに同期してデータ
端末からデータを送出し、端末制御装置等で受信データ
を内部クロックに同期化させるピットバッファの初期設
定回路に関するものである。
共に、端末制御装置等からのクロックに同期してデータ
端末からデータを送出し、端末制御装置等で受信データ
を内部クロックに同期化させるピットバッファの初期設
定回路に関するものである。
従来技術と問題点
データ交換機に収容されたデータ端末がデータの送受信
を行なう時、データ交換機からデータ端末に給電し、デ
ータ交換機からのクロックに同期してデータを送出する
システムが知られておシ、その場合、各データ端末とデ
ータ交換機との間の距離がそれぞれ相違する為、データ
交換機で受信するデータのビット位相はデータ端末毎に
相違することになる。その為、データ交換機は、受信デ
ータを内部クロックに同期化するピットバッファがデー
タ端未対応に設けられている。
を行なう時、データ交換機からデータ端末に給電し、デ
ータ交換機からのクロックに同期してデータを送出する
システムが知られておシ、その場合、各データ端末とデ
ータ交換機との間の距離がそれぞれ相違する為、データ
交換機で受信するデータのビット位相はデータ端末毎に
相違することになる。その為、データ交換機は、受信デ
ータを内部クロックに同期化するピットバッファがデー
タ端未対応に設けられている。
データ収集を行なう端末制御装置に於いても、複数のデ
ータ端末からデータを受信する場合同様の問題が生じ、
ピットバッファが設けられている。
ータ端末からデータを受信する場合同様の問題が生じ、
ピットバッファが設けられている。
第１図は従来のビットバッファを示し、ＦＦ１〜ＦＦ６
はＤ型の７リツプフロツプ、Ｇ１はアンド回路、ＲＤは
受信データ、ＲＣＫは受信データから抽出した受信クロ
ック、ＩｃＸは内部クロック、ＩＤは内部クロックに同
期化したデータ、ＣＫｏは高速のクロックである。受信
データＲＤはフリップフロップＦＦ１のデータ端子りに
加えられ、受信クロックＲＣＫがクロック端子ＣＸに加
えられて、受信データＲＤはフリップフロップＦＦ１に
セットされる。又受信クロックＲＣＫと内部クロックＩ
ＣＥとはそれぞれフリップフロップＦＦ４．ＦＦ５のク
ロック端子ＣＫに加えられ、それぞれの端子Ｑが〆１”
となると、アンド回路Ｇ１の出力が＃１”となシ、フリ
ップ７０ツブＦＦ６は高速クロックＣＫ０のタイミング
でセットされる。それによυ端子ＱはＩＯ”となって７
リツグ７０ツブＦＦ４ 、 ＦＦ５のクリア端子ＣＬに
クリア信号ＣＬとして加えられ、７リツプフロツプＦＦ
４．ＦＦ５がクリアされることによシ、フリップフロッ
プＦＦ６は次の高速夕日ツクＣＫｏのタイミングでリセ
ットされるから、端子Ｑはぎ１”となる。
はＤ型の７リツプフロツプ、Ｇ１はアンド回路、ＲＤは
受信データ、ＲＣＫは受信データから抽出した受信クロ
ック、ＩｃＸは内部クロック、ＩＤは内部クロックに同
期化したデータ、ＣＫｏは高速のクロックである。受信
データＲＤはフリップフロップＦＦ１のデータ端子りに
加えられ、受信クロックＲＣＫがクロック端子ＣＸに加
えられて、受信データＲＤはフリップフロップＦＦ１に
セットされる。又受信クロックＲＣＫと内部クロックＩ
ＣＥとはそれぞれフリップフロップＦＦ４．ＦＦ５のク
ロック端子ＣＫに加えられ、それぞれの端子Ｑが〆１”
となると、アンド回路Ｇ１の出力が＃１”となシ、フリ
ップ７０ツブＦＦ６は高速クロックＣＫ０のタイミング
でセットされる。それによυ端子ＱはＩＯ”となって７
リツグ７０ツブＦＦ４ 、 ＦＦ５のクリア端子ＣＬに
クリア信号ＣＬとして加えられ、７リツプフロツプＦＦ
４．ＦＦ５がクリアされることによシ、フリップフロッ
プＦＦ６は次の高速夕日ツクＣＫｏのタイミングでリセ
ットされるから、端子Ｑはぎ１”となる。
この端子Ｑの１０”から１１″への立上シで７リツプフ
ロツプＦＦ２はフリップフロップＦＦ１の端子Ｑからの
ゲータＲＤ、をセラトスる。
ロツプＦＦ２はフリップフロップＦＦ１の端子Ｑからの
ゲータＲＤ、をセラトスる。
フリップ７ｃ２ツブＦＦ２の端子ＱからのゲータＤｌは
フリップ７０ツブＦＦ５に内部クロックＩＣＥによって
セットされ、フリップフロップＦＦ５の端子Ｑから内部
クロックＩＣＥに同期化されたデータＩＤが出力される
ことになる。
フリップ７０ツブＦＦ５に内部クロックＩＣＥによって
セットされ、フリップフロップＦＦ５の端子Ｑから内部
クロックＩＣＥに同期化されたデータＩＤが出力される
ことになる。
しかし、受信クロックＲＣＫと内部クロックＩＣＫとの
位相差の関係によシピットスリップを生じる場合がある
。例えば第２図及び第６図に第１図の各部の信号の一例
を同一符号で示すように、受信クロックＲＣＫのジッタ
によシビットスリップが生じる。即ち第２図に於いては
、最初受信クロックＲＣＫが内部クロックＩＣＫよ多位
相が遅れているが、次第に一致した場合であシ、フリッ
プフロップＦＦ２でフリップフロップＦＦ１の端子Ｑか
らのデータＲＤ１をセットするとき、ビットＤ、＋１が
抜ける状態が生じる。
位相差の関係によシピットスリップを生じる場合がある
。例えば第２図及び第６図に第１図の各部の信号の一例
を同一符号で示すように、受信クロックＲＣＫのジッタ
によシビットスリップが生じる。即ち第２図に於いては
、最初受信クロックＲＣＫが内部クロックＩＣＫよ多位
相が遅れているが、次第に一致した場合であシ、フリッ
プフロップＦＦ２でフリップフロップＦＦ１の端子Ｑか
らのデータＲＤ１をセットするとき、ビットＤ、＋１が
抜ける状態が生じる。
又第６図に於いては、受信クロッ口ＲＣＫが内部クロッ
クＩＣＥより最初位相が進んでいるが、次第に一致した
場合であり、内部クロックＩＣＫによシ同一のビットＤ
ｉ−ｓを２度７リツプ７０ツブＦＦ５にセットする状
態が生じる。
クＩＣＥより最初位相が進んでいるが、次第に一致した
場合であり、内部クロックＩＣＫによシ同一のビットＤ
ｉ−ｓを２度７リツプ７０ツブＦＦ５にセットする状
態が生じる。
発明の目的
本発明は、データ端末への給電開始を検出して、データ
交換機、端末制御装置等の制御装置のビットバッファを
初期設定して、ビットスリップを防止することを目的と
するものでおる。以下実施ｆすについて詳細に説明する
。
交換機、端末制御装置等の制御装置のビットバッファを
初期設定して、ビットスリップを防止することを目的と
するものでおる。以下実施ｆすについて詳細に説明する
。
発明の実施例
第４図は本発明の実施例のブロック線図であり第１図と
同一符号は同一部分を示し、Ｇ２はアンド回路、０６〜
Ｇ７はナンド回路、ＰＲは１ノセット信号でおる。この
リセット信号ｎは、データ端末の送信要求により、デー
タ交換機、端末ｆｅ制御装置等の制御装置から給電を開
始したことを検出して図示しない回路から加えられるも
のでおり、１ノセット信号ｉが′１”でおると、ナンド
°回路Ｇ６の出力は＆０”で、ナンド回路Ｇ６の出力は
＃１″となる。従って７リツプ７０ツブＦＦ４ 、 Ｆ
Ｆ５が受信クロックＲＣＫ及び内部りｐツクＩＣＫでセ
ットされ、フリップフロップＦＦ６が高速クロックＣＫ
ｏのタイミングでセットされても、７リツプフロツプＦ
Ｆ４ 。
同一符号は同一部分を示し、Ｇ２はアンド回路、０６〜
Ｇ７はナンド回路、ＰＲは１ノセット信号でおる。この
リセット信号ｎは、データ端末の送信要求により、デー
タ交換機、端末ｆｅ制御装置等の制御装置から給電を開
始したことを検出して図示しない回路から加えられるも
のでおり、１ノセット信号ｉが′１”でおると、ナンド
°回路Ｇ６の出力は＆０”で、ナンド回路Ｇ６の出力は
＃１″となる。従って７リツプ７０ツブＦＦ４ 、 Ｆ
Ｆ５が受信クロックＲＣＫ及び内部りｐツクＩＣＫでセ
ットされ、フリップフロップＦＦ６が高速クロックＣＫ
ｏのタイミングでセットされても、７リツプフロツプＦ
Ｆ４ 。
ＦＦ５のクリア及びフリップ７０ツブＦＦ２へのデータ
ＲＤｉのセットは行なわれない。即ちクリア信号ＣＬは
発生されないことになる。
ＲＤｉのセットは行なわれない。即ちクリア信号ＣＬは
発生されないことになる。
リセット信号ＰＲが１０″となシ、且つ受信クロックＲ
ＣＫと内部クロックＩＣＫとが共に１−のとき、ナンド
回路Ｇ６の出力が１１′となシ、フリップ７０ツブＦＦ
６がセットされたとき、ナンド回路Ｇ５から７リツプフ
ロツプＦＦ４ 、 ＦＦ５のクリア信号ＣＬが出力され
、フリップ７０ツブＦＦ６のリセットによるナンド回路
Ｇ５の出力のクリア信号ＣＬのｌＯ”から１１”への立
上シで７リツグ７０ツブＦＦ２に於けるデータＲＤ、の
セットが行なわれる。
ＣＫと内部クロックＩＣＫとが共に１−のとき、ナンド
回路Ｇ６の出力が１１′となシ、フリップ７０ツブＦＦ
６がセットされたとき、ナンド回路Ｇ５から７リツプフ
ロツプＦＦ４ 、 ＦＦ５のクリア信号ＣＬが出力され
、フリップ７０ツブＦＦ６のリセットによるナンド回路
Ｇ５の出力のクリア信号ＣＬのｌＯ”から１１”への立
上シで７リツグ７０ツブＦＦ２に於けるデータＲＤ、の
セットが行なわれる。
絹５図は動作説明図であり、第４図の各部の信号を同一
符号で示し、例えは時刻ｔでデータ端末への給電を開始
したとすると、これを検出して所定時間後にリセット信
号ＰＲが１００となる。第５図に於いては、受信クロッ
クＲＣＫと内部クロックＩＣＫとが共に１１″のタイミ
ングにリセット信号ＰＲが１０”となった場合を示すが
、それ以外のタイミングに１０″となる場合も勿輪生じ
る。
符号で示し、例えは時刻ｔでデータ端末への給電を開始
したとすると、これを検出して所定時間後にリセット信
号ＰＲが１００となる。第５図に於いては、受信クロッ
クＲＣＫと内部クロックＩＣＫとが共に１１″のタイミ
ングにリセット信号ＰＲが１０”となった場合を示すが
、それ以外のタイミングに１０″となる場合も勿輪生じ
る。
リセット信号ＰＲがＩＯ”となると、ナンド回路Ｇ５の
出力は１”となシ、受信クロックＲＣＫと内部クロック
ＩＣＫとが共に１”になるとアンド回路Ｇ２の出力が１
１°になシ、ナンド回路Ｇ６の出力は１１″となる。又
フリップ７０ツブＦＦ４．ＦＦ５がセットされ、アンド
回路Ｇ１の出力が１１ｍとなるので、高速クロックＣＫ
ｏによυフリップ７０ツブＦＦ６がセットされ、ナンド
回路Ｇ６の出力が′Ｌｏ″となる。それによって７リツ
プフロツプＦＦ４．ＦＦ５はリセットされ、フリップフ
ロップＦＦ６も次の高速クロックＣＫ０によシリセット
される。即ちリセット信号ＣＬは受信クロックＲＣＫと
内部クロックＩＣＥとの位相の進み遅れに関係なく、共
に“１”になったときに発生されるから、第５図のＲＤ
ｌ、ＤＩ。
出力は１”となシ、受信クロックＲＣＫと内部クロック
ＩＣＫとが共に１”になるとアンド回路Ｇ２の出力が１
１°になシ、ナンド回路Ｇ６の出力は１１″となる。又
フリップ７０ツブＦＦ４．ＦＦ５がセットされ、アンド
回路Ｇ１の出力が１１ｍとなるので、高速クロックＣＫ
ｏによυフリップ７０ツブＦＦ６がセットされ、ナンド
回路Ｇ６の出力が′Ｌｏ″となる。それによって７リツ
プフロツプＦＦ４．ＦＦ５はリセットされ、フリップフ
ロップＦＦ６も次の高速クロックＣＫ０によシリセット
される。即ちリセット信号ＣＬは受信クロックＲＣＫと
内部クロックＩＣＥとの位相の進み遅れに関係なく、共
に“１”になったときに発生されるから、第５図のＲＤ
ｌ、ＤＩ。
ＩＤに示すように、ビットストリップを生じることはな
くなる。
くなる。
なお従来例に於いては、フリップ７０ツブＦＦ４゜ＦＦ
５の伺れか一方がセットされた後、他方がセットされる
ことによりクリア信号ＣＬが発生されることによシ、例
えば第２図に於いては、受信クロックＲＣＫで７リツプ
フロツプＦＦ４がセットされ、約１クロツク遅れた内部
クロックＩＣＥでフリップフロップＦＦ５がセットされ
たときにクリア信号ＣＬが発生される状態となり、受信
クロックＲＣＫと内部クロックｒｃｘとの位相が一致し
たときに、ビットスリップが生じるものであった。しか
し、本発明によれば初期設定を行なうことによシ、従来
例の如きビットスリップを防止することができるものと
なる。
５の伺れか一方がセットされた後、他方がセットされる
ことによりクリア信号ＣＬが発生されることによシ、例
えば第２図に於いては、受信クロックＲＣＫで７リツプ
フロツプＦＦ４がセットされ、約１クロツク遅れた内部
クロックＩＣＥでフリップフロップＦＦ５がセットされ
たときにクリア信号ＣＬが発生される状態となり、受信
クロックＲＣＫと内部クロックｒｃｘとの位相が一致し
たときに、ビットスリップが生じるものであった。しか
し、本発明によれば初期設定を行なうことによシ、従来
例の如きビットスリップを防止することができるものと
なる。
発明の詳細
な説明したように、本発明は、ビットバッファに僅かの
構成要素を付加するのみで初期設定を行なうことによシ
、受信クロックＲＣＫにジッタがおっても、ビットスリ
ップを生じることがなく、データ端末からのデータを確
実に受信することができる利点がおる。
構成要素を付加するのみで初期設定を行なうことによシ
、受信クロックＲＣＫにジッタがおっても、ビットスリ
ップを生じることがなく、データ端末からのデータを確
実に受信することができる利点がおる。
第２図
第３図
第４図
Claims (1)
- 制御装置からの給電にょシデータ端末からデータを送出
し、前記制御装置で受信した受信データから抽出した受
信クロックにょシ前記受信データをセットする第１の７
リツプフロツプと、該第１の７リツプフロツプの出方を
クリア信号の立上シでセットする第２の７リツプフロツ
プと、該第２のフリップフロップの出力を内部クロック
にょシセットする第３の７リツプフロツプとを有するビ
ットバッファに於いて、前記データ端末への給電開始か
ら所定時間後に加えられるリセット信号と、前記受信ク
ロックと内部クロックとのアンド条件とによシ、前記ク
リア信号の発生の初期化を行なうゲート回路を設けたこ
とを特徴とするピットバッファの初期設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112805A JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112805A JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593544A true JPS593544A (ja) | 1984-01-10 |
| JPS6319104B2 JPS6319104B2 (ja) | 1988-04-21 |
Family
ID=14595965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112805A Granted JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593544A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103128B2 (en) | 2001-10-31 | 2006-09-05 | Fujitsu Limited | Data synchronization circuit and communication interface circuit |
| JP2011233152A (ja) * | 2011-06-10 | 2011-11-17 | Toshiba Corp | データ同期化回路、通信インタフェース回路及び通信装置 |
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
-
1982
- 1982-06-30 JP JP57112805A patent/JPS593544A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103128B2 (en) | 2001-10-31 | 2006-09-05 | Fujitsu Limited | Data synchronization circuit and communication interface circuit |
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
| JP2011233152A (ja) * | 2011-06-10 | 2011-11-17 | Toshiba Corp | データ同期化回路、通信インタフェース回路及び通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319104B2 (ja) | 1988-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6170831A (ja) | 自動信号遅延調整装置 | |
| US9543968B2 (en) | Output control circuit for semiconductor apparatus and output driving circuit including the same | |
| DE60209892D1 (de) | Synchroner empfänger mit digital gesteuerter phasenschiebeeinheit (dll) und takterkennung | |
| JPS593544A (ja) | ビツトバツフアの初期設定回路 | |
| JPS56163567A (en) | Control circuit for consecutive data block address | |
| EP0012497B1 (en) | Apparatus and method using a memory for processing television picture signals and other information | |
| JPS5923647A (ja) | 直列デ−タ信号の変換方法および変換回路 | |
| US9614500B2 (en) | Electronic circuit, electronic apparatus, and method for eliminating metastability | |
| TW200404244A (en) | Method for receiver delay detection and latency minimization for a source wave pipelined interface | |
| WO2000031915A3 (en) | A method and a circuit for retiming a digital data signal | |
| GB1355495A (en) | Apparatus for clocking digital data | |
| US7161986B2 (en) | Data transmission system and data transmitter/receiver for use therein, and method thereof | |
| TWI264954B (en) | Image signal processing device | |
| JPS5949036A (ja) | デイジタル位相制御同期装置 | |
| JPS61225918A (ja) | 非同期信号デ−タプリセツト回路 | |
| JPS6240841A (ja) | フレ−ム同期保護回路 | |
| CN106301658B (zh) | 一种位同步信号提取方法及装置 | |
| JPS62140529A (ja) | 非同期デ−タ変換回路 | |
| JPS6378632A (ja) | デ−タ制御回路 | |
| JPS51144539A (en) | Synchronized method of plural digital circuits | |
| JPS59125141A (ja) | バツフアメモリ回路 | |
| JPS61225927A (ja) | デジタルロジツクｐｌｌ回路の位相比較器 | |
| JPS613544A (ja) | 同期クロツク再生装置 | |
| JPS63224539A (ja) | クロツク切り替え回路 | |
| JPH0327636A (ja) | プレジオクロナスバッファ装置 |