JP4887044B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置の高速動作技術に関し、特に、複数のマスタモジュールによる異なるリソースへのアクセス処理の高速化に有効な技術に関する。

ＣＰＵ（Ｃｅｎｔａｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）などのバスマスタとなる複数のマスタモジュールがスレーブモジュールにアクセスする構成の半導体集積回路装置においては、これらマスタモジュールとスレーブモジュールとがバスコントローラを介して接続されている。

この種の半導体集積回路装置では、スレーブモジュールに対するアクセス要求の発生した順番にアクセスが処理されている。たとえば、先行してＤＭＡＣがアクセス要求を行った後、ＣＰＵがアクセスを要求した場合、バスコントローラは、まず、ＤＭＡＣのアクセス処理を行い、その処理が終了した後に、ＣＰＵのアクセス処理を行うように制御している。

ところが、上記のような半導体集積回路装置におけるマスタモジュールのアクセス処理技術では、次のような問題点があることが本発明者により見い出された。

前述したように、先行してＤＭＡＣがアクセス要求を行った後、ＣＰＵがアクセスを要求した場合、ＤＭＡＣとＣＰＵとが異なるスレーブモジュールにそれぞれアクセスするにもかかわらず、ＤＭＡＣのアクセス処理が終了するまでＣＰＵのアクセス処理が待たされてしまうことになる。

たとえば、ＣＰＵの割り込み処理が優先の処理の場合であっても、先行しているＤＭＡＣのアクセス処理を待たなければならず、半導体集積回路装置の処理性能の向上の妨げとなっている。

本発明の目的は、異なるスレーブモジュールへのアクセス並列を可能とすることにより、半導体集積回路装置の処理速度を大幅に向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数のバスマスタと、該バスマスタのアクセス対象となる複数のスレーブモジュールとを有した半導体集積回路装置であって、少なくとも２つのバスマスタがそれぞれ異なるスレーブモジュールにアクセス要求を行った際に、各々のバスマスタが並列してアクセス処理できるように内部バスを調停するバスアクセス調停手段を備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記バスアクセス調停手段が、複数のバスマスタに対応してそれぞれ設けられ、内部バスのアクセスの制御を行うバスコントローラと、該バスコントローラから出力されたバスアクセス要求信号に基づいて、内部バスを調停し、各々のバスマスタにおけるアクセス処理の制御を行うバスアクセス調停部とよりなるものである。

また、本発明は、前記複数のバスマスタが、半導体集積回路装置の制御を司る中央処理装置と、スレーブモジュールにおけるデータ転送処理を実行するＤＭＡＣとを含むものである。

さらに、本発明は、前記バスアクセス調停部が、少なくとも２つのバスマスタが同じスレーブモジュールにアクセス要求を行った際に、最初にバスアクセス要求を行ったバスマスタのアクセス処理が完了した後、遅れてバスアクセス要求を行ったバスマスタがアクセス処理を行うように、遅れてバスアクセス要求を行ったバスマスタに接続されたバスコントローラに対してバスアクセスウェイト信号を出力するものである。

また、本発明は、高速なアクセス処理が不要な際に１つのバスコントローラのみを動作させ、他のバスコントローラに対してクロック信号の供給停止、または電源遮断を行うものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）複数のバスマスタが異なるスレーブモジュールに並列してアクセス処理をすることができる。

（２）上記（１）により、半導体集積回路装置の処理速度を大幅に向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置におけるスレーブモジュールへのアクセス動作の一例を示すタイミングチャートである。

本実施の形態において、半導体集積回路装置１は、たとえば、携帯電話などの移動通信システムに用いられる。半導体集積回路装置１は、図１に示すように、ＣＰＵ２、ＤＭＡＣ３、バスコントローラ４，５、バスアクセス調停部６、およびスレーブモジュール７，８などから構成されている。

ＣＰＵ２は、アプリケーション処理用であり、たとえば、画像や音声処理用のアクセラレータ回路を制御する。ＤＭＡＣ３は、スレーブモジュール７，８におけるデータ転送処理を実行する。なお、図１では、１つのＣＰＵが設けられた例を示しているが、該ＣＰＵは、２以上であってもよい。

ＣＰＵ２、ＤＭＡＣ３、ならびにバスコントローラ４，５は、内部バスＢを介して相互に接続されている。ＣＰＵ２、およびＤＭＡＣ３は、バスマスタとして内部バスＢを使用することができる。該内部バスＢは、アドレス信号、データ信号及び制御信号を伝達するバスで構成され、ＣＰＵ２、ＤＭＡＣ３及び図示されないマスタモジュールは、内部バスＢ、バスコントローラ４，５、およびバスアクセス調停部６を介して、スレーブモジュール７，８にアドレス信号の出力、データ信号の入出力を含めたアクセスを行う。

バスコントローラ４は、ＣＰＵ２から出力されるアクセス要求信号に基づいてバスアクセス要求信号を出力し、バスアクセスの制御を行う。バスコントローラ５は、ＤＭＡＣ３から出力されるアクセス要求信号に基づいてバスアクセス要求信号を出力し、バスアクセスの制御を行う。

バスアクセス調停部６は、それぞれのバスコントローラ４，５から出力されたバスアクセス要求信号に従ってバスＢの調停を行う。そして、これらバスコントローラ４，５、ならびにバスアクセス調停部６によってバスアクセス調停手段が構成されている。

スレーブモジュール７，８は、半導体集積回路装置１に属する周辺回路の機能モジュール（たとえば、シリアルインタフェースやタイマなど）からなる。なお、図１では、２つのスレーブモジュールが設けられた例を示しているが、該スレーブモジュールは、３以上であってもよい。

次に、本実施の形態による半導体集積回路装置１の作用について説明する。

始めに、バスマスタであるＣＰＵ２とＤＭＡＣ３とが並列動作している状態で、図２に示すように、ＤＭＡＣ３がアクセス要求信号を出力して該ＤＭＡＣ３がスレーブモジュール８にアクセス中に、ＣＰＵ２がスレーブモジュール７にアクセスを要求した場合について説明する。

まず、ＤＭＡＣ３がスレーブモジュール８とのアクセスを要求するアクセス要求信号をバスコントローラ５に対して出力する。これを受けてバスコントローラ５は、バスアクセス調停部６に対してバスアクセス要求信号を出力する。

バスアクセス要求信号が入力されたバスアクセス調停部６は、ＤＭＡＣ３がスレーブモジュール８にアクセスできるように調停を行う。

そして、ＤＭＡＣ３のアクセス中に、ＣＰＵ２がスレーブモジュール７とのアクセスを要求するアクセス要求信号をバスコントローラ４に対して出力すると、バスコントローラ４は、アクセス要求信号を受けて、バスアクセス調停部６に対してバスアクセス要求信号を出力する。

このとき、バスアクセス調停部６は、ＤＭＡＣ３がスレーブモジュール８にアクセスしている場合であってもＣＰＵ２がスレーブモジュール７にアクセスできるように調停を行う。これにより、複数のバスマスタが、異なるスレーブモジュールにそれぞれアクセスすることを可能にすることができる。

また、ＣＰＵ２とＤＭＡＣ３とが同じスレーブモジュール７にアクセス要求信号を出力した場合について説明する。

最初に、ＤＭＡＣ３がスレーブモジュール８とのアクセスを要求するアクセス要求信号をバスコントローラ５に対して出力する。これを受けてバスコントローラ５は、バスアクセス調停部６に対してバスアクセス要求信号を出力する。

バスアクセス要求信号が入力されたバスアクセス調停部６は、ＤＭＡＣ３がスレーブモジュール８にアクセスできるように調停を行う。

その後、ＤＭＡＣ３のアクセス中に、ＣＰＵ２が同じくスレーブモジュール８とのアクセスを要求するアクセス要求信号をバスコントローラ４に対して出力する。バスコントローラ４は、アクセス要求信号を受けて、バスアクセス調停部６に対してバスアクセス要求信号を出力する。

バスアクセス調停部６は、ＤＭＡＣ３がスレーブモジュール８にアクセス中であるので、バスコントローラ４に対してバスアクセスウェイト信号を出力する。バスコントローラ４からは、バスアクセス調停部６からのバスアクセスウェイト信号がネゲートになるまでバスアクセス要求信号が出力され続ける。

そして、ＤＭＡＣ３のアクセスが終了してバスアクセスウェイト信号がネゲートになると、バスアクセス調停部６は、バスコントローラ４からのバスアクセス要求信号を受けて、ＣＰＵ２がスレーブモジュール８にアクセスできるように調停を行う。

また、ＣＰＵ２がスレーブモジュール７とアクセス中に、ＤＭＡＣ３が該スレーブモジュール７にアクセス要求を行った場合、バスアクセス調停部６は、バスコントローラ５に対してバスアクセスウェイト信号を出力する。

それにより、本実施の形態によれば、バスマスタであるＣＰＵ２、およびＤＭＡＣ３がそれぞれ異なるスレーブモジュールに並列してアクセスすることが可能となるので、半導体集積回路装置１の処理速度を向上させることができる。

また、本実施の形態では、２つのバスマスタ（ＣＰＵ２、ＤＭＡＣ３）がスレーブモジュールにそれぞれアクセスする場合について記載したが、バスマスタ（これらＣＰＵ、ＤＭＡＣの他に、たとえば、グラフィックアクセラレータやＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）コントローラなど）が３つ以上ある構成であってもよい。

さらに、半導体集積回路装置１の処理速度の高速化が不要な場合には、図示しないが、クロック生成回路（Ｃｌｏｃｋ Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）が生成するクロック信号のバスコントローラ４，５のいずれか一方に対するクロック信号供給の停止、またはバスコントローラ４，５のいずれか一方に対する内部電源（ＶＣＣ）、もしくは接地電位（ＶＳＳ）の供給を一時的に停止する電源遮断を行うようにしてもよい。

この場合、バスマスタの並列アクセスができなくなるが、半導体集積回路装置１の低消費電力化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、複数のバスマスタと複数のスレーブモジュールとを有した半導体集積回路装置において、複数のバスマスタが異なるスレーブモジュールに並列アクセスする際のアクセス処理技術に適している。

本発明の一実施の形態による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置におけるスレーブモジュールへのアクセス動作の一例を示すタイミングチャートである。

符号の説明

１ 半導体集積回路装置
２ ＣＰＵ
２ ＤＭＡＣ
４ バスコントローラ
５ バスコントローラ
６ バスアクセス調停部
７ スレーブモジュール
８ スレーブモジュール
Ｂ 内部バス

Claims (4)

1. 第１バスマスタおよび第２バスマスタと、を含む複数のバスマスタと、
   前記第１および第２バスマスタのアクセス対象となる第１および第２スレーブモジュールと、
   前記第１および第２バスマスタが並列にアクセス処理できるようにバスを調停するためのバスアクセス調停手段と、を有し、
   前記バスアクセス調停手段は、前記第１バスマスタから第１アクセス要求信号を入力しバスアクセスの制御をする第１バスコントローラと、前記第２バスマスタから第２アクセス要求信号を入力しバスアクセスの制御をする第２バスコントローラと、前記第１バスコントローラおよび第２バスコントローラから出力されたバスアクセス要求信号に従ってバスの調停を行うバスアクセス調停部とを含み、
   前記バスアクセス調停手段は、前記第２バスマスタが前記第２スレーブモジュールにアクセス中において、前記第１バスマスタから前記第２バスコントローラに前記第１アクセス要求信号を入力し、前記第２バスコントローラは、前記バスアクセス調停部に前記バスアクセス要求信号を出力し、前記バスアクセス調停部は、前記第２バスマスタによる前記第２スレーブモジュールへのアクセスと同時に、前記第１バスマスタによる前記第１スレーブモジュールへのアクセスができるように調停する半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１バスマスタは、前記半導体集積回路装置の制御を司る中央処理装置であり、
   前記第２バスマスタは、前記第１、および前記第２スレーブモジュールにおけるデータ転送処理を実行するＤＭＡＣである半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記バスアクセス調停部は、
   前記第１および第２バスマスタが前記第１、および前記第２スレーブモジュールの一方にアクセス要求を行った際に、最初にバスアクセス要求を行った前記第１、および前記第２バスマスタの一方のアクセス処理が完了した後、遅れてバスアクセス要求を行った前記第１、および前記第２バスマスタの他方がアクセス処理を行うように、遅れてバスアクセス要求を行った前記第１、および前記第２バスマスタに接続されたバスコントローラに対してバスアクセスウェイト信号を出力する半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   高速なアクセス処理が不要な際には、１つの前記バスコントローラのみを動作させ、他の前記バスコントローラに対してクロック信号の供給停止、または電源遮断を行う半導体集積回路装置。

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