JP2019062300A - 信号出力装置 - Google Patents

Abstract

【課題】ＤＤＳを用いつつ、ＤＤＳの動作周波数よりも高い周波数の信号を出力する。
【解決手段】信号出力装置１は、出力信号における複数の位相のうち、それぞれ異なる複数の位相から構成される位相群を複数生成する位相情報生成部４１と、出力信号の位相と出力信号の波形の値とを関連付けた波形テーブルを参照して、位相群に含まれている複数の位相のそれぞれに関連付けられている波形の値を出力する複数のダイレクトデジタルシンセサイザ４２と、複数のダイレクトデジタルシンセサイザ４２から出力された複数の波形の値を、出力信号における複数の位相の順番に基づいてシリアル信号に変換する変換部４３と、変換部４３が変換したシリアル信号をデジタル／アナログ変換することにより出力信号を出力するＤＡコンバータ５と、を備える。
【選択図】図２

Description

本発明は、信号出力装置に関する。

従来、出力周波数を任意の周波数に変更可能なダイレクトデジタルシンセサイザ（ＤＤＳ：Direct Digital Synthesizer）が知られている（例えば、特許文献１参照）。

特開２０１１−７７９１０号公報

ＤＤＳは、ＦＰＧＡ（Field-Programmable Gate Array）等のデジタル信号処理回路と、デジタル／アナログ変換器と、ローパスフィルタとを組み合わせることにより実現される。ＤＤＳから出力可能な出力信号の周波数は、サンプリング定理及びローパスフィルタの特性を考慮すると、ＦＰＧＡの動作周波数の４０％が上限となる。例えば、ＦＰＧＡの動作周波数が約３００ＭＨｚである場合、ＤＤＳから出力可能な出力信号の周波数の上限は、約１２０ＭＨｚとなる。しかしながら、より高い任意の周波数の出力信号を出力することが求められている。

そこで、本発明はこれらの点に鑑みてなされたものであり、ＤＤＳを用いつつ、ＤＤＳの動作周波数よりも高い周波数の信号を出力することができる信号出力装置を提供することを目的とする。

本発明の第１の態様に係る信号出力装置は、出力信号を出力する信号出力装置であって、前記出力信号における複数の位相のうち、それぞれ異なる複数の位相から構成される位相群を複数生成する位相情報生成部と、前記出力信号の位相と前記出力信号の波形の値とを関連付けた波形テーブルを参照して、前記位相群に含まれている複数の位相のそれぞれに関連付けられている前記波形の値を出力する複数のダイレクトデジタルシンセサイザと、前記複数のダイレクトデジタルシンセサイザから出力された前記複数の波形の値を、前記出力信号における前記複数の位相の順番に基づいてシリアル信号に変換する変換部と、前記変換部が変換した前記シリアル信号をデジタル／アナログ変換することにより前記出力信号を出力する出力部と、を備える。

前記位相情報生成部は、前記出力信号における複数の位相のうち、前記ダイレクトデジタルシンセサイザの個数に基づいて定められる間隔に対応する複数の位相から構成される前記位相群を複数生成してもよい。

前記位相情報生成部は、前記ダイレクトデジタルシンセサイザの動作周波数と、前記出力信号の周波数と、前記ダイレクトデジタルシンセサイザの個数とに基づいて定められる前記間隔に対応する複数の位相から構成される前記位相群を複数生成してもよい。

前記信号出力装置は、前記信号出力装置において動作させる前記ダイレクトデジタルシンセサイザの個数の設定を受け付ける受付部をさらに備え、前記位相情報生成部は、前記受付部が受け付けた個数に対応する位相を含む位相群を複数生成してもよい。

前記受付部は、前記出力信号の周波数に基づいて、設定可能な前記ダイレクトデジタルシンセサイザの個数を特定し、特定した個数以上の前記ダイレクトデジタルシンセサイザの個数の設定を受け付けてもよい。

前記受付部は、前記出力信号の周波数と、前記ダイレクトデジタルシンセサイザが出力可能な最大周波数との比に基づいて、設定可能な前記ダイレクトデジタルシンセサイザの個数を特定してもよい。

前記信号出力装置は、前記ダイレクトデジタルシンセサイザ、前記位相情報生成部、及び前記出力部として機能するデジタル信号処理回路をさらに備え、前記変換部は、前記デジタル信号処理回路において、前記ダイレクトデジタルシンセサイザ、前記位相情報生成部が動作する領域よりも高速処理が可能な領域において動作してもよい。

本発明によれば、ＤＤＳを用いつつ、ＤＤＳの動作周波数よりも高い周波数の信号を出力することができるという効果を奏する。

第１実施形態に係る信号出力装置の概要を示す図である。 第１実施形態に係る信号出力装置の構成を示す図である。 第１実施形態における位相の特定方法を説明する図である。 第１実施形態における出力信号と、複数のＤＤＳが出力する信号の値と、変換部が出力するシリアル信号の値と、第１クロックと、第２クロックとの関係を示す図である。

＜第１実施形態＞
［信号出力装置１の概要］
図１は、第１実施形態に係る信号出力装置１の概要を示す図である。信号出力装置１は、位相情報生成部４１と、ダイレクトデジタルシンセサイザ４２（以下、ＤＤＳ４２という。）と、変換部４３とを備え、正弦波の信号である出力信号を出力する。本実施形態において、ＤＤＳ４２は、Ｎ個（ただし、Ｎは２以上の整数）設けられている。本実施形態において、ｉ（ただし、ｉ＝１、２、・・・、Ｎ）番目のＤＤＳ４２は、ＤＤＳ４２−ｉと表現される。なお、図１では、説明を簡単にするためにＤＤＳ４２が４個設けられている例について説明する。

図１に示すように、位相情報生成部４１は、信号出力装置１が出力する出力信号における複数の位相のうち、それぞれ異なる複数の位相Ｐ１〜Ｐ４から構成される位相群ＰＧを複数生成し、位相群ＰＧに含まれる位相Ｐ１〜Ｐ４をＮ個のＤＤＳ４２に出力する。

本実施形態における位相は、出力信号の１周期の波形における基準位置からの距離を示している。位相は、ＤＤＳ４２の動作クロックに対応する周期において、ＤＤＳ４２の個数だけ特定される。位相群ＰＧは、図１に示すように、ＤＤＳ４２の動作クロックに対応する周期において特定される複数の位相を含んでいる。図１に示す例では、１つの位相群ＰＧにおいて４つの位相Ｐ１〜Ｐ４が特定されていることが確認できる。なお、図１に示す例において、位相Ｐ１に付されている括弧内の番号は、位相群ＰＧの順番を示している。

Ｎ個のＤＤＳ４２のそれぞれは並列に動作する。Ｎ個のＤＤＳ４２のそれぞれは、位相情報生成部４１から出力された位相に対応する出力信号の波形の値を変換部４３に出力する。図１に示す例では、ＤＤＳ４２−１〜ＤＤＳ４２−４が、それぞれ波形の値Ｄ１（１）〜Ｄ４（１）を出力していることが確認できる。

変換部４３は、Ｎ個のＤＤＳ４２のそれぞれから出力された波形の値を、出力信号に対応する位相の順番に基づいてシリアル信号に変換する。図１では、シリアル信号として、ＤＤＳ４２から出力された複数の波形の値（Ｄ１（１）、Ｄ２（１）、Ｄ３（１）、Ｄ４（１）、・・・）が出力されていることが確認できる。

このように、本実施形態に係る信号出力装置１は、Ｎ個のＤＤＳ４２が並列に処理を行うことによって出力された波形の値を、出力信号の位相の順番に基づいてシリアル信号に変換して出力する。これにより、信号出力装置１は、ＤＤＳ４２を用いつつ、ＤＤＳ４２の動作周波数よりも高い周波数の信号を出力することができる。
続いて、信号出力装置１の構成について説明する。

［信号出力装置１の構成］
図２は、第１実施形態に係る信号出力装置１の構成を示す図である。図２に示すように、信号出力装置１は、分配器２と、記憶部３と、デジタル信号処理回路４と、ＤＡコンバータ５と、ローパスフィルタ６とを備える。

分配器２は、外部から入力される、信号のサンプリングに用いられる基準信号に基づく信号をデジタル信号処理回路４とＤＡコンバータ５とに分配する。例えば、本実施形態では、分配器２は、基準信号を分周して得られる分周信号をデジタル信号処理回路４に出力するとともに、基準信号をＤＡコンバータ５に出力する。

記憶部３は、例えばＰＲＯＭ（Programmable Read Only Memory）である。記憶部３は、デジタル信号処理回路４が参照する各種設定値を記憶する。また、記憶部３は、１周期分の正弦波の波形の値を示す波形テーブルを記憶する。波形テーブルは、１周期分の正弦波の波形の各位相に対応するアドレスと、各位相における波形の値とを関連付けたテーブルである。

ここで、各位相に対応するアドレスは、例えば、ＰＲＯＭにおける連続したアドレスである。また、各位相に対応するアドレスのビット数は、予め設定された位相の分解能に対応しており、例えば４８ビットである。この場合、出力信号の１周期が、２^４８の位相に分解され、位相の分解能は１／２^４８となる。

デジタル信号処理回路４は、例えば、ＦＰＧＡである。デジタル信号処理回路４は、外部インタフェース（Ｉ／Ｆ）４０と、位相情報生成部４１と、Ｎ個のＤＤＳ４２と、変換部４３とを備える。

ここで、位相情報生成部４１及びＮ個のＤＤＳ４２は、デジタル信号処理回路４において、第１周波数の第１クロックに基づいて動作する。第１周波数は、例えば３００ＭＨｚである。

また、変換部４３は、デジタル信号処理回路４において、位相情報生成部４１及びＤＤＳ４２が動作する領域よりも高速処理が可能な領域において動作する。本実施形態において、変換部４３は、第１周波数よりも高い第２周波数の第２クロックに基づいて動作する。例えば、第２周波数は、第１周波数の４倍の周波数であり、１．２ＧＨｚである。

外部インタフェース４０は、受付部として機能し、外部から各種情報の入力を受け付ける。外部インタフェース４０は、信号出力装置１から出力させる出力信号の周波数を示す情報の入力を受け付ける。

位相情報生成部４１は、出力信号における複数の位相のうち、それぞれ異なる複数の位相から構成される位相群を複数生成する。具体的には、位相情報生成部４１は、第１クロックの立ち上がりタイミングにおいて、出力信号における複数の位相のうち、ＤＤＳ４２の動作周波数と、出力信号の周波数と、ＤＤＳ４２の個数に基づいて定められる間隔に対応する複数の位相から構成される位相群を１つ生成する。位相情報生成部４１は、第１クロックの立ち上がりタイミングにおいて、１つずつ位相群を生成することにより、それぞれ異なる時間に対応する複数の位相群を生成する。

出力信号の周波数をｆ_ｏｕｔ、ＤＤＳ４２の動作周波数をｆ_ＤＤＳ、ＤＤＳ４２の個数をＮ、出力信号の１周期の開始時点と終了時点の間の位相差をＲとすると、複数の位相の間隔ｗは以下の式（１）に基づいて求められる。

図３は、第１実施形態における位相の特定方法を説明する図である。以下、図３を参照しながら、位相情報生成部４１による位相の特定方法を説明する。まず、本実施形態において、正弦波を示す波形は、図３に示すように位相の最小単位ごとに分割され、複数の分割位置のそれぞれに対応して位相が割り当てられている。位相情報生成部４１は、式（１）に基づいて間隔ｗを算出する。

続いて、位相情報生成部４１は、位相群に含まれる位相のうち、１番目の位相Ｐ１を特定する。位相情報生成部４１は、例えば図３に示す基準位置に対応する位相を、初めて生成される位相群に含まれる１番目の位相Ｐ１と特定する。位相情報生成部４１は、１番目の位相Ｐ１に対応するアドレスを特定する。

その後、位相情報生成部４１は、１番目の位相Ｐ１を示すアドレスに対して間隔ｗを加算することにより、２番目の位相Ｐ２を示すアドレスを特定する。このように、位相情報生成部４１は、直前に特定した位相を示すアドレスに対して間隔ｗを加算することにより次の位相を示すアドレスを特定する。位相情報生成部４１は、特定した位相を示すアドレスが位相差Ｒに基づいて定められたアドレスの範囲を超える場合には、特定した位相を示すアドレスから位相差Ｒを減算することにより、位相を示すアドレスが予め定められたアドレスの範囲内に収まるようにする。

位相情報生成部４１は、１つの位相群に含まれるＮ個の位相のそれぞれを、Ｎ個のＤＤＳ４２に出力する。ここで、Ｎ個のＤＤＳ４２のそれぞれには、識別番号が付されている。位相情報生成部４１は、識別番号が若いＤＤＳ４２から順に、特定された順番が早い位相のアドレスを出力する。例えば、位相情報生成部４１は、ｉ番目に特定された位相を、ｉ番目のＤＤＳであるＤＤＳ４２−ｉに出力する。位相情報生成部４１は、１つの位相群に対する位相の出力が完了すると、第１クロックの立ち上がりタイミングにおいて、次の位相群に対応する位相群に含まれる複数の位相を特定する。次の位相群に含まれる１番目の位相は、直前の位相群に含まれるＮ番目の位相に間隔ｗを加算することにより算出される。

図４は、本実施形態における出力信号と、複数のＤＤＳ４２が出力する信号の値と、変換部４３が出力するシリアル信号の値と、第１クロックと、第２クロックとの関係を示す図である。図４では、ＤＤＳ４２の個数が４個であり、出力信号の１周期の位相差が３６０°である場合を例として説明する。図４に示す波形ＷＦは、出力信号の波形である。図４に示す例では、出力信号の周波数は、４００ＭＨｚであるものとする。

位相情報生成部４１は、式（１）に基づいて複数の位相の間隔を算出する。図４に示す例では、出力信号の周波数ｆ_ｏｕｔは４００ＭＨｚであり、ＤＤＳ４２の動作周波数ｆ_ＤＤＳは３００ＭＨｚであるから、複数の位相の間隔は１２０となる。したがって、位相情報生成部４１は、動作開始時には、４つの位相として、０°、１２０°、２４０°、０°のそれぞれを示すアドレスを特定する。そして、位相情報生成部４１は、０°に対応するアドレスを１番目のＤＤＳ４２−１に出力し、１２０°に対応するアドレスを２番目のＤＤＳ４２−２に出力し、２４０°に対応するアドレスを３番目のＤＤＳ４２−３に出力し、０°に対応するアドレスを４番目のＤＤＳ４２−４に出力する。

ＤＤＳ４２は、位相情報生成部４１から位相を示すアドレスが出力されると、記憶部３に記憶されている波形テーブルを参照し、自身に対して出力された位相を示すアドレスに関連付けられている波形の値を特定する。そして、ＤＤＳ４２は、特定した波形の値を変換部４３に出力する。これにより、Ｎ個のＤＤＳ４２は、波形テーブルを参照し、位相情報生成部４１が生成した位相群に含まれている複数の位相のそれぞれに関連付けられている波形の値を出力する。Ｎ個のＤＤＳ４２は、波形の値を出力するための処理を並列して実行する。

図４に示す例では、ｉ番目のＤＤＳ４２−ｉが、出力信号の１つ目の位相群に対応して波形の値Ｄｉ（１）を出力していることが確認できる。また、ｉ番目のＤＤＳ４２−ｉが、出力信号の２つ目の位相群に対応して波形の値Ｄｉ（２）を出力していることが確認できる。

変換部４３は、Ｎ個のＤＤＳ４２から出力された複数の波形の値を、出力信号における複数の位相の順番に基づいてシリアル信号に変換し、ＤＡコンバータ５に出力する。変換部４３は、第２クロックの立ち上がりタイミングにおいて、Ｎ個のＤＤＳ４２から出力された複数の波形の値のうち、１つの波形の値を、出力信号における複数の位相の順番に基づいて選択する。

例えば、変換部４３は、図４に示すように、第２クロックの１回目の立ち上がりタイミングで１番目のＤＤＳ４２から出力された波形の値を選択し、当該波形の値をシリアル信号に変換してＤＡコンバータ５に出力する。続いて、変換部４３は、第２クロックの２回目の立ち上がりタイミングで２番目のＤＤＳ４２から出力された波形の値を選択し、当該波形の値をシリアル信号に変換してＤＡコンバータ５に出力する。このように、変換部４３は、第２クロックの立ち上がりタイミングにおいて、識別番号が若いＤＤＳ４２から出力された波形の値から順番に選択し、当該波形の値をシリアル信号に変換してＤＡコンバータ５に出力する。

図４に示す例では、変換部４３が、第２クロックの立ち上がりタイミングにおいて、１つの波形の値を選択し、シリアル信号として出力していることが確認できる。また、図４に示す例では、変換部４３が、各位相群に対応し、１番目のＤＤＳ４２−１から出力された波形の値から順番に波形の値を出力していることが確認できる。

なお、本実施形態では、変換部４３の動作周波数（第２周波数）は、第１クロックの周波数の４倍であり、変換部４３は、第２クロックの立ち上がりタイミングにおいて波形の値を選択してシリアル信号に変換したが、これに限らない。変換部４３の動作周波数は、第１クロックの周波数の２倍であってもよい。この場合、変換部４３は、第２クロックの立ち上がりタイミングと立ち下りタイミングのそれぞれにおいて波形の値を選択してシリアル信号に変換してもよい。

ＤＡコンバータ５及びローパスフィルタ６は、出力部として機能し、変換部４３が変換したシリアル信号をデジタル／アナログ変換することにより出力信号を外部に出力する。具体的には、ＤＡコンバータ５は、基準信号に基づいて、変換部４３が変換したシリアル信号を、デジタル／アナログ変換することにより得られるアナログ信号をローパスフィルタ６に出力する。ローパスフィルタ６は、ＤＡコンバータ５から出力されたアナログ信号の低周波数成分を除去する。これにより、所定周波数の出力信号が生成される。ローパスフィルタ６は、低周波数成分が除去されたアナログ信号を出力信号として外部に出力する。

［第１実施形態の効果］
以上、第１実施形態によれば、信号出力装置１は、出力信号における複数の位相のうち、それぞれ異なる複数の位相から構成される位相群を複数生成する位相情報生成部４１と、波形テーブルを参照して、位相群に含まれている複数の位相に関連付けられている複数の波形の値を出力する複数のＤＤＳ４２と、複数のＤＤＳ４２から出力された複数の波形の値を、出力信号における複数の位相の順番に基づいてシリアル信号に変換する変換部４３と、変換されたシリアル信号をデジタル／アナログ変換することにより出力信号を出力するＤＡコンバータ５と、を備える。

このように、信号出力装置１は、複数のＤＤＳ４２の動作周波数よりも高い周波数により動作する変換部４３を用いることにより、複数のＤＤＳ４２から出力された、出力信号の各位相に対応する波形の値を、当該位相の順番に基づいてシリアル出力する。これにより、信号出力装置１は、ＤＤＳ４２を用いつつ、ＤＤＳ４２の動作周波数よりも高い周波数の出力信号を出力することができる。

＜第２実施形態＞
［信号出力装置１において動作させるＤＤＳ４２の個数の設定を受け付ける］
続いて、第２実施形態について説明する。第２実施形態に係る信号出力装置１は、信号出力装置１において動作させるＤＤＳ４２の個数の設定を受け付ける点で第１実施形態に係る信号出力装置１と異なる。以下に、第２実施形態に係る信号出力装置１について説明する。なお、第１実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。

第２実施形態において、外部インタフェース４０は、外部から、出力信号の周波数を受け付ける。外部インタフェース４０は、受け付けた出力信号の周波数に基づいて、設定可能なＤＤＳ４２の個数を特定する。

具体的には、外部インタフェース４０は、受け付けた出力信号の周波数と、ＤＤＳ４２が出力可能な最大周波数との比に基づいて、設定可能なＤＤＳ４２の個数を特定する。より具体的には、第１実施形態の式（１）に示す複数の位相の位相間隔に対応する時間間隔が、出力信号のナイキスト周波数に対応する周期よりも短い場合に、複数のＤＤＳ４２が出力する波形の値に基づいて、出力信号を再現することができる。設定可能なＤＤＳ４２の個数をＮとした場合に、以下の式（２）が成り立つ。

式（２）を変形することにより、設定可能なＤＤＳ４２の個数Ｎは、以下の式（３）で示される。

外部インタフェース４０は、式（３）に基づいて設定可能なＤＤＳ４２の個数を特定する。そして、外部インタフェース４０は、特定した個数以上のＤＤＳ４２の個数の設定を受け付ける。なお、外部インタフェース４０は、ローパスフィルタ６のフィルタ特性を考慮して、設定可能なＤＤＳ４２の個数を特定してもよい。

位相情報生成部４１は、外部インタフェース４０が受け付けた個数に対応する位相を含む位相群を複数生成する。位相情報生成部４１は、受け付けた個数に対応する位相を示すアドレスのそれぞれを、受け付けた個数のＤＤＳ４２に出力する。

［第２実施形態の効果］
以上のとおり、第２実施形態に係る信号出力装置１は、信号出力装置１において動作させるＤＤＳ４２の個数の設定を受け付け、受け付けた個数に対応する位相を含む位相群を複数生成する。これにより、信号出力装置１は、外部からの設定に応じて、動作させるＤＤＳ４２の個数を制御することができる。

また、信号出力装置１は、出力信号の周波数に基づいて、設定可能なＤＤＳ４２の個数を特定し、特定した個数以上のＤＤＳ４２の個数の設定を受け付けるので、出力信号を確実に再現して出力することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、第２実施形態では、信号出力装置１は、外部からの設定に応じて、動作させるＤＤＳ４２の個数を制御したが、これに限らない。例えば、信号出力装置１は、上述の式（３）を満たすＤＤＳ４２の最小の個数を特定し、当該個数のＤＤＳ４２によって出力信号を出力させるようにしてもよい。これにより、信号出力装置１は、ＤＤＳ４２の個数を必要最小限として出力信号を出力することができるので、デジタル信号処理回路４における処理負荷を軽減することができる。

１・・・信号出力装置、２・・・分配器、３・・・記憶部、４・・・デジタル信号処理回路、４０・・・外部インタフェース、４１・・・位相情報生成部、４２・・・ダイレクトデジタルシンセサイザ、４３・・・変換部、５・・・ＤＡコンバータ、６・・・ローパスフィルタ

Claims (7)

1. 出力信号を出力する信号出力装置であって、
   前記出力信号における複数の位相のうち、それぞれ異なる複数の位相から構成される位相群を複数生成する位相情報生成部と、
   前記出力信号の位相と前記出力信号の波形の値とを関連付けた波形テーブルを参照して、前記位相群に含まれている複数の位相のそれぞれに関連付けられている前記波形の値を出力する複数のダイレクトデジタルシンセサイザと、
   前記複数のダイレクトデジタルシンセサイザから出力された前記複数の波形の値を、前記出力信号における前記複数の位相の順番に基づいてシリアル信号に変換する変換部と、
   前記変換部が変換した前記シリアル信号をデジタル／アナログ変換することにより前記出力信号を出力する出力部と、
   を備える信号出力装置。
2. 前記位相情報生成部は、前記出力信号における複数の位相のうち、前記ダイレクトデジタルシンセサイザの個数に基づいて定められる間隔に対応する複数の位相から構成される前記位相群を複数生成する、
   請求項１に記載の信号出力装置。
3. 前記位相情報生成部は、前記ダイレクトデジタルシンセサイザの動作周波数と、前記出力信号の周波数と、前記ダイレクトデジタルシンセサイザの個数とに基づいて定められる前記間隔に対応する複数の位相から構成される前記位相群を複数生成する、
   請求項２に記載の信号出力装置。
4. 前記信号出力装置において動作させる前記ダイレクトデジタルシンセサイザの個数の設定を受け付ける受付部をさらに備え、
   前記位相情報生成部は、前記受付部が受け付けた個数に対応する位相を含む位相群を複数生成する、
   請求項１から３のいずれか１項に記載の信号出力装置。
5. 前記受付部は、前記出力信号の周波数に基づいて、設定可能な前記ダイレクトデジタルシンセサイザの個数を特定し、特定した個数以上の前記ダイレクトデジタルシンセサイザの個数の設定を受け付ける、
   請求項４に記載の信号出力装置。
6. 前記受付部は、前記出力信号の周波数と、前記ダイレクトデジタルシンセサイザが出力可能な最大周波数との比に基づいて、設定可能な前記ダイレクトデジタルシンセサイザの個数を特定する、
   請求項５に記載の信号出力装置。
7. 前記ダイレクトデジタルシンセサイザ、前記位相情報生成部、及び前記出力部として機能するデジタル信号処理回路をさらに備え、
   前記変換部は、前記デジタル信号処理回路において、前記ダイレクトデジタルシンセサイザ、前記位相情報生成部が動作する領域よりも高速処理が可能な領域において動作する、
   請求項１から６のいずれか１項に記載の信号出力装置。

Images