JP2021093667A - 信号出力装置 - Google Patents

Abstract

【課題】回路規模を縮小させつつ複数の周波数成分を含む信号を出力する信号出力装置を提供する。【解決手段】信号出力装置１は、デジタル信号処理回路２と、ＤＡコンバータ６を備える。デジタル信号処理回路２は、位相情報出力部３と、記憶部４と、合成部５を備える。位相情報出力部３は、所定時間ごとに出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、所定時間の間に順番に出力する。記憶部４は、正弦波における複数の位相のそれぞれに関連付けられている複数のアドレスに、当該位相に対応する正弦波の値を記憶する。合成部５は、記憶部４から出力された同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値を合成する。ＤＡコンバータ６は、合成部５により合成された正弦波の値をデジタル／アナログ変換することにより得られるアナログ信号としての出力信号を外部に出力する。【選択図】図２

Description

本発明は、信号出力装置に関する。

従来、出力周波数を任意の周波数に変更可能なダイレクトデジタルシンセサイザ（ＤＤＳ：Direct Digital Synthesizer）を複数備え、複数のＤＤＳから出力される信号を加算することにより、複数の周波数成分を含む信号を出力する回路が知られている（例えば、特許文献１参照）。

特開２０１８−１３７７４７号公報

ＤＤＳは、ＦＰＧＡ（Field-Programmable Gate Array）等のデジタル信号処理回路と、デジタル／アナログ変換器とを組み合わせることにより実現される。複数のＤＤＳを備える場合、複数のＤＤＳのそれぞれにおいて同様の回路を備えることとなり、冗長な回路構成が含まれる。これにより、ＦＰＧＡの回路規模が大きくなり、製造コストが増加したり、消費電力が増加したりするという問題が発生する。

そこで、本発明はこれらの点に鑑みてなされたものであり、回路規模を縮小させつつ複数の周波数成分を含む信号を出力することができる信号出力装置を提供することを目的とする。

本発明の第１の態様に係る信号出力装置は、出力信号を出力する信号出力装置であって、正弦波における複数の位相のそれぞれに関連付けられている複数のアドレスに、前記位相に対応する前記正弦波の値を記憶する記憶部と、所定時間ごとに、前記出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、前記所定時間の間に順番に出力する位相情報出力部と、を備え、前記記憶部は、前記所定時間の間に前記位相情報出力部から出力された前記位相情報に対応する前記アドレスに関連付けられている前記正弦波の値を、前記同一の時刻に対応する前記複数の周波数成分のそれぞれの正弦波の値として出力し、前記記憶部から出力された前記同一の時刻に対応する前記複数の周波数成分のそれぞれの正弦波の値を合成する合成部と、前記合成部により合成された正弦波の値をデジタル／アナログ変換することにより前記出力信号を出力する出力信号出力部と、をさらに備える。

前記位相情報出力部は、前記出力信号に含まれる複数の周波数成分のそれぞれに対応する前記位相情報を所定時間ごとに出力する複数の記憶素子と、前記所定時間の間に、前記複数の記憶素子のそれぞれを順番に選択し、選択した記憶素子に記憶されている前記位相情報を前記記憶部に出力する選択部と、記憶素子に対応する位相情報を取得し、当該位相情報に基づいて前記同一の時刻の次の時刻に対応する位相を示す位相情報を生成し、当該記憶素子に記憶させる複数の更新部と、を有してもよい。

前記位相情報出力部は、前記出力信号に含まれる複数の周波数成分のそれぞれの前記同一の時刻に対応する位相を示す位相情報を記憶する複数の記憶素子と、前記所定時間の間に、前記複数の記憶素子のそれぞれを順番に選択し、選択した記憶素子に記憶されている前記位相情報を、前記記憶部に出力する選択部と、複数の記憶素子のそれぞれに対応する位相情報を、前記同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、当該複数の記憶素子のそれぞれに記憶させる更新部と、を有してもよい。

前記位相情報出力部は、前記所定時間に対応する前記出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を記憶し、前記複数の周波数成分のそれぞれの前記位相情報を前記所定時間の間に順番に前記記憶部に出力するシフトレジスタと、前記シフトレジスタから出力された位相情報を、前記同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、前記シフトレジスタに記憶させる更新部と、を有してもよい。

本発明によれば、回路規模を縮小させつつ複数の周波数成分を含む信号を出力することができるという効果を奏する。

第１実施形態に係る信号出力装置の概要を示す図である。 第１実施形態に係る信号出力装置の構成を示す図である。 第１実施形態に係るデジタル信号処理回路の構成を示す図である。 第２実施形態に係る位相情報出力部の構成を示す図である。 第３実施形態に係る位相情報出力部の構成を示す図である。 第４実施形態に係る合成部の構成を示す図である。

＜第１実施形態＞
［信号出力装置１の概要］
図１は、第１実施形態に係る信号出力装置１の概要を示す図である。信号出力装置１は、位相情報出力部３と、記憶部４と、合成部５とを備え、複数の周波数成分を含む出力信号を出力する。

位相情報出力部３は、所定時間ごとに、出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、所定時間の間に順番に記憶部４に出力する。図１では、出力信号に複数の周波数成分として、第１周波数の信号Ｓ１と、第２周波数の信号Ｓ２とが含まれる例を示している。位相情報出力部３は、各時刻ｔｎ（ｎは１以上の整数）について、第１周波数の信号Ｓ１の時刻ｔｎにおける位相を示す位相情報と、第２周波数の信号Ｓ２の時刻ｔｎにおける位相を示す位相情報とを、時刻ｔｎ−１から時刻ｔｎまでの間の所定時間であるサンプリング周期ｆｓの間に順番に出力する。

記憶部４は、１周期分の正弦波の複数の位相のそれぞれに関連付けられている複数のアドレスに、位相に対応する正弦波の値を記憶している。記憶部４は、所定時間の間に位相情報出力部３から出力された位相情報に対応するアドレスに関連付けられている正弦波の値を、同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値として合成部５に出力する。図１に示す例では、記憶部４は、第１周波数の信号Ｓ１の時刻ｔｎにおける位相に対応する正弦波の値と、第２周波数の信号Ｓ２の時刻ｔｎにおける位相に対応する正弦波の値とを合成部５に出力する。

合成部５は、記憶部４から出力された同一の時刻に対応する複数の周波数成分の正弦波の値を合成する。図１に示す例では、合成部５は、第１周波数の信号Ｓ１の時刻ｔｎにおける位相に対応する正弦波の値と、第２周波数の信号Ｓ２の時刻ｔｎにおける位相に対応する正弦波の値とを合成し、時刻ｔｎにおける出力信号の値として出力する。

このように、本実施形態に係る信号出力装置１は、１つの記憶部４を参照することにより、複数の周波数成分に対応する正弦波の値を取得することができる。これにより、信号出力装置１は、回路規模を縮小させつつ複数の周波数成分を含む信号を出力することができる。
続いて、信号出力装置１の構成について説明する。

［信号出力装置１の構成］
図２は、第１実施形態に係る信号出力装置１の構成を示す図である。図２に示すように、信号出力装置１は、デジタル信号処理回路２と、ＤＡコンバータ６とを備える。

デジタル信号処理回路２は、例えば、ＦＰＧＡである。図３は、第１実施形態に係るデジタル信号処理回路２の構成を示す図である。図２及び図３に示すように、デジタル信号処理回路２は、位相情報出力部３と、記憶部４と、合成部５とを備える。なお、本実施形態では、デジタル信号処理回路２は、記憶部４を備えることとしたが、これに限らず、デジタル信号処理回路２が、外部の記憶部を参照するようにしてもよい。

位相情報出力部３は、所定時間ごとに、出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、所定時間の間に順番に記憶部４に出力する。

位相情報出力部３は、図３に示すように、複数の出力部３０（出力部３０−１、３０−２、・・・３０−Ｍ）と、選択部３１とを備える。ここで、Ｍは、出力信号に含めることができる周波数成分の個数である。なお、本実施形態では、出力信号にＭ個の周波数成分が含まれているものとして説明を進めるが、出力信号に含まれる周波数成分の個数はＭ個未満であってもよい。

複数の出力部３０のそれぞれは、デジタル信号処理回路２において、第１周波数の第１クロックに基づいて動作する。所定時間は、上述したように、信号出力装置１における出力信号のサンプリング周期ｆｓである。サンプリング周期ｆｓは、例えば第１クロックの周波数に基づいて定められる。

複数の出力部３０のそれぞれは、更新部としての加算器３０１と、記憶素子としての遅延回路３０２とを備え、出力信号に含まれる複数の周波数成分のそれぞれに対応する位相を示す情報を所定時間ごとに出力する。

複数の出力部３０のそれぞれには、自身に割り当てられた周波数成分の信号がサンプリング周期ｆｓの経過に応じて進む位相増加量Δθと、位相の初期値とが設定される。ここで、各位相は、記憶部４のアドレスに対応している。例えば、位相を示す値は、アドレス値である。また、各位相に対応するアドレスは、連続したアドレスであり、位相増加量Δθは、アドレスの増加量である。また、各位相に対応する複数のアドレスのそれぞれのビット数は、予め設定された位相の分解能に対応しており、例えば４０ビットである。複数の出力部３０のそれぞれは、まず、自身に割り当てられた周波数成分に対応する位相の初期値を示す位相情報を遅延回路３０２に記憶させ、遅延回路３０２に記憶されている位相情報を出力する。

複数の出力部３０のそれぞれに設けられている加算器３０１は、遅延回路３０２から出力される位相情報を、次の時刻に対応する位相を示す位相情報に更新して、遅延回路３０２に記憶させる。具体的には、加算器３０１は、遅延回路３０２に記憶されている位相情報に対応する位相θに、自身に割り当てられている位相増加量Δθを加算することにより、次の時刻に対応する位相情報を生成する。そして、加算器３０１は、生成した位相情報を遅延回路３０２に出力する。なお、加算器３０１は、生成した位相情報が、桁あふれを起こしてアドレスのビット数を超える場合には、あふれた分のビットを切り捨てる。これにより、生成される位相情報に対応する位相は、正弦波の１周期内の位相となる。

複数の出力部３０のそれぞれに設けられている遅延回路３０２は、出力信号に含まれる複数の周波数成分のそれぞれに対応する位相情報を所定時間ごとに更新して出力する。例えば、遅延回路３０２は、第１クロックの立ち上がりタイミングにおいて、自身に記憶されている位相情報を、加算器３０１から出力される位相情報に更新し、更新後の位相情報を加算器３０１及び選択部３１に出力する。複数の出力部３０のそれぞれは、加算器３０１及び遅延回路３０２における位相情報の更新を繰り返すことにより、自身に割り当てられた周波数成分の信号の各時刻における位相情報を選択部３１に出力する。

選択部３１は、例えばマルチプレクサである。選択部３１は、デジタル信号処理回路２において、出力部３０が動作する領域よりも高速処理が可能な領域において動作する。本実施形態において、選択部３１は、出力部３０の個数に基づく、第１周波数よりも高い第２周波数の第２クロックにより動作する。例えば、第２周波数は、第１周波数のＭ倍の周波数であり、選択部３１は、出力部３０のＭ倍で動作する。

選択部３１は、サンプリング周期ｆｓ（所定時間）の間に、複数の出力部３０の遅延回路３０２のそれぞれを順番に選択し、選択した遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。

具体的には、選択部３１は、第２クロックの立ち上がりタイミングにおいて１ずつ増加する、１からＭまでを計数するカウンタを備えており、カウンタの値に基づいて、複数の出力部３０の遅延回路３０２のそれぞれを選択し、選択した遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。

より具体的には、まず、選択部３１は、第２クロックの立ち上がりタイミングにおいて、カウンタの値を参照し、出力部３０−１の遅延回路３０２を選択し、当該遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。選択部３１は、次に到来する第２クロックの立ち上がりタイミングにおいて、カウンタの値を参照して出力部３０−２の遅延回路３０２を選択し、当該遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。このように、選択部３１は、第２クロックの立ち上がりタイミングにおいて、カウンタの値を参照して順番に出力部３０を選択していき、最後に出力部３０−Ｍの遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。その後、カウンタの値は０に戻る。選択部３１は、出力部３０−１の遅延回路３０２を再び選択し、当該遅延回路３０２に記憶されている位相情報を記憶部４のアドレス端子に出力する。

記憶部４は、デジタル信号処理回路２において、選択部３１と同様に、出力部３０が動作する領域よりも高速処理が可能な領域において動作する。記憶部４は、出力部３０のＭ倍で動作する。

記憶部４は、上述した通り、１周期分の正弦波における複数の位相のそれぞれに関連付けられている複数のアドレスに、位相に対応する正弦波の値を記憶する。記憶部４のアドレス端子は位相情報出力部３に接続されており、データ端子は合成部５に接続されている。

記憶部４は、所定時間の間に位相情報出力部３の選択部３１から出力され、アドレス端子に入力された位相情報に対応するアドレスに関連付けられている正弦波の値を特定する。記憶部４は、特定した正弦波の値を同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値として、データ端子に接続されている合成部５に出力する。

合成部５は、デジタル信号処理回路２において、選択部３１及び記憶部４と同様に、出力部３０が動作する領域よりも高速処理が可能な領域において動作する。合成部５は、出力部３０のＭ倍で動作する。

合成部５は、記憶部４から出力された同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値を合成し、当該時刻に対応する出力信号の値を生成する。合成部５は、図３に示すように、複数の遅延回路５１（遅延回路５１−１、５１−２、・・・５１−Ｍ）と、加算器５２と、遅延回路５３とを備える。

複数の遅延回路５１のそれぞれは、サンプリング周期ｆｓ（所定時間）の間に記憶部４から順番に出力される正弦波の値のうち、自身に対応するタイミングで出力された正弦波の値を記憶する。例えば、遅延回路５１−ｉは、出力部３０−ｉが出力した位相情報に対応する正弦波の値が記憶部４から出力されている場合、当該正弦波の値を記憶するラッチ回路である。これにより、Ｍ個の遅延回路５１−１〜５１−Ｍには、同一時刻における出力信号の複数の周波数成分のそれぞれに対応する正弦波の値が順次記憶される。

加算器５２は、複数の遅延回路５１のそれぞれから出力される正弦波の値を加算し、遅延回路５３に出力する。
遅延回路５３は、複数の遅延回路５１−１〜５１−Ｍの全てに、同一時刻における出力信号の複数の周波数成分のそれぞれに対応する正弦波の値が記憶されたタイミングで、加算器５２から出力される正弦波の値を記憶する。具体的には、遅延回路５３は、遅延回路５１−Ｍに、出力部３０−Ｍが出力した位相情報に対応する正弦波の値が記憶されたタイミングで、加算器５２から出力される正弦波の値を記憶する。遅延回路５３は、記憶した正弦波の値を出力信号の正弦波の値としてＤＡコンバータ６に出力する。

ＤＡコンバータ６は、出力信号出力部として機能し、合成部５により合成された正弦波の値をデジタル／アナログ変換することにより得られるアナログ信号としての出力信号を外部に出力する。

［第１実施形態の効果］
以上、第１実施形態によれば、信号出力装置１は、所定時間ごとに、出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、所定時間の間に順番に出力する位相情報出力部３と、所定時間の間に位相情報出力部３から出力された位相情報に対応するアドレスに関連付けられている正弦波の値を、同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値として出力する記憶部４と、記憶部４から出力された同一の時刻に対応する複数の周波数成分のそれぞれの正弦波の値を合成して出力する合成部５とを備える。

このようにすることで、信号出力装置１は、１つの記憶部４を参照することにより、複数の周波数成分に対応する正弦波の値を取得することができる。これにより、信号出力装置１は、回路規模を縮小させつつ複数の周波数成分を含む出力信号を出力することができる。

＜第２実施形態＞
［位相増加量を加算する加算器を共通化する］
続いて、第２実施形態について説明する。第２実施形態に係る信号出力装置１は、第１実施形態において複数の出力部３０のそれぞれが備える複数の加算器３０１を共通化した点で第１実施形態に係る信号出力装置１と異なる。以下に、第２実施形態に係る信号出力装置１について説明する。なお、第１実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。

図４は、第２実施形態に係る位相情報出力部３の構成を示す図である。第２実施形態に係る位相情報出力部３は、複数の記憶素子としての複数の遅延回路３２と、第１選択部３３と、設定情報記憶部３４と、第２選択部３５と、加算器３６と、遅延回路３７とを備える。

遅延回路３２は、第１周波数の第１クロックに基づいて動作する。遅延回路３２は、Ｍ個設けられており、自身に対応するタイミングで遅延回路３７に記憶されている位相情報を取得し、出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を記憶する。例えば、遅延回路３２−ｉは、第１選択部３３が、自身に記憶されている位相情報を取得したタイミングで遅延回路３７に記憶されている位相情報を、出力信号に含まれる複数の周波数成分のうち、自身に対応する一つの周波数成分に対応する位相を示す位相情報として記憶する。

第１選択部３３、設定情報記憶部３４、第２選択部３５、加算器３６、及び遅延回路３７は、第１周波数よりも高い第２周波数の第２クロックに基づいて動作し、遅延回路３２のＭ倍で動作する。

第１選択部３３は、例えばマルチプレクサであり、所定時間の間に、複数の遅延回路３２のそれぞれを順番に選択する。第１選択部３３は、選択した遅延回路３２に記憶されている位相情報を、加算器３６を介して記憶部４に出力する。

設定情報記憶部３４、第２選択部３５、加算器３６及び遅延回路３７は、位相情報を更新する更新部として動作し、複数の遅延回路３２のそれぞれに対応する位相情報を取得し、当該位相情報に基づいて次の時刻に対応する位相を示す位相情報を生成し、当該複数の遅延回路３２のそれぞれに記憶させる。

設定情報記憶部３４は、出力信号に含まれる複数の周波数成分のそれぞれに対応する位相増加量Δθを記憶する。ここで、遅延回路３２−ｉに対応する周波数成分の位相増加量をΔθｉとする。

第２選択部３５は、例えば、マルチプレクサであり、設定情報記憶部３４に記憶されている複数の周波数成分のそれぞれに対応する位相増加量Δθのうち、第１選択部３３が選択した遅延回路３２−ｉに対応する位相増加量Δθｉを取得して加算器３６に出力する。

加算器３６は、第１選択部３３から出力された位相情報に対応する位相θに、第２選択部３５から出力された位相増加量Δθを加算することにより、位相情報を更新する。加算器３６は、更新した位相情報を遅延回路３７に記憶させる。
遅延回路３７は、自身に対して所定時間の間に順番に記憶される位相情報を、記憶部４と、複数の遅延回路３２とに出力する。

［第２実施形態の効果］
以上、第２実施形態によれば、信号出力装置１の第１選択部３３は、所定時間の間に、複数の遅延回路３２のそれぞれを順番に選択し、選択した遅延回路３２に記憶されている位相情報を、加算器３６を介して記憶部４に出力する。また、設定情報記憶部３４、第２選択部３５、加算器３６及び遅延回路３７は、複数の遅延回路３２のそれぞれに対応する位相情報を取得し、当該位相情報に基づいて同一の時刻の次の時刻に対応する位相を示す位相情報を生成し、当該複数の遅延回路３２のそれぞれに記憶させる。このようにすることで、第２実施形態に係る信号出力装置１は、第１実施形態に係る信号出力装置１に比べて加算器の個数を削減し、回路規模を縮小させることができる。

＜第３実施形態＞
［複数の周波数成分のそれぞれを記憶するシフトレジスタを備える］
続いて、第３実施形態について説明する。第３実施形態に係る信号出力装置１は、第２実施形態において信号出力装置１が備える複数の遅延回路３２と、第１選択部３３とを１つのシフトレジスタとした点で第２実施形態に係る信号出力装置１と異なる。以下に、第３実施形態に係る信号出力装置１について説明する。なお、第２実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。

図５は、第３実施形態に係る位相情報出力部３の構成を示す図である。第３実施形態に係る位相情報出力部３は、シフトレジスタ３８と、設定情報記憶部３４と、加算器３６と、遅延回路３７とを備える。

シフトレジスタ３８は、直列入力直列出力形のシフトレジスタであり、Ｍ個の遅延回路３９−１〜３９−Ｍを直列接続することにより実現される。シフトレジスタ３８は、設定情報記憶部３４、加算器３６、及び遅延回路３７と同様に第２クロックに基づいて同じ速さで動作する。

シフトレジスタ３８は、所定時間に対応する出力信号に含まれる複数の周波数成分のそれぞれの同一時刻に対応する位相を示す位相情報を記憶する。シフトレジスタ３８は、複数の周波数成分のそれぞれの位相情報を、加算器３６及び遅延回路３７を介して、所定時間の間に順番に記憶部４に出力する。

具体的には、シフトレジスタ３８が備えるＭ個の遅延回路３９−１〜３９−Ｍのそれぞれには、出力信号に含まれるＭ個の周波数成分のそれぞれの位相情報が記憶される。遅延回路３９−Ｍは、自身に記憶されている位相情報を加算器３６に出力する。遅延回路３９−１〜３９−（Ｍ−１）は、自身に記憶されている位相情報を遅延回路３９−２〜３９−Ｍにシフトさせる。遅延回路３９−１は、遅延回路３７に記憶されている次の時刻の位相情報を記憶する。シフトレジスタ３８は、遅延回路３９−Ｍに記憶されている位相情報を加算器３６に出力する処理、各遅延回路３９の位相情報をシフトさせる処理、及び次の時刻の位相情報を遅延回路３９−１に記憶させる処理を繰り返すことにより、複数の周波数成分のそれぞれの位相情報を順番に加算器３６に出力する。

設定情報記憶部３４、加算器３６及び遅延回路３７は、更新部として動作し、シフトレジスタ３８から出力された位相情報を、同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、シフトレジスタ３８に記憶させる。

設定情報記憶部３４は、例えば、ＲＯＭ又はデュアルポートＲＡＭであり、出力信号に含まれる複数の周波数成分のそれぞれに対応する位相増加量Δθを記憶する。ここで、遅延回路３２−ｉに対応する周波数成分の位相増加量をΔθｉとする。

設定情報記憶部３４は、第２クロックに基づいて動作することにより、シフトレジスタ３８から出力される位相情報に対応する周波数成分の位相増加量Δθｉを加算器３６に出力する。

加算器３６は、シフトレジスタ３８から出力された位相情報に対応する位相θに、設定情報記憶部３４から出力された位相増加量Δθを加算することにより、位相情報を更新する。加算器３６は、更新した位相情報を遅延回路３７に記憶させる。
遅延回路３７は、自身に対して所定時間の間に順番に記憶される位相情報を、記憶部４と、シフトレジスタ３８の遅延回路３９−１とに出力する。

記憶部４は、所定時間の間に遅延回路３７から出力され、アドレス端子に入力された位相情報に対応するアドレスに関連付けられている正弦波の値を、データ端子に接続されている合成部５に出力する。

［第３実施形態の効果］
以上、第３実施形態によれば、信号出力装置１のシフトレジスタ３８は、所定時間に対応する出力信号に含まれる複数の周波数成分のそれぞれの同一時刻に対応する位相を示す位相情報を記憶し、複数の周波数成分のそれぞれの位相情報を所定時間の間に順番に記憶部４に出力する。また、設定情報記憶部３４、加算器３６及び遅延回路３７は、シフトレジスタ３８から出力された位相情報を、同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、シフトレジスタ３８に記憶させる。このようにすることで、第３実施形態に係る信号出力装置１は、第２実施形態に係る信号出力装置１が備える複数の遅延回路３２と、第１選択部３３とを１つのシフトレジスタ３８により実現することができるので、第２実施形態に係る信号出力装置１に比べて回路規模を縮小させることができる。

＜第４実施形態＞
［合成部５において記憶部４から出力される正弦波の値を順次足し合わせることにより出力信号の値を生成する］
続いて、第４実施形態について説明する。第４実施形態に係る信号出力装置１は、合成部５において、記憶部４から出力される正弦波の値を順次足し合わせることにより出力信号の値を生成する点で第１実施形態に係る信号出力装置１と異なる。以下に、第４実施形態に係る信号出力装置１について説明する。

図６は、第４実施形態に係る合成部５の構成を示す図である。第４実施形態に係る合成部５は、遅延回路５１と、加算器５２と、遅延回路５３と、初期化制御部５４と、遅延回路５５とを備える。

遅延回路５１は、記憶部４から出力された正弦波の値を記憶する。
加算器５２は、遅延回路５１から出力される正弦波の値と、遅延回路５５から出力される正弦波の値とを加算し、加算した正弦波の値を遅延回路５３及び初期化制御部５４に出力する。

初期化制御部５４は、記憶部４から出力される正弦波の値が、同一の時刻を示す正弦波の値から、次の時刻を示す正弦波の値に切り替わるタイミングで、遅延回路５５に記憶される正弦波の値の初期化を制御する。具体的には、初期化制御部５４は、出力部３０−１から出力される位相情報に対応する正弦波の値が記憶部４から出力されるタイミングで、遅延回路５５に初期化に対応する正弦波の値（例えば、「０」）を出力する。また、記憶部４から、出力部３０−２〜３０−Ｍから出力される位相情報に対応する正弦波の値が出力されるタイミングで、加算器５２から出力された正弦波の値を遅延回路５５に出力する。これにより、遅延回路５５には、記憶部４から順次出力される正弦波の値の合計値が記憶される。

遅延回路５３は、加算器５２から出力される正弦波の値が、同一時刻における出力信号の複数の周波数成分のそれぞれに対応する正弦波の合計値となるタイミングで、加算器５２から出力される正弦波の値を記憶する。具体的には、遅延回路５３は、遅延回路５１に、出力部３０−Ｍが出力した位相情報に対応する正弦波の値が記憶されたタイミングで加算器５２から出力される正弦波の値を記憶する。遅延回路５３は、記憶した正弦波の値を出力信号の正弦波の値としてＤＡコンバータ６に出力する。

［第４実施形態の効果］
以上、第４実施形態に係る合成部５は、遅延回路５５により記憶部４から順次出力される正弦波の値の合計値を記憶するので、第１実施形態に係る合成部５よりも遅延回路５１の個数を削減することができる。これにより、第１実施形態に係る合成部５に比べて回路規模を縮小させることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の全部又は一部は、任意の単位で機能的又は物理的に分散・統合して構成することができる。例えば、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を併せ持つ。

１・・・信号出力装置、２・・・デジタル信号処理回路、３・・・位相情報出力部、３０・・・出力部、３０１・・・加算器、３０２・・・遅延回路、３１・・・選択部、３２・・・遅延回路、３３・・・第１選択部、３４・・・設定情報記憶部、３５・・・第２選択部、３６・・・加算器、３７・・・遅延回路、３８・・・シフトレジスタ、３９・・・遅延回路、４・・・記憶部、５・・・合成部、５１・・・遅延回路、５２・・・加算器、５３・・・遅延回路、５４・・・初期化制御部、５５・・・遅延回路、６・・・ＤＡコンバータ

Claims (4)

1. 出力信号を出力する信号出力装置であって、
   正弦波における複数の位相のそれぞれに関連付けられている複数のアドレスに、前記位相に対応する前記正弦波の値を記憶する記憶部と、
   所定時間ごとに、前記出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を、前記所定時間の間に順番に出力する位相情報出力部と、
   を備え、
   前記記憶部は、前記所定時間の間に前記位相情報出力部から出力された前記位相情報に対応する前記アドレスに関連付けられている前記正弦波の値を、前記同一の時刻に対応する前記複数の周波数成分のそれぞれの正弦波の値として出力し、
   前記記憶部から出力された前記同一の時刻に対応する前記複数の周波数成分のそれぞれの正弦波の値を合成する合成部と、
   前記合成部により合成された正弦波の値をデジタル／アナログ変換することにより前記出力信号を出力する出力信号出力部と、
   をさらに備える、
   信号出力装置。
2. 前記位相情報出力部は、
   前記出力信号に含まれる複数の周波数成分のそれぞれに対応する前記位相情報を所定時間ごとに出力する複数の記憶素子と、
   前記所定時間の間に、前記複数の記憶素子のそれぞれを順番に選択し、選択した記憶素子に記憶されている前記位相情報を前記記憶部に出力する選択部と、
   記憶素子に対応する位相情報を取得し、当該位相情報に基づいて前記同一の時刻の次の時刻に対応する位相を示す位相情報を生成し、当該記憶素子に記憶させる複数の更新部と、
   を有する、
   請求項１に記載の信号出力装置。
3. 前記位相情報出力部は、
   前記出力信号に含まれる複数の周波数成分のそれぞれの前記同一の時刻に対応する位相を示す位相情報を記憶する複数の記憶素子と、
   前記所定時間の間に、前記複数の記憶素子のそれぞれを順番に選択し、選択した記憶素子に記憶されている前記位相情報を、前記記憶部に出力する選択部と、
   複数の記憶素子のそれぞれに対応する位相情報を、前記同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、当該複数の記憶素子のそれぞれに記憶させる更新部と、
   を有する、
   請求項１に記載の信号出力装置。
4. 前記位相情報出力部は、
   前記所定時間に対応する前記出力信号に含まれる複数の周波数成分のそれぞれの同一の時刻に対応する位相を示す位相情報を記憶し、前記複数の周波数成分のそれぞれの前記位相情報を前記所定時間の間に順番に前記記憶部に出力するシフトレジスタと、
   前記シフトレジスタから出力された位相情報を、前記同一の時刻の次の時刻に対応する位相を示す位相情報に更新して、前記シフトレジスタに記憶させる更新部と、
   を有する、
   請求項１に記載の信号出力装置。
   
   

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