JPH07198798A - アルゴリズミックパターン発生器 - Google Patents

Abstract

(57)【要約】 【目的】 並列動作アルゴリズミックパターン発生器の
パターン発生のためのプログラムの保持方法を改良し、
そのプログラムの格納されるメモリの使用効率を上げ、
より小さなメモリ容量しか持たないＡＬＰＧでも、並列
動作ＡＬＰＧとして使用可能にし、それにより、素子を
１チップ化する。また、より少ない制御メモリ容量でも
多数個の並列駆動を可能にする。 【構成】 並列動作アルゴリズミックパターン発生器に
おいて、第一の制御メモリに、順序制御命令、そのオペ
ランドと演算／出力制御命令のアドレスを格納し、第二
の制御メモリに演算／出力制御命令を格納し、演算／出
力制御命令を実行するときには、第一の制御メモリに格
納された演算／出力制御命令のアドレスを間接アドレッ
シングによって取得して、その演算／出力制御命令を実
行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アルゴリズミックパタ
ーン発生器（以下、「ＡＬＰＧ（ａｌｇｏｒｉｔｈｍｉ
ｃ ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒの略であ
る）」という）に係り、特に、複数のＡＬＰＧを並列に
動作させて、各々の出力を順次選択することにより高速
に試験パターンを発生する、いわゆる並列動作型ＡＬＰ
Ｇのパターン発生のためのプログラムの記憶方法に関す
るものであって、各ＡＬＰＧを１チップ化するのに好適
なＡＬＰＧに関する。

【０００２】

【従来の技術】最初に、ＡＬＰＧに関する一般的な技術
を、図１および図３を用いて説明する。先ず、従来例に
係る一般的なＡＬＰＧの回路構成を、図１を用いて説明
しよう。図１は、従来例に係る一般的なＡＬＰＧの回路
構成をあらわすブロック図である。

【０００３】メモリＩＣの試験は種々のアドレスの変化
パターンを用いて、被試験メモリに対して書き込み／読
み出しをおこなうことにより行なわれる。このアドレス
の変化パターンは、例えば、「最小アドレスから最大ア
ドレスまで、アドレスを＋１しながら変化させる」とい
った規則的なパターンから構成されており、図１に示す
ようなプログラム動作可能な演算器を用いて発生され
る。

【０００４】演算／出力器６は、被試験メモリＩＣに与
えるアドレスやデータを演算する部分であり、演算／出
力制御メモリ３から読み出された演算／出力制御命令に
よって制御される。

【０００５】プログラムカウンタ１は、演算／出力制御
メモリ３や順序制御メモリ２を読み出すためのアドレス
を指定する。順序制御メモリ２には、順序制御命令２１
およびその順序制御オペランドが格納される。この順序
制御命令２１というのは、命令の種類の一種で、次に読
み出すべき命令の格納されているアドレスを指定するた
めの命令である。

【０００６】制御回路４は読み出された順序制御命令２
１を解読し、プログラムカウンタ１に適切な制御信号を
与える。この制御信号の内容として、例えば次のアドレ
スに進む場合は「＋１」が指示され、分岐の時は「ロー
ド（分岐先アドレスの取り込み）」が指示される。その
ため、順序制御命令２１には、順序制御オペランド２２
が伴なっている。この順序制御オペランド２２は、分岐
時の分岐先アドレスを指定したり、同一アドレスの繰り
返し時には繰り返し回数を指定したりする。

【０００７】カウンタ５は、繰り返し回数を計数するた
めのものである。

【０００８】以下、このＡＬＰＧの動作を、一定区間の
繰り返しを行なう「ループ」を実行する場合を例に採り
説明してみよう。

【０００９】例えば、ループの先頭アドレスにおいて、
それがループの先頭アドレスであることを示す順序制御
命令２１が読み出され、これが制御回路４で解読され、
順序制御オペランド２２により示された繰り返し回数が
カウンタ５にロードされる。

【００１０】また、ループ区間の終了アドレスにおいて
は、それがループ区間の終了アドレスであることを示す
順序制御命令２１が読み出され、これが制御回路４で解
読され、制御回路４は、カウンタ５に対して、ダウンカ
ウントを指示する。カウンタ５は、ダウンカウントの結
果、値が０であれば計数終了信号を有効とし、値が０以
外のときは計数終了信号を無効とする。制御回路４は、
カウンタ５から受けた計数終了信号が有効であれば、プ
ログラムカウンタ１に対して「＋１」することを指示
し、計数終了信号が無効であれば、順序制御オペランド
２２で示された分岐先アドレス（ループ区間先頭アドレ
ス）の取り込みをプログラムカウンタ１に対して指示す
る。

【００１１】図１に示したＡＬＰＧは、このように順序
制御メモリ２に格納された順序制御命令２１を次々と実
行することにより、プログラムカウンタ１の示すアドレ
スを制御して、各種演算の実行順序を制御することがで
きる。

【００１２】次ぎに、図１に示した回路の内で、演算／
出力器６の回路構成をより詳細に、図２を用いて説明す
る。図２は、演算／出力器６の回路構成をあらわすブロ
ック図である。

【００１３】演算についていえば、レジスタＣ１９およ
びＡＬＵ１８を中心におこなわれる。

【００１４】レジスタＡ１５およびレジスタＢ１６は、
定数を一時保持するレジスタであり、演算制御命令２４
-１の指示によりデータ２４-２を取り込む。

【００１５】セレクタ１７は、演算制御命令２４-１の
指示により、演算に用いる演算数を選択する。

【００１６】ＡＬＵ１８は、演算制御命令２４-１の指
示により、セレクタ１７の選択した演算数とレジスタＣ
１９の出力との演算をおこない出力する。このように、
演算制御命令２４-１は、内部レジスタの状態を更新す
る命令である。これに対し、出力制御命令２８は内部レ
ジスタの状態には影響を与えず、出力値のみに影響を与
える。

【００１７】反転／非反転器２０は、出力制御命令２８
に従い、レジスタＣ１９の出力を反転あるいは反転せず
に出力する。

【００１８】なお、以下では、演算器構成の詳細の如何
に関わらず、演算部の内部レジスタの状態に影響を与え
る命令を「演算制御命令」といい、内部レジスタには影
響せずに出力にのみ影響を与える命令を「出力制御命
令」という。

【００１９】また、図２の下部に示した表は、この演算
／出力器６の有する機能を掲げたものであり、例えば、
「Ａ＜Ｄａｔａ」は、レジスタＡにＤａｔａを入れるこ
とをあらわしている。

【００２０】以上のように、メモリＩＣを対象とした試
験パターンをプログラム可能な演算器を用いて発生する
には、各命令の格納メモリを読み出す時間に加えて、命
令を解読し実際に演算をおこなう時間が必要となる。し
たがって、最先端の高速メモリを対象とした試験では、
被試験メモリの持つ最高速度での試験パターン発生が困
難となる。

【００２１】そこで従来、バイポーラメモリ等の超高速
メモリ試験を対象として、複数のパターン発生器を並列
に動作させて各々の出力を順次選択することにより高速
に試験パターンを発生する方法が提案されている（IEEE
International Test Con-ference 1989 Proceedings,
page558-page566, "A 250MHz shared-resource VLSItes
t system with high pin count and memory test capab
ility"）。

【００２２】また、この並列動作型ＡＬＰＧに関する技
術は、例えば、特開昭６３−３６１６３号公報にも開示
されている。

【００２３】以下、この方法の概要を、図３を用いて説
明する。図３は、並列動作型ＡＬＰＧの回路構成をあら
わすブロック図である。

【００２４】この方法は、複数のＡＬＰＧを並列に駆動
し、これらの出力を順次選択して高速に出力を得るもの
である。

【００２５】ＡＬＰＧ１（３１-１）からＡＬＰＧ４
（３１-４）までは、図１に示したものと同じ構成のＡ
ＬＰＧを使用することができる。ユーザは計算機の周辺
機器３５から、試験パターン発生のために実行すべき演
算とその実行順序を記したプログラムを入力する。

【００２６】そして、ＣＰＵ部３６がこれを処理して、
ＡＬＰＧ１（３１-１）からＡＬＰＧ４（３１-４）に対
する並列プログラムを生成する。この４つの並列プログ
ラムは、元となったプログラムに対して、各々が互いに
１サイクルずつずれた開始点から４つおきに出力を得る
ものである。これらのプログラムをあらかじめテスタバ
スを介して各ＡＬＰＧにロードしておく。

【００２７】一方、クロックに関していえば、ＣＰＵ部
３６からの指示によりクロック発振回路３４がクロック
を発振する。分周回路・制御信号発生回路３２は、クロ
ックを１／４に分周して各ＡＬＰＧに分配するととも
に、選択回路３３に対して順次各ＡＬＰＧ出力を選択す
るように選択信号を与える。そして、選択回路３３は、
この選択信号に従い、各ＡＬＰＧからの出力を順番に出
力して、高速にパターンを出力する。

【００２８】

【発明が解決しようとする課題】上記従来技術として記
載された並列動作型ＡＬＰＧは、複数ＡＬＰＧの並列動
作による高速実行を実現し、高速なメモリ試験パターン
発生を可能にしたものである。

【００２９】しかしながら、特開昭６３−３６１６３号
公報にも指摘されているように、並列化に伴うステップ
数の増大のため、全体として大容量のメモリを要すると
いう問題点があった。

【００３０】以下、この問題点について、図４および図
５を用いて詳細に説明しよう。図４は、並列動作型ＡＬ
ＰＧのためのプログラム変換における変換前の元のプロ
グラムのコード例とその変換途中のプログラムのコード
例の説明図である。

【００３１】図５は、並列動作型ＡＬＰＧのためのプロ
グラム変換における変換後のプログラムのコード例を並
列度ごとに示した説明図である。

【００３２】図４において、（ａ）に示すのは、変換前
のプログラムのコード例であり（略して、プログラム
（ａ）と書く。以下この用法は同じ）、（ｂ）に示すの
は、変換後のプログラムのコード例である。

【００３３】元のプログラム（ａ）は２重のループ構造
となっており、各々のループの実行回数は、内側ループ
が３１回、外側ループは１１回となっている（（ａ）中
の「Ｌｏｏｐ２ Ｒｅｔｕｒｎ ３１ Ｔｉｍｅｓ」と
「Ｌｏｏｐ１ Ｒｅｔｕｒｎ１１ Ｔｉｍｅｓ」に書か
れた数値が、ループの回数である。）各ループ区間はＬ
ｏｏｐ Ｓｔａｒｔから始まり、Ｌｏｏｐ Ｒｅｔｕｒ
ｎ命令で終わる。そして、演算および出力制御命令は、
ＡＬＵ−Ｉｎｓｔ１（演算制御命令１）およびＯＵＴ−
Ｉｎｓｔ１（出力制御命令１）からＡＬＵ−Ｉｎｓｔ５
（演算制御命令５）およびＯＵＴ−ｉｎｓｔ５（出力制
御命令５）までの５つである。ここで、命令数は、演算
制御命令と出力制御命令をペアとして数えていることに
注意しておこう。

【００３４】さて、このようなプログラムを、例えば２
台のＡＬＰＧで並列に実行する場合について考えてみよ
う。

【００３５】先ず、プログラムの各ベーシックブロック
における命令の数が２（並列ＡＬＰＧ台数）の整数倍に
なるようにプログラム構造を変換する必要がある。ここ
で、「ベーシックブロック」とは、ブロックの途中から
の分岐や、他からブロック内部への分岐を含まない、連
続した命令の塊をいう。

【００３６】上記の方針により、図４の例では、まず内
側のループに着目し、ループの内部に１つしか命令が含
まれていないため、この命令を２つ並べるとともに、ル
ープの繰り返し回数を半減して総計の命令実行回数が等
価になるように変形する。この変形によって内側ループ
の内部命令数は２となる。

【００３７】同様にして、外側ループに着目すると、ル
ープ内の命令数は奇数であるため、ループ２回分の命令
を内部に展開するとともにループの繰り返し回数を半減
して、あまりとなる一回分コードを最後につけ加える。
すなわち、２倍に展開した命令を５回繰り返し、最後に
あまりの一回分をつけ加えることによって帳尻をあわせ
る（１１＝２×５＋１という計算式に従う）。

【００３８】このような変形の結果が、図４に示す変換
後のプログラム（ｂ）である。当然のことながら、この
変換後のプログラム（ｂ）も元のプログラム（ａ）も演
算の実行結果は同じである。

【００３９】並列動作するＡＬＰＧのためのプログラム
の変換の次ぎの段階としては、ここで、演算速度を向上
させるため、各命令を結合させて、複合命令を作ること
を考える。

【００４０】図５のプログラム（ｃ）は、図４のプログ
ラム（ｂ）を先頭から２つずつ命令をまとめたものであ
る。

【００４１】ここで用いられるＡＬＵ−Ｉｎｓｔ［１
２］という演算制御命令は、元の演算制御命令ＡＬＵ−
Ｉｎｓｔ１に続いてＡＬＵ−Ｉｎｓｔ２を実行したのと
等価な演算制御命令をあらわす複合命令である。

【００４２】一方、出力制御命令は、並列化している第
一のＡＬＰＧでは、元となった複数の命令並びの中で先
頭に位置する出力制御命令と同じにする。例えば、ＡＬ
Ｕ−Ｉｎｓｔ１，ＯＵＴ−Ｉｎｓｔ１とＡＬＵ−Ｉｎｓ
ｔ２，ＯＵＴ−Ｉｎｓｔ２を複合するときは、先頭のＯ
ＵＴ−Ｉｎｓｔ１を用いて、ＡＬＵ−Ｉｎｓｔ［１
２］，ＯＵＴ−Ｉｎｓｔ１とする。

【００４３】なお、このようにするのは、出力制御命令
は、ＡＬＵ１８の内部状態には影響しないため、各ＡＬ
ＰＧにとって、並列化したときの出力に必要なタイミン
グの出力命令だけを実行させれば良いためである。

【００４４】このようにして、結合された複合命令を一
覧にした以下の表１を得ることができる。

【００４５】

【表１】 さて、このように変換された図５のプログラム（ｃ）
は、図４のプログラム（ａ）と等価になり、並行動作す
る２つのＡＬＰＧのうちの１つで動作可能なように変形
されたわけである。

【００４６】同様に、図５のプログラム（ｄ）は、図４
のプログラム（ａ）と等価であり、並行動作する３つの
ＡＬＰＧのうちの１つで動作可能なようにしたものであ
る。

【００４７】さて、ここで変換前と変換後のプログラム
を構成する命令個数（命令の展開数）と命令の種類数に
ついて考察しよう。なお、ループ命令は、命令個数に勘
定しないものとする。

【００４８】図４および図５に示した例では、元のプロ
グラム（ａ）が５つの命令個数の演算命令から構成され
ていたのに対して、ＡＬＰＧが２つのための並列駆動を
対象としたプログラム（ｃ）は、１１個の命令個数の演
算命令から構成され、さらに、ＡＬＰＧが３つの並列駆
動を対象としたプログラムは１６個の命令個数の演算命
令から構成される。このように、並列駆動を前提として
プログラム変換をおこなうと、並列駆動するＡＬＰＧの
個数やプログラムに含まれるループ内の命令個数に応じ
て、展開後の命令個数が増大していくという問題があ
る。

【００４９】これは、上述したように並列化処理の第１
ステップとして、元のプログラムにおけるベーシックブ
ロックの命令数を並列ＡＬＰＧ数の整数倍とするため
に、区間内部の実行命令個数がＡＬＰＧ数の整数倍にな
っていないループは展開処理されるためである。このル
ープの展開処理は、上記で一例を示したごとく、合計で
の命令実行回数は不変のまま、ループの繰り返し回数を
１／nにすると共にループ区間内部の命令並びをn倍に展
開複写する処理である。したがって、ループの多重度が
増加するにつれ、並列化に伴うループの展開処理により
プログラムサイズは指数関数的に増加するため、ループ
の多重度が大きい場合は、特に、プログラムサイズが大
きくなることが問題となる。

【００５０】本発明の目的は、上記問題点を解決し、並
列動作ＡＬＰＧのパターン発生のためのプログラムの保
持方法を改良し、そのプログラムの格納されるメモリの
使用効率を上げ、より小さなメモリ容量しか持たないＡ
ＬＰＧでも、並列動作ＡＬＰＧとして使用可能にするこ
とにある。また、それによって、１チップ化されたＡＬ
ＰＧを提供することである。

【００５１】さらに、プログラムを並列化することによ
る命令数の増大による影響を押さえて、より少ない制御
メモリ容量でも多数個の並列駆動が可能なＡＬＰＧ構成
方法を提供することにある。

【００５２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のアルゴリズミックパターン発生器に係る第
一の発明の構成は、順序制御命令と順序制御オペランド
と演算／出力制御命令のアドレスを記憶する第一の記憶
手段と、演算／出力制御命令を記憶する第二の記憶手段
と、前記第一の記憶手段にアドレスを与えて、前記順序
制御命令と順序制御オペランドと演算／出力制御命令の
アドレスの読み出しを指示するアドレス指定手段と、そ
のアドレス指定手段の指定した前記第一の記憶手段にお
ける前記順序制御命令と順序制御オペランドとを解読し
て、前記アドレス指定手段へ次に指定されるべきアドレ
スの更新をおこなうアドレス制御手段と、データを入力
する手段とデータを保持する手段とを備え、入力された
データと演算制御命令とによって演算をおこない、前記
データを保持する手段に演算後のデータを保持する機能
を有する演算手段と、その演算手段の実行する演算制御
命令を指定する演算制御手段と、前記出力制御命令によ
って、前記演算手段におけるデータを保持する手段の保
持するデータを、加工して、あるいは、そのまま出力す
る出力手段と、その出力手段の実行する出力制御命令を
指定する出力制御手段とを有し、前記演算制御手段と前
記出力制御手段とが各々おこなう演算制御命令と出力制
御命令の指定を、前記第一の記憶手段に記憶された演算
／出力制御命令のアドレスによっておこなうようにした
ものである。

【００５３】また、上記目的を達成するために、本発明
のアルゴリズミックパターン発生器に係る第二の発明の
構成は、順序制御命令と順序制御オペランドと演算制御
命令のアドレスを記憶する第一の記憶手段と、演算制御
命令と出力制御命令のアドレスを記憶する第二の記憶手
段と、出力制御命令のアドレスを記憶する第三の記憶手
段と、前記第一の記憶手段にアドレスを与えて、前記順
序制御命令と順序制御オペランドと演算制御命令のアド
レスの読み出しを指示するアドレス指定手段と、そのア
ドレス指定手段の指定した前記第一の記憶手段における
前記順序制御命令と順序制御オペランドとを解読して、
前記アドレス指定手段へ次に指定されるべきアドレスの
更新をおこなうアドレス制御手段と、データを入力する
手段とデータを保持する手段とを備え、入力されたデー
タと演算制御命令とによって演算をおこない、前記デー
タを保持する手段に演算後のデータを保持する機能を有
する演算手段と、その演算手段の実行する演算制御命令
を指定する演算制御手段と、前記出力制御命令によっ
て、前記演算手段におけるデータを保持する手段の保持
するデータを、加工して、あるいは、そのまま出力する
出力手段と、その出力手段の実行する出力制御命令を指
定する出力制御手段とを有し、前記演算制御手段がおこ
なう前記演算制御命令の指定を、前記第一の記憶手段に
記憶された演算制御命令のアドレスによっておこない、
前記出力制御手段がおこなう前記出力制御命令の指定
を、前記第二の記憶手段に記憶された出力制御命令のア
ドレスによっておこなうようにしたものである。

【００５４】さらに、本発明の第一の発明について、よ
り詳しくは、少なくとも、前記演算手段と、前記演算制
御手段と、前記出力手段と、前記出力制御手段および第
二の記憶手段とを同一のチップ内に集積するようにした
ものである。

【００５５】またさらに、本発明の第二の発明につい
て、より詳しくは、少なくとも、前記演算手段と、前記
演算制御手段と、前記第二の記憶手段、または、前記出
力手段と、前記出力制御手段と、前記第三の記憶手段と
を同一のチップ内に集積するようにしたものである。

【００５６】

【作用】本発明によれば、順序制御命令や演算制御命令
あるいは出力制御命令毎に制御メモリを用意するため、
プログラムの並列化変換によって使用命令個数が増加し
ても同じ種類の命令は重複無くメモリに格納することが
できるので、プログラムサイズの増加による影響を最小
に押さえることができる。

【００５７】すなわち、従来では、順序制御命令と演算
制御命令および出力制御命令が同一のメモリに格納され
ていた。これに対して本発明では、制御メモリを階層構
成にして演算制御命令および出力制御命令を順序制御命
令を格納するメモリとは別のメモリに格納するととも
に、演算制御命令および出力制御命令を格納したアドレ
スを順序制御命令とともに格納しておくという間接アド
レッシングによる方法を用いる。そのため、同じ種類の
演算制御命令や出力制御命令を別のアドレスで使用する
場合であってもこれらを重複して格納する必要がないた
め、小容量の制御メモリに、並列化プログラムを格納す
ることが可能となる。

【００５８】

【実施例】以下、本発明に係る各実施例を、図６ないし
図１０を用いて説明する。 〔本発明の考え方〕最初に、図６を用いて本発明の考え
方を説明する。図６は、ＡＬＰＧの制御メモリの各構成
を対比して示した図である。本発明では、上述した課題
の解決を図るため、並列化のためのプログラム変換後の
命令種類数に着目する。

【００５９】以下の表２は、並列化のためのプログラム
変換後の命令種類数を並列度別に示したものである。

【００６０】

【表２】 ＡＬＰＧ２台の並列駆動を前提としたプログラム（ｃ）
は、１１個の命令から構成されるが、それに含まれる演
算制御命令は７種類であり、出力制御命令は５種類であ
る。

【００６１】また、ＡＬＰＧ３台の並列駆動を前提とし
たプログラムは１６個の命令から構成されるが、これに
含まれる演算制御命令は８種類であり、出力制御命令は
５種類だけである。

【００６２】このようにプログラムを並列化すること
で、それを構成する命令個数は大幅に増加するが、個別
の命令種類数はさほど増加しない。これは、元々、並列
化に伴うループの展開処理が原因でプログラムサイズが
増加していたためであり、同じ命令並びが何回も展開複
写されてプログラムサイズが増加しても、それを構成す
る命令種類数は増加していないためである。

【００６３】したがって、順序制御命令、演算制御命令
および出力制御命令毎に別個の制御メモリを用意して、
各々の命令を重複することなく各メモリに格納すること
により、メモリの使用効率を向上し、より少ない容量の
制御メモリで並列化プログラムが実行できるようにな
る。

【００６４】以下、図６によって、制御メモリ構成を具
体的にどのように構成するのかを説明しよう。

【００６５】図６（ａ）は、従来の制御メモリ構成であ
り、順序制御命令と演算制御命令および出力制御命令が
同一の制御メモリに格納されていた。

【００６６】これに対して本発明では、図６（ｂ）およ
び（ｃ）に示すように制御メモリを階層構成にして、演
算制御命令および出力制御命令を、順序制御命令を格納
するメモリとは別のメモリに格納するとともに、演算制
御命令および出力制御命令を格納したアドレスを順序制
御命令とともに格納しておく。すなわち、演算制御命令
および出力制御命令に対して、いわゆる間接アドレッシ
ングモードによるアドレッシングをおこなう。

【００６７】したがって、同じ種類の演算制御命令や出
力制御命令を別のアドレスで使用する場合であってもこ
れらを重複して格納する必要がなく、そのアドレスのみ
を保持するだけで良い。

【００６８】そのため、より小容量の制御メモリでも、
同一機能の並列化プログラムを格納することが可能とな
る。

【００６９】特に、図６（ｃ）に示すように、メモリ構
成を３階層にすることによって、図６（ｂ）のときに比
べて、使用するメモリ容量をさらに節約することができ
る。

【００７０】〔実施例１〕以下、本発明に係る一実施例
を、図７および図８を用いて説明する。図７は、本発明
の一実施例に係る２階層制御メモリ構成を採用したＡＬ
ＰＧの回路構成のブロック図である。図８は、本実施例
に係り、図６（ｂ）に示した２階層制御メモリ構成の具
体的なコード例を示した説明図である。

【００７１】最初に、図７を用いて本実施例に係る回路
構成を説明しよう。演算／出力器６は、被試験メモリに
与えるアドレスやデータの演算をおこなって試験パター
ンとして出力する。

【００７２】演算／出力制御メモリ３は、実行される演
算制御命令および出力制御命令を格納しておく。

【００７３】順序制御メモリ２は、前記演算／出力制御
メモリ３から命令を読み出すアドレスと順序制御命令を
格納しておく。

【００７４】プログラムカウンタ１は、順序制御メモリ
２にアドレスを与えて順序制御命令および演算／出力制
御メモリ３のアドレスの読み出しを指示する。

【００７５】パイプラインレジスタ７は、順序制御メモ
リ２から読み出された順序制御命令および演算／出力制
御メモリのアドレスを一時保持する。

【００７６】パイプラインレジスタ８は、演算／出力制
御メモリ３から読み出された演算／出力制御命令を一時
保持する。

【００７７】制御回路４は、パイプラインレジスタ７の
保持している順序制御命令を解読してプログラムカウン
タ１に制御信号を与えて次に実行すべきアドレスを制御
する。

【００７８】カウンタ５は、ループの繰り返し回数を計
数する。

【００７９】そして、図７のＡＬＰＧは、これらの演算
／出力器６と、順序制御メモリ２と、プログラムカウン
タ１と、パイプラインレジスタ７と、パイプラインレジ
スタ８と、制御回路４と、カウンタ５とから構成され、
図７の各矢印で示したデータの授受をおこなっている。

【００８０】次ぎに、図８に示された具体的なプログラ
ムによってＡＬＰＧがどのような動作をするかについて
説明しよう。

【００８１】図８に示されたプログラムは、図５の従来
のプログラム（ｃ）を、上述した発明の考え方に基づ
き、図６（ｂ）に示したメモリ構成に合わせて変換した
ものである。

【００８２】図８において、四角で囲った数字は演算／
出力制御メモリのアドレスを示している。図７の順序制
御メモリ２には、図８に示した順序制御命令と四角で囲
った演算／出力制御メモリのアドレスが格納される。図
７の演算／出力制御メモリ３には、図８に示す演算／出
力制御命令が各々のアドレスに格納される。

【００８３】初期状態において、プログラムカウンタ１
は、アドレス０を示しているものとする。

【００８４】順序制御メモリ２は、アドレス０に格納さ
れている順序制御命令「ｇｏ ｔｏＮｅｘｔ」およびア
ドレス値「０」を読み出す。

【００８５】パイプラインレジスタ７は、読み出された
順序制御命令「ｇｏ ｔｏ Ｎｅｘｔ」とアドレス値
「０」を一時保持する。

【００８６】制御回路４は、パイプラインレジスタ７に
一時保持されている順序制御命令「ｇｏ ｔｏ Ｎｅｘ
ｔ」を解読し、プログラムカウンタ１に値を＋１するよ
うに制御信号により指示する。

【００８７】パイプラインレジスタ７の一時保持してい
るアドレス値０は、演算／出力制御メモリ３に与えられ
る。

【００８８】演算／出力制御メモリ３はアドレス「０」
を読み出し、ここに格納されている演算／出力制御命令
「ＡＬＵ−Ｉｎｓｔ［１２］，ＯＵＴ−Ｉｎｓｔ１」を
出力する。

【００８９】パイプラインレジスタ８は、この演算／出
力制御命令「ＡＬＵ−Ｉｎｓｔ［１２］，ＯＵＴ−Ｉｎ
ｓｔ１」を一時保持する。演算／出力器６はパイプライ
ンレジスタ８に一時保持されている演算／出力制御命令
「ＡＬＵ−Ｉｎｓｔ［１２］，ＯＵＴ−Ｉｎｓｔ１」を
実行する。

【００９０】次のサイクルでプログラムカウンタの値は
＋１されて１になる。順序制御メモリ２は、アドレス１
を読み出し、順序制御命令「ｇｏ ｔｏ Ｌａｂｅｌ１
２１５Ｔｉｍｅｓ」とアドレス値「２」を出力する。

【００９１】パイプラインレジスタ７は、読み出された
順序制御命令「ｇｏ ｔｏ Ｌａｂｅｌ１２ １５Ｔｉ
ｍｅｓ」とアドレス値「２」を一時保持する。

【００９２】以下、同様に処理が続けられ、順序制御命
令の実行による制御と演算／出力制御命令の出力がおこ
なわれる。

【００９３】〔実施例２〕次ぎに、本発明に係る第二の
実施例を、図９を用いて説明する。図９は、本発明の第
二の実施例に係る３階層制御メモリ構成を採用したＡＬ
ＰＧの回路構成のブロック図である。

【００９４】この第二の実施例のメモリ構成は、上述し
た実施例１にある演算／出力制御メモリを分割して、図
６（ｃ）に示されるように、出力制御命令を格納する出
力制御メモリ１２と、この出力制御命令が格納されてい
るアドレス値と演算制御命令とを共に格納する演算制御
メモリ１１を設けたものである。

【００９５】以下では、本実施例におけるＡＬＰＧが具
体的にどのような動作をするのかを、図９および図６
（ｃ）を用いて説明しよう。

【００９６】図９の順序制御メモリ２には、図６（ｃ）
に示すように順序制御オペランドを伴った順序制御命令
に加えて演算制御メモリを読み出すためのアドレスが格
納される。

【００９７】順序制御メモリ２から読み出された順序制
御命令とオペランドおよび演算制御メモリのアドレス
は、パイプラインレジスタ７に一時保持される。

【００９８】ここで、一時保持された演算制御メモリの
アドレス２３は、演算制御メモリ１１に与えられ、図６
（ｃ）に示すように読みだされた順序制御命令に対応し
て実行すべき演算制御命令と出力制御メモリアドレスの
アドレス値が読み出され、パイプラインレジスタ８に一
時保持される。

【００９９】この一時保持された出力制御メモリアドレ
ス２６は、上記の順序演算命令および演算制御命令と共
に実行すべき出力命令の格納されているアドレスを示し
ており、パイプラインレジスタ８を介して出力制御メモ
リ１２に与えられる。

【０１００】出力制御メモリ１２は、このアドレス２６
により出力制御命令２７を読み出して、パイプラインレ
ジスタ１３へ出力する。

【０１０１】パイプラインレジスタ１３は、この出力制
御命令２７を一時保持した後に、出力器１０へ与える。

【０１０２】演算制御メモリ１１から読み出されてパイ
プラインレジスタ８に一時保持されていた演算制御命令
２５は、演算器９において実行され、演算器の出力がパ
イプラインレジスタ１４に一時保持される。この値は、
さらに出力器１０において出力制御命令２８に従って加
工され、出力２９となる。

【０１０３】なお、上記実施例１と実施例２のＡＬＰＧ
の例では、演算制御命令や出力制御命令が一旦パイプラ
インレジスタに保持されてから実行されるがごとくに説
明したが、これに限らず、パイプラインレジスタを使わ
ずに、読み出された制御命令をそのまま実行するように
構成することも可能である。

【０１０４】〔ＡＬＰＧの１チップ化〕次ぎに、本発明
のメモリ構成を利用することにより、ＡＬＰＧを１チッ
プ化することについて、図１０を用いて説明する。

【０１０５】図１０は、本発明の一実施例に係る１チッ
プ化されたＡＬＰＧの回路構成のブロック図である。

【０１０７】上述したように、本発明によれば、特に、
演算制御メモリおよび出力制御メモリの占めていた部分
において、メモリの階層構造を利用することによって、
並列化に伴うメモリの重複・冗長さを排除でき、メモリ
の使用効率が向上する。

【０１０８】また、順序制御メモリの使用アドレス数は
変わらないものの、演算制御および出力制御メモリを独
立させたため、制御メモリが、順序制御メモリならびに
演算制御命令および出力制御命令が一体となった図６の
（ａ）の場合に比べて、制御メモリの横方向のビット数
（幅）を縮小することができる。

【０１０９】ここで、図６を参照しながら、本発明の効
果を定量的に評価してみよう。例えば、標準的なケース
として、図６（ａ）の制御メモリ構成で、命令を構成す
る各部分に要するビット数は、順序制御命令のフィール
ドに要するのが、約１０ｂｉｔ、順序制御オペランドの
フィールドに要するのが、約１６ｂｉｔないし約３２ｂ
ｉｔ、演算制御／出力制御命令のフィールドに要するの
が、約１００ｂｉｔから約１２０ｂｉｔ程度である。

【０１１０】そして、制御メモリのアドレスを表現する
ために、１２ｂｉｔを要していた。ところが、本発明に
よれば、図６（ｂ）の制御メモリ構成となり、重複した
演算／出力制御メモリは、一つにまとめられるため、演
算出力制御メモリアドレスのフィールドに要するのは、
１６分の１の８ｂｉｔ程度でよい。

【０１１１】したがって、図６（ｂ）の制御命令の幅
は、従来の１２６ｂｉｔ以上要していたのが、２４ｂｉ
ｔないし４０ｂｉｔ（順序制御命令のフィールド（約１
０ｂｉｔ）＋順序制御オペランドのフィールド（約１６
ｂｉｔないし約３２ｂｉｔ）＋演算出力制御メモリのア
ドレスのフィールド（８ｂｉｔ））と激減する。

【０１１２】また、演算／出力制御命令の占有するメモ
リ容量は、従来では、２¹²×１００ｂｉｔから２¹²×１
２０ｂｉｔであってのが、本発明によれば、１６分の１
の２⁸×１００ｂｉｔから２⁸×１２０ｂｉｔ程度にする
ことができる。

【０１１３】以上のことを鑑みると、図１０に示すよう
にＡＬＰＧの１チップ化を図ることが可能となることが
わかる。図１０は、基本的に図７と同じ構成をしたＡＬ
ＰＧであるが、上述の効果を用いて同一チップ内にいれ
るべき範囲が示されている。すなわち、本発明のメモリ
構成に従って、制御メモリを２階層構成とすることによ
り、図１０に示す順序制御メモリ２は使用アドレス数は
変わらないもののビット幅が狭くなり、１チップ化ＡＬ
ＰＧの外づけとしても占有するピン数は少なくてすむ。
すなわち、上述の評価によると、従来では、１２６ｂｉ
ｔ以上要していたのが、２４ｂｉｔないし４０ｂｉｔに
なるので、２４ピンないし４０ピンですむことになる。

【０１１４】一方、演算制御メモリおよび出力制御メモ
リ使用アドレス数は、例えば、上述の評価に従えば、１
６分の１程度に小さくなり、総合的に小容量化が図れ
る。したがって、演算／出力制御メモリ３は容易にチッ
プ内に内蔵することができるようになる。

【０１１５】なお、図１０で示したインタフェース回路
３０は、チップ内部のレジスタやメモリに、例えば、テ
スタバスなどの信号を介して外からアクセスするための
回路である。

【０１１６】〔本実施例に係るＡＬＰＧの使用例〕最後
に、本実施例に係るＡＬＰＧの使用例としてメモリＩＣ
試験装置を、図１１を用いて説明する。図１１は、本実
施例に係るＡＬＰＧを使用したメモリＩＣ試験装置の構
成を示したブロック図である。

【０１１７】本発明を適用して、図７、図９および図１
０などのように構成したＡＬＰＧは、図３のように複数
台並列駆動するように構成して、メモリＩＣなどの試験
装置に用いられる。図１１は、このような試験装置の構
成例を示している。

【０１１８】ＣＰＵ部３６は、コンソールやテープドラ
イブあるいはディスクドライブなどの周辺機器３５から
入力したユーザプログラムを解釈し、テスタバスを介し
て試験装置の各部に必要な制御をおこなう。

【０１１９】タイミング発生器３８は、試験装置内部で
使用するクロック信号の発生や試験に必要なタイミング
信号の発生をおこなう。

【０１２０】ＡＬＰＧ３７は、図３のように選択回路や
分周回路などと共に複数のＡＬＰＧ本体で構成される。
図３に示したＡＬＰＧ専用のクロック発振回路３４は、
このＩＣ試験装置には用いられておらず、図１１のタイ
ミング発生器３８がこの代わりとしてクロック信号を発
生している。

【０１２１】ＡＬＰＧ３７には、試験に先立ちテスタバ
スを介して、ＣＰＵ部３６から並列プログラムがロード
されており、ＡＬＰＧは、タイミング発生器３８からの
クロックによってプログラム命令を順次実行する。

【０１２２】波形生成器３９は、タイミング発生器３８
の指示するタイミングに従い、ＡＬＰＧ３７の指示する
パターンに対応する波形を生成する。

【０１２３】波形ドライバ４０は、波形生成器３９の生
成した波形を、ＣＰＵ部３６により予め指定された電圧
値で出力する。

【０１２４】アナログ比較回路４２は、被試験メモリ４
１からの応答信号を、ＣＰＵ部３６から予め指定された
電圧値と比較して論理信号に変換する。

【０１２５】論理比較器４３は、ＡＬＰＧ３７から指定
された期待パターンをタイミング発生器３８から指示さ
れたタイミングで比較して試験結果の良否を判定する。
比較の結果、期待値と不一致があればそのときの試験ア
ドレスを不良アドレスとして不良情報メモリ４４に格納
する。

【０１２６】

【発明の効果】本発明によれば、並列動作ＡＬＰＧの発
生パターンであるプログラムの保持方法を改良し、その
プログラムの格納されるメモリの使用効率を上げ、より
小さなメモリ容量しか持たないＡＬＰＧでも、並列動作
ＡＬＰＧとして使用可能にできる。また、それによっ
て、１チップ化されたＡＬＰＧを提供にすることができ
る。

【０１２７】さらに、プログラムを並列化することによ
る命令数の増大による影響を押さえて、より少ない制御
メモリ容量でも多数個の並列駆動が可能なＡＬＰＧ構成
方法を提供することができる。

【図面の簡単な説明】

【図１】従来例に係る一般的なＡＬＰＧの回路構成をあ
らわすブロック図である。

【図２】演算／出力器６の回路構成をあらわすブロック
図である。

【図３】並列動作型ＡＬＰＧの回路構成をあらわすブロ
ック図である。

【図４】並列動作型ＡＬＰＧのためのプログラム変換に
おける変換前の元のプログラムのコード例とその変換途
中のプログラムのコード例の説明図である。

【図５】並列動作型ＡＬＰＧのためのプログラム変換に
おける変換後のプログラムのコード例を並列度ごとに示
した説明図である。

【図６】ＡＬＰＧの制御メモリの各構成を対比して示し
た図である。

【図７】本発明の一実施例に係る２階層制御メモリ構成
を採用したＡＬＰＧの回路構成のブロック図である。

【図８】本実施例に係り、図６（ｂ）に示した２階層制
御メモリ構成の具体的なコード例を示した説明図であ
る。

【図９】本発明の第二の実施例に係る３階層制御メモリ
構成を採用したＡＬＰＧの回路構成のブロック図であ
る。

【図１０】本発明の一実施例に係る１チップ化されたＡ
ＬＰＧの回路構成のブロック図である。

【図１１】本実施例に係るＡＬＰＧを使用したメモリＩ
Ｃ試験装置の構成を示したブロック図である。

【符号の説明】

１…プログラムカウンタ、２…順序制御メモリ、３…演
算／出力制御メモリ、４…制御回路、５…ループカウン
タ、６…演算／出力器、７…パイプラインレジスタ、８
…パイプラインレジスタ、９…演算器、１０…出力器、
２１…順序制御命令、２２…順序制御オペランド、２３
…演算／出力制御メモリアドレス、２５…演算制御命
令、２６…出力制御メモリアドレス、２７…出力制御命
令、２９…出力、３２…分周回路／制御信号発生回路、
３３…選択回路、３４…クロック発振回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 順序制御命令と順序制御オペランドと演
   算／出力制御命令のアドレスを記憶する第一の記憶手段
   と、 演算／出力制御命令を記憶する第二の記憶手段と、 前記第一の記憶手段にアドレスを与えて、前記順序制御
   命令と順序制御オペランドと演算／出力制御命令のアド
   レスの読み出しを指示するアドレス指定手段と、 そのアドレス指定手段の指定した前記第一の記憶手段に
   おける前記順序制御命令と順序制御オペランドとを解読
   して、前記アドレス指定手段へ次に指定されるべきアド
   レスの更新をおこなうアドレス制御手段と、 データを入力する手段とデータを保持する手段とを備
   え、入力されたデータと演算制御命令とによって演算を
   おこない、前記データを保持する手段に演算後のデータ
   を保持する機能を有する演算手段と、 その演算手段の実行する演算制御命令を指定する演算制
   御手段と、 前記出力制御命令によって、前記演算手段におけるデー
   タを保持する手段の保持するデータを、加工して、ある
   いは、そのまま出力する出力手段と、 その出力手段の実行する出力制御命令を指定する出力制
   御手段とを有し、 前記演算制御手段と前記出力制御手段とが各々おこなう
   演算制御命令と出力制御命令の指定を、前記第一の記憶
   手段に記憶された演算／出力制御命令のアドレスによっ
   ておこなうことを特徴とするアルゴリズミックパターン
   発生器。
2. 【請求項２】 順序制御命令と順序制御オペランドと演
   算制御命令のアドレスを記憶する第一の記憶手段と、 演算制御命令と出力制御命令のアドレスを記憶する第二
   の記憶手段と、 出力制御命令のアドレスを記憶する第三の記憶手段と、 前記第一の記憶手段にアドレスを与えて、前記順序制御
   命令と順序制御オペランドと演算制御命令のアドレスの
   読み出しを指示するアドレス指定手段と、 そのアドレス指定手段の指定した前記第一の記憶手段に
   おける前記順序制御命令と順序制御オペランドとを解読
   して、前記アドレス指定手段へ次に指定されるべきアド
   レスの更新をおこなうアドレス制御手段と、 データを入力する手段とデータを保持する手段とを備
   え、入力されたデータと演算制御命令とによって演算を
   おこない、前記データを保持する手段に演算後のデータ
   を保持する機能を有する演算手段と、 その演算手段の実行する演算制御命令を指定する演算制
   御手段と、 前記出力制御命令によって、前記演算手段におけるデー
   タを保持する手段の保持するデータを、加工して、ある
   いは、そのまま出力する出力手段と、 その出力手段の実行する出力制御命令を指定する出力制
   御手段とを有し、 前記演算制御手段がおこなう前記演算制御命令の指定
   を、前記第一の記憶手段に記憶された演算制御命令のア
   ドレスによっておこない、 前記出力制御手段がおこなう前記出力制御命令の指定
   を、前記第二の記憶手段に記憶された出力制御命令のア
   ドレスによっておこなうことを特徴とするアルゴリズミ
   ックパターン発生器。
3. 【請求項３】 少なくとも、前記演算手段と、前記演算
   制御手段と、前記出力手段と、前記出力制御手段および
   第二の記憶手段とを同一のチップ内に集積したことを特
   徴とする請求項１記載のアルゴリズミックパターン発生
   器。
4. 【請求項４】 少なくとも、前記演算手段と、前記演算
   制御手段と、前記第二の記憶手段、または、前記出力手
   段と、前記出力制御手段と、前記第三の記憶手段とを同
   一のチップ内に集積したことを特徴とする請求項２記載
   のアルゴリズミックパターン発生器。