JP2004178676A - 半導体集積回路およびその検査方法 - Google Patents
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Abstract
【課題】メモリマクロセルの検査に要するゲート規模の増加を最小限に抑え、かつ高い動作周波数で検査できるとともに、同時検査時の消費電力をも低減することができる半導体集積回路およびその検査方法を提供する。
【解決手段】複数のメモリマクロセル４、５を直列に接続する構成としたことにより、複数のメモリマクロセル４、５に対して、一つのデータ比較部６のみで検査を実現し、また、複数のメモリマクロセル４、５を直列に接続する際に互いに隣り合ったメモリマクロセル４、５を接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセル４のリードデータ２７の出力ピンから次段のメモリマクロセル５のライトデータ３２の入力ピンまでの配線長が短くなり、検査時のデータ遅延量を低減する。
【選択図】 図１
【解決手段】複数のメモリマクロセル４、５を直列に接続する構成としたことにより、複数のメモリマクロセル４、５に対して、一つのデータ比較部６のみで検査を実現し、また、複数のメモリマクロセル４、５を直列に接続する際に互いに隣り合ったメモリマクロセル４、５を接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセル４のリードデータ２７の出力ピンから次段のメモリマクロセル５のライトデータ３２の入力ピンまでの配線長が短くなり、検査時のデータ遅延量を低減する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、内蔵したメモリマクロセルの良否判定を基に電気特性的に自己検査する半導体集積回路およびその検査方法に関するものである。
【０００２】
【従来の技術】
従来から、ＯＡ機器やパーソナルコンピュータ等に組み込まれる電子機器などには、書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵する半導体集積回路が広く利用されている。
【０００３】
このような半導体集積回路においては、近年では、内蔵した複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査するための手法として、ＢＩＳＴ（Ｂｕｉｌｄ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）回路を用いた手法（例えば、特許文献１参照）が主流となっている。
【０００４】
以上のような従来の半導体集積回路について、図面を参照しながら以下に説明する。
図４は８ワードで８ビット幅の第一のメモリマクロセル５３および８ワードで８ビット幅の第二のメモリマクロセル５４をＢＩＳＴ回路９０を用いて検査する場合のブロック図である。
【０００５】
まず、ＢＩＳＴ回路９０は、図４に示すように、第一のメモリマクロセル５３および第二のメモリマクロセル５４の３ビットのアドレス信号７０を発生するアドレス信号生成部５０、第一のメモリマクロセル５３および第二のメモリマクロセル５４の８ビットのライトデータ信号７１を生成するライトデータ信号生成部５１、第一のメモリマクロセル５３および第二のメモリマクロセル５４の３ビットのアクセス制御信号７２（アクセスを許可するためのアクセス許可信号、ライトを許可するためのライト許可信号、リードを許可するためのリード許可信号から構成される）を発生するアクセス制御信号生成部５２、第一のメモリマクロセル５３をリードしたときのリードデータ信号７３とライトデータ信号７１を比較し、一致のとき値”０”、不一致のとき値”１”である第一の比較結果信号７６を出力する第一のデータ比較部５５、第二のメモリマクロセル５４をリードしたときのリードデータ信号７４とライトデータ信号７１を比較し、一致のとき”０”、不一致のとき”１”である第二の比較結果信号７７を出力する第二のデータ比較部５６、第一の比較結果信号７６と第二の比較結果信号７７の論理和をとり、第一のメモリマクロセル５３および第二のメモリマクロセル５４が良品であれば値”０”、不良品であれば値”１”となる良品判定信号７８を出力する良品判定信号出力部５８、良品判定信号７８が”１”であるとき、リードデータ信号７３、リードデータ信号７４、アドレス信号７０を取り込んで、不良情報信号７９として出力する不良情報出力部５７から構成される。
【０００６】
また、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２、不良情報出力部５７、第一のメモリマクロセル５３および第二のメモリマクロセル５４は、クロック信号８１と接続され、このクロック信号８１に同期して動作するものとする。また、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２、不良情報出力部５７は、クロック信号８１の立ち上がりに同期して動作し、第一のメモリマクロセル５３および第二のメモリマクロセル５４は、クロック信号８１の立下りでライトおよびリードがなされるものとする。
【０００７】
さらに、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２は、リセット信号８０が接続され、このリセット信号８０が有効である期間は初期化され、無効期間は検査を行うものとする。
【０００８】
以上のように構成された従来の半導体集積回路について、その動作を以下に説明する。
図５は図４の構成でメモリマクロセルを検査する際のタイミングチャートである。図５において、クロック信号８１は常に供給されており、第一のメモリマクロセル５３および第二のメモリマクロセル５４の検査を開始するために、まず、リセット信号８０を値”０”すなわちリセット有効状態（図５の状態Ｔ１）にして、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２を初期化する。
【０００９】
その後、リセット信号８０を値”１”すなわちリセット無効状態（図５の状態Ｔ２以降）にすることによって、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２はクロック信号８１の立ち上がりに同期して動作を開始し、最初に第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”番地へ、値”１１１１１１１１”を書き込む（図５の状態Ｔ３）。
【００１０】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”番地を読み出し（図５の状態Ｔ４）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３およびリードデータ信号７４はいずれも”１１１１１１１１”が出力される。
【００１１】
そして、図５の状態Ｔ４のクロック信号が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、一致しているため比較結果信号７７に値”０”を出力して、良品判定信号７８は値”０”を出力するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”について良品であると判定する（図５の状態Ｔ４）。
【００１２】
次に、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”番地へ、値”００００００００”を書き込む（図５の状態Ｔ５）。そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”番地を読み出し（図５の状態Ｔ６）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３およびリードデータ信号７４には、いずれも”００００００００”が出力される。
【００１３】
そして、図５の状態Ｔ６のクロック信号８１が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、一致しているため比較結果信号７７に値”０”を出力して、良品判定信号７８は値”０”を出力するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”については良品であると判定する（図５の状態Ｔ６）。
【００１４】
さらに、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”番地へ、値”１１１１１１１１”を書き込む（図５の状態Ｔ７）。
【００１５】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”番地を読み出し（図５の状態Ｔ８）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３には”１１１１１１１１”が出力され、リードデータ信号７４は第二のメモリマクロセル５４が故障しているため”１１１１１１１０”が出力される。
【００１６】
そして、図５の状態Ｔ８のクロック信号８１が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、不一致であるため比較結果信号７７に値”１”を出力して、良品判定信号７８は値”１”を出力するため第一のメモリアドレス５３および第二のメモリマクロセル５４のアドレス”０１０”については、不良品であると判定する（図５の状態Ｔ８）。
【００１７】
また、良品判定信号７８は、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２および不良情報出力部５７に接続されており、良品判定信号７８が値”１”の状態では、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２は、前サイクルの値を保持するため、アドレス信号７０は”０１０”、ライトデータ信号は”１１１１１１１１”、アクセス許可信号は”０”、ライト許可信号は”１”、リード許可信号は”０”のままである（図５の状態Ｔ９からＴ１２）。
【００１８】
この図５の状態Ｔ９からＴ１２の期間で、不良情報出力部５７は、８ビットのリードデータ信号７３、８ビットのリードデータ信号７４および３ビットのアドレス信号７０の合計１９ビットのパラレルデータを、１９サイクルかけて（図５では状態Ｔ９から状態Ｔ１２）、シリアルデータの不良情報信号７９として出力するため、不良情報信号７９を解析することにより、故障しているメモリマクロセル、アドレス、データのビット位置を特定することが可能である。
【００１９】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１１”を検査し（図５の状態Ｔ１３およびＴ１４）、同様にアドレス”１００”、”１０１”、”１１０”についても検査を行い（図５では省略）、最後に、アドレス”１１１”の検査を実施して（図５の状態Ｔ１５およびＴ１６）検査を終了する。
【００２０】
また、メモリマクロセルが３個以上となっても、アドレス信号７０、ライトデータ信号７１、アクセス制御信号７２は各メモリマクロセルに共通に供給され、メモリマクロセル毎にデータ比較部があれば検査可能な構成である。
【００２１】
従来のＢＩＳＴ回路は、以上のように構成されており、複数のメモリマクロセルを検査することが可能となっている。
【００２２】
【特許文献１】
特開平１１−４５５９６号公報
【００２３】
【発明が解決しようとする課題】
しかしながら上記のような従来のＢＩＳＴ回路では、メモリマクロセル５３、５４毎にデータ比較部５５、５６が必要となり、メモリマクロ数に比例してデータ比較部５５、５６の合計ゲート規模も増大するため、搭載するメモリマクロセル数が膨大になって、ＬＳＩコストの増大に多大な影響を与えるという問題点を有していた。
【００２４】
また、メモリマクロセル５３、５４をリードした後、データ比較部５５、５６および良品判定信号出力部５８を通過後に良品判定信号７８が出力されるが、少なくとも、データ比較部５５、５６では比較のための排他的論理和ゲートが４段と、良品判定信号出力部５８で論理和ゲートが１段の合計５段のゲートが存在するため、メモリマクロセル５３、５４のリードから良品判定信号７８の確定までの遅延時間が大きくなり、高速で検査する必要がある場合に、マスクレイアウト設計の際に全てのメモリマクロセルとＢＩＳＴ回路を接近させること、および配線を最短にすることなどの考慮が必要であり、配置を考慮しても所望の動作周波数で検査できない場合も起こりうるという問題点も有していた。
【００２５】
さらに、検査対象となる全メモリマクロセル５３、５４は同時にアクセス状態となるため全メモリマクロセル５３、５４が活性化され、かつリードデータの全ビットが一斉に変化するため消費電力が大きくなり、内部電源電圧の大幅な電圧降下が発生しメモリマクロセル５３、５４が正常に動作せず、検査ができなくなるという問題点をも有していた。
【００２６】
本発明は、上記従来の問題点を解決するもので、メモリマクロセルの検査に要するゲート規模の増加を最小限に抑え、かつ高い動作周波数で検査することができるとともに、同時検査時の消費電力をも低減することができる半導体集積回路およびその検査方法を提供する。
【００２７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体集積回路は、書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵し、それら複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査する半導体集積回路であって、前記複数のメモリマクロセルとともに、前記複数のメモリマクロセルのうち任意のメモリマクロセルへの前記書き込みデータを生成する書き込みデータ信号生成部と、前記複数のメモリマクロセルのうち、任意のメモリマクロセルの前記書き込みデータと前記読み出しデータを比較するデータ比較部とを内蔵し、前記複数のメモリマクロセルのうち任意のメモリマクロセルの読み出しデータ出力ピンと、そのメモリマクロセル以外の任意のメモリマクロセルの書き込みデータ入力ピンとを順次接続して、前記複数のメモリマクロセルを直列に接続し、かつ、前記書き込みデータ信号生成部および前記複数のメモリマクロセルおよび前記データ比較部を直列に接続し、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定するよう構成したことを特徴とする。
【００２８】
また、本発明の請求項２に記載の半導体集積回路の検査方法は、請求項１に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルからの読み出しデータとを比較する工程４とからなり、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定し、その良否判定を基に電気特性的に自己検査する方法としたことを特徴とする。
【００２９】
以上により、複数のメモリマクロセルを直列に接続する構成としたことにより、複数のメモリマクロセルに対して、一つのデータ比較部のみで検査を実現することができる。
【００３０】
また、複数のメモリマクロセルを直列に接続する際に互いに隣り合ったメモリマクロセルを接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセルの読み出しデータピンから次段のメモリマクロセルの書き込みデータピンまでの配線長が短くなり、検査時のデータ遅延量を低減することができる。
【００３１】
また、本発明の請求項３に記載の半導体集積回路は、請求項１に記載の半導体集積回路であって、前記複数のメモリマクロセルへ入力されるアドレスを生成するアドレス生成部と、前記複数のメモリマクロセルへ入力されるアクセス信号を生成するアクセス信号生成部とを設け、前記アドレス生成部からのアドレスを前記複数のメモリマクロセルへ共通に入力するとともに、前記アクセス信号生成部は、前記良否判定の対象となるメモリマクロセル群に対しては、前記アクセス信号としてイネーブル状態のアクセス信号を生成し、前記良否判定の対象でないメモリマクロセル群に対しては、前記アクセス信号としてディセーブル状態のアクセス信号を生成するよう構成したことを特徴とする。
【００３２】
また、本発明の請求項４に記載の半導体集積回路は、請求項３に記載の半導体集積回路であって、前記複数のメモリマクロセルのうち最終段のメモリマクロセルの読み出しデータと、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する選択回路を設け、前記選択回路の出力を前記データ比較部に接続するとともに、前記データ比較部は、前記複数のメモリマクロセルのうち初段のメモリマクロセルへの書き込みデータと前記選択回路の出力信号とを比較するよう構成したことを特徴とする。
【００３３】
また、本発明の請求項５に記載の半導体集積回路の検査方法は、請求項４に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルのデータを読み出す工程４と、選択回路により、前記最終段のメモリマクロセルの読み出しデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する工程５と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記選択回路からの読み出しデータとを比較する工程６とからなり、前記工程５で前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータを選択し、前記工程６で、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、比較し、これらの選択および比較を、前記複数のメモリマクロセルを複数のメモリマクロセル群に分割した各メモリマクロセル群毎に、繰り返して実行し、各メモリマクロセル群毎に、データ比較部による比較結果に基づいて良否を判定し、それらの良否判定を基に電気特性的に自己検査する方法としたことを特徴とする。
【００３４】
以上により、選択回路によって、複数のメモリマクロセルを分割した複数のメモリマクロセル群から任意のメモリマクロセル群を選択して、そのメモリマクロセル群からの読み出しデータのみの比較を可能にし、かつアクセス信号生成部が検査対象となるメモリマクロセル群のみアクセス信号をイネーブル状態にし、検査対象ではないメモリマクロセル群はディセーブル状態にすることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体集積回路およびその検査方法について、図面を参照しながら具体的に説明する。
【００３６】
図１は本実施の形態の半導体集積回路の構成を示すブロック図である。図１において、４０はＢＩＳＴ回路であり、本実施の形態の半導体集積回路は、第一のメモリマクロセル４と、第二のメモリマクロセル５と、第一のメモリマクロセル４および第二のメモリマクロセル５への３ビットのアドレスデータ２２を出力するアドレス信号生成部１と、第一のメモリマクロセル４と第二のメモリマクロセル５への８ビットの第一のライトデータ２３を出力するライトデータ信号生成部２と、第一のメモリマクロセル４への第一のアクセス制御信号２５（第一のアクセス許可信号、第一のライト許可信号および第一のリード許可信号からなる）、および第二のメモリマクロセル５への第二のアクセス制御信号２６（第二のアクセス許可信号、第二のライト許可信号および第二のリード許可信号からなる）を出力するアクセス制御信号生成部３と、検査選択信号２４が値”０”のとき８ビットの第一のリードデータ２７を選択し、値”１”のとき８ビットの第一のライトデータ２３を選択して、第二のライトデータ３２を出力する第一の選択回路８と、第二のアクセス制御信号２６のアクセス許可信号が値”０”のとき８ビットの第二のリードデータ２８を選択し、値”１”のとき８ビットの第一のリードデータ２７を選択して、第三のリードデータ３１を出力する第二の選択回路９と、第三のリードデータ３１と８ビットの第一のライトデータ２３を比較し、第一のメモリマクロセル４および第二のメモリマクロセル５が良品であれば値”０”を出力し、不良品であれば値”１”となる良品判定信号２９を出力するデータ比較部６と、良品判定信号２９が値”１”であり不良であるとき、３ビットのアドレスデータ２２と８ビットの第一のリードデータ２７と８ビットの第二のリードデータ２８を、クロック信号２１に同期して１ビットずつ、シリアルの不良情報信号３０として出力する不良情報出力部７とで構成されている。
【００３７】
また、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３、不良情報出力部７、第一のメモリマクロセル４および第二のメモリマクロセル５は、クロック信号２１と接続され、このクロック信号２１に同期して動作するものとする。また、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３、不良情報出力部７は、クロック信号２１の立ち上がりに同期して動作し、第一のメモリマクロセル４および第二のメモリマクロセル５は、クロック信号２１の立下りでライト動作およびリード動作がなされるものとする。さらに、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３は、リセット信号２０が接続され、このリセット信号２０が値”０”である有効期間は初期化され、値”１”である無効期間は検査を行うものとする。
【００３８】
以上のように構成された本実施の形態の半導体集積回路について、その動作を以下に説明する。
まず、図１の半導体集積回路において、第一のメモリマクロセル４と第二のメモリマクロセル５を一回で検査する場合の動作を説明する。
【００３９】
図２は図１の半導体集積回路において、一回で検査する場合の検査方法を示すタイミングチャートである。図２において、一回で検査するため検査選択信号２４を値”０”に固定する。またクロック信号２１は常に供給されており、第一のメモリマクロセル４および第二のメモリマクロセル５の検査を開始するためには、まずリセット信号２０を値”０”すなわちリセット有効状態（図２の状態Ｔ１）にしてアドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３を初期化する。
【００４０】
その後、リセット信号２０を値”１”すなわちリセット無効状態（図２の状態Ｔ２以降）にすることによって、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は、クロック信号２１の立ち上がりに同期して動作を開始する。
【００４１】
最初に、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、第一のメモリマクロセル４のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図２の状態Ｔ３）。そして第一のメモリマクロセル４のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７としては値”１１１１１１１１”が出力される（図２の状態Ｔ４から）。
【００４２】
そして、検査選択信号が値”０”であるため、第一の選択回路８によって第一のリードデータ２７が選択され、値”１１１１１１１１”が第二のメモリマクロセル５のアドレス”０００”番地へ書き込まれる（図２の状態Ｔ５）。そして第二のメモリマクロセル５のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８は値”１１１１１１１１”が出力される（図２の状態Ｔ６から）。そして検査選択信号２４は値”０”であるため、第二の選択回路９は第二のリードデータ２８を選択しており、図２の状態Ｔ６のクロック信号が値”０”の期間で、データ比較部６は、入力がいずれも値”１１１１１１１１”で一致しているため、良品判定信号として値”０”を出力する。これにより、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０００”については良品であると判定する（図２の状態Ｔ６）。
【００４３】
次に、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”００１”を検査するため、アドレス信号生成部１は値”００１”を出力し、ライトデータ信号生成部２は値”００００００００”を出力して、第一のメモリマクロセル４のアドレス”００１”番地へ値”００００００００”を書き込む（図２の状態Ｔ７）。そして第一のメモリマクロセル４のアドレス”００１”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７へは値”００００００００”が出力される（図２の状態Ｔ８から）。
【００４４】
そして、検査選択信号が値”０”であるため、第一の選択回路８によって第一のリードデータ２７が選択され値”００００００００”が第二のメモリマクロセル５のアドレス”００１”番地へ書き込まれる（図２の状態Ｔ９）。そして第二のメモリマクロセル５のアドレス”００１”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８へは値”１０００００００”が出力される（図２の状態Ｔ１０から）。そして検査選択信号２４は値”０”であるため、第二の選択回路９は第二のリードデータ２８を選択しており、図２の状態Ｔ１０のクロック信号が値”０”の期間で、データ比較部６は、入力が値”００００００００”と値”１０００００００”で不一致であるため、良品判定信号２９として値”１”を出力する。これにより、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”００１”については不良品であると判定する（図５の状態Ｔ１０）。
【００４５】
また、良品判定信号２９は、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３および不良情報出力部７に接続されており、良品判定信号２９が値”１”の状態では、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は前サイクルの値を保持するため、アドレス信号２２は”００１”、ライトデータ信号は”００００００００”、アクセス許可信号は”０”、ライト許可信号は”１”、リード許可信号は”０”のままである（図２の状態Ｔ１０からＴ１２）。
【００４６】
この図２の状態Ｔ１０からＴ１２の期間で、不良情報出力部７は８ビットの第一のリードデータ２７、８ビットの第二のリードデー２８および３ビットのアドレスデータ２２の合計１９ビットのパラレルデータを、１９サイクルかけて（図２では状態Ｔ１１から状態Ｔ１２）、シリアルデータの不良情報信号２９として出力するため、不良情報信号２９を解析することにより、故障しているメモリマクロセル、アドレス、データのビット位置を特定することが可能である。
【００４７】
そして、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０１０”を検査し（図５の状態Ｔ１３からＴ１４）、同様にアドレス”０１１”、”１００”、”１０１”、”１１０”についても検査を行い（図５では省略）、最後にアドレス”１１１”の検査を実施して（図５の状態Ｔ１５およびＴ１６）検査を終了する。
【００４８】
次に、図１の半導体集積回路において、一回目に第一のメモリマクロセル４を検査し、二回目に第二のメモリマクロセル５を検査する場合の動作を説明する。
図３は図１の半導体集積回路において、二回で検査する場合の検査方法を示すタイミングチャートである。図３において、二回に分けて検査をするため検査選択信号２４は値”１”に固定する。またクロック信号２１は常に供給されており、第一のメモリマクロセル４および第二のメモリマクロセル５の検査を開始するためには、まずリセット信号２０を値”０”すなわちリセット有効状態（図３の状態Ｔ１）にして、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３を初期化する。
【００４９】
その後、リセット信号２０を値”１”すなわちリセット無効状態（図３の状態Ｔ２以降）にすることによって、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は、クロック信号２１の立ち上がりに同期して動作を開始する。
【００５０】
第一のメモリマクロセル４のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、第一のメモリマクロセル４のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図３の状態Ｔ３）。そして第一のメモリマクロセル４のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７は値”１１１１１１１１”が出力される（図３の状態Ｔ４から）。
【００５１】
図３の状態Ｔ４において、第二のアクセス許可信号２６が値”１”であるため、第二の選択回路９は第三のリードデータ３１へ第一のリードデータ２７を出力し、データ比較部６は、第一のライトデータ２３の値”１１１１１１１１”と第三のリードデータ３１の値”１１１１１１１１”を比較し、一致しているため良品判定信号２９として値”０”を出力して、第一のメモリマクロセル４のアドレス”０００”は良品であると判断する（図３の状態Ｔ４）。
第一のメモリマクロセル４のアドレス”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”および”１１１”についても、図３のＴ５からＴ８のようになり、アドレス”０００”の検査（図３のＴ３およびＴ４）と同様であるため説明を省略する。
【００５２】
また、第一のメモリマクロセル４を検査している期間は、第二のメモリマクロセル５のアクセス許可信号はディセーブル状態であるので、第二のメモリマクロセル５は不活性状態であり、消費電力は活性状態に比べて極めて少ない状態である（図３の状態Ｔ３からＴ８）。
【００５３】
次に、第二のメモリマクロセル５のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、検査選択信号が値”０”であるため、第二の選択回路８は、第一のライトデータ２３を選択し、第二のメモリマクロセル５のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図３の状態Ｔ９）。そして第二のメモリマクロセル５のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８は値”１１１１１１１１”が出力される（図３の状態Ｔ１０から）。
【００５４】
図３の状態Ｔ１０において、第二のアクセス許可信号は値”０”であるため、第二の選択回路９は、第三のリードデータ３１へ第二のリードデータ２８を出力し、データ比較部６は、第一のライトデータ２３の値”１１１１１１１１”と第三のリードデータ３１の値”１１１１１１１１”を比較し、一致しているため良品判定信号２９として値”０”を出力し、第二のメモリマクロセル５のアドレス”０００”は良品であると判断する（図３の状態Ｔ１０）。
第二のメモリマクロセル５のアドレス”００１”の検査において、第二のメモリマクロセル５に故障がある場合のタイミングは、図３の状態Ｔ１１からＴ１４であり、図２の状態Ｔ１１およびＴ１２と同様であるため説明を省略する。
【００５５】
また、”０１０”、”０１１”、”１００”、”１０１”、”１１０”および”１１１”についても、図３のアドレス”０００”の検査（図３のＴ９およびＴ１０）と同様であるため説明を省略する。
【００５６】
また、第二のメモリマクロセル５を検査している期間は、第一のメモリマクロセル４の第一のアクセス許可信号はディセーブル状態であるので、第一のメモリマクロセル４は不活性状態であり、消費電力は活性状態に比べて極めて少ない状態である（図３の状態Ｔ９からＴ１６）。
【００５７】
【発明の効果】
以上のように本発明によれば、複数のメモリマクロセルを直列に接続する構成としたことにより、複数のメモリマクロセルに対して、一つのデータ比較部のみで検査を実現することができる。
【００５８】
そのため、複数のメモリマクロセルを検査するための回路によるゲート規模を削減することができる。
また、複数のメモリマクロセルを直列に接続する際に互いに隣り合ったメモリマクロセルを接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセルの読み出しデータピンから次段のメモリマクロセルの書き込みデータピンまでの配線長が短くなり、検査時のデータ遅延量を低減することができる。
【００５９】
そのため、マスクレイアウトの際にデータ比較部を最終段のメモリマクロセルに近づけて配置するだけでよく、マスクレイアウト設計およびタイミング設計が容易で、かつ高い実動作周波数でも検査することができる。
【００６０】
また、選択回路によって、複数のメモリマクロセルを分割した複数のメモリマクロセル群から任意のメモリマクロセル群を選択して、そのメモリマクロセル群からの読み出しデータのみの比較を可能にし、かつアクセス信号生成部が検査対象となるメモリマクロセル群のみアクセス信号をイネーブル状態にし、検査対象ではないメモリマクロセル群はディセーブル状態にすることができる。
【００６１】
そのため、複数のメモリマクロセルを数回に分割して検査することができ、検査対象ではないディセーブル状態になっているメモリマクロセル群による消費電力の低減を実現することができるとともに、１回の検査時の全消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路の構成を示すブロック図
【図２】同実施の形態の半導体集積回路において一回で検査する場合の検査方法を示すタイミングチャート
【図３】同実施の形態の半導体集積回路において二回で検査する場合の検査方法を示すタイミングチャート
【図４】従来の半導体集積回路の構成を示すブロック図
【図５】同従来例の半導体集積回路における検査方法を示すタイミングチャート
【符号の説明】
１ アドレス信号生成部
２ ライトデータ信号生成部
３ アクセス制御信号生成部
４ 第一のメモリマクロセル
５ 第二のメモリマクロセル
６ データ比較部
７ 不良情報出力部
８ 第一の選択回路
９ 第二の選択回路
２０ リセット信号
２１ クロック信号
２２ （３ビットの）アドレスデータ
２３ （８ビットの）第一のライトデータ
２４ 検査選択信号
２５ 第一のアクセス制御信号
２６ 第二のアクセス制御信号
２７ （８ビットの）第一のリードデータ
２８ （８ビットの）第二のリードデータ
２９ 良品判定信号
３０ 不良情報信号
３１ 第三のリードデータ
３２ 第二のライトデータ
４０ ＢＩＳＴ回路
５０ アドレス信号生成部
５１ ライトデータ信号生成部
５２ アクセス制御信号生成部
５３ 第一のメモリマクロセル
５４ 第二のメモリマクロセル
５５ 第一のデータ比較部
５６ 第二のデータ比較部
５７ 不良情報出力部
５８ 良品判定信号出力部
７０ （３ビットの）アドレスデータ
７１ （８ビットの）ライトデータ
７２ アクセス制御信号
７３ （８ビットの）第一のリードデータ
７４ （８ビットの）第二のリードデータ
７６ 第一の比較結果信号
７７ 第二の比較結果信号
７８ 良品判定信号
７９ 不良情報信号
８０ リセット信号
８１ クロック信号
９０ ＢＩＳＴ回路
【発明の属する技術分野】
本発明は、内蔵したメモリマクロセルの良否判定を基に電気特性的に自己検査する半導体集積回路およびその検査方法に関するものである。
【０００２】
【従来の技術】
従来から、ＯＡ機器やパーソナルコンピュータ等に組み込まれる電子機器などには、書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵する半導体集積回路が広く利用されている。
【０００３】
このような半導体集積回路においては、近年では、内蔵した複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査するための手法として、ＢＩＳＴ（Ｂｕｉｌｄ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ）回路を用いた手法（例えば、特許文献１参照）が主流となっている。
【０００４】
以上のような従来の半導体集積回路について、図面を参照しながら以下に説明する。
図４は８ワードで８ビット幅の第一のメモリマクロセル５３および８ワードで８ビット幅の第二のメモリマクロセル５４をＢＩＳＴ回路９０を用いて検査する場合のブロック図である。
【０００５】
まず、ＢＩＳＴ回路９０は、図４に示すように、第一のメモリマクロセル５３および第二のメモリマクロセル５４の３ビットのアドレス信号７０を発生するアドレス信号生成部５０、第一のメモリマクロセル５３および第二のメモリマクロセル５４の８ビットのライトデータ信号７１を生成するライトデータ信号生成部５１、第一のメモリマクロセル５３および第二のメモリマクロセル５４の３ビットのアクセス制御信号７２（アクセスを許可するためのアクセス許可信号、ライトを許可するためのライト許可信号、リードを許可するためのリード許可信号から構成される）を発生するアクセス制御信号生成部５２、第一のメモリマクロセル５３をリードしたときのリードデータ信号７３とライトデータ信号７１を比較し、一致のとき値”０”、不一致のとき値”１”である第一の比較結果信号７６を出力する第一のデータ比較部５５、第二のメモリマクロセル５４をリードしたときのリードデータ信号７４とライトデータ信号７１を比較し、一致のとき”０”、不一致のとき”１”である第二の比較結果信号７７を出力する第二のデータ比較部５６、第一の比較結果信号７６と第二の比較結果信号７７の論理和をとり、第一のメモリマクロセル５３および第二のメモリマクロセル５４が良品であれば値”０”、不良品であれば値”１”となる良品判定信号７８を出力する良品判定信号出力部５８、良品判定信号７８が”１”であるとき、リードデータ信号７３、リードデータ信号７４、アドレス信号７０を取り込んで、不良情報信号７９として出力する不良情報出力部５７から構成される。
【０００６】
また、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２、不良情報出力部５７、第一のメモリマクロセル５３および第二のメモリマクロセル５４は、クロック信号８１と接続され、このクロック信号８１に同期して動作するものとする。また、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２、不良情報出力部５７は、クロック信号８１の立ち上がりに同期して動作し、第一のメモリマクロセル５３および第二のメモリマクロセル５４は、クロック信号８１の立下りでライトおよびリードがなされるものとする。
【０００７】
さらに、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２は、リセット信号８０が接続され、このリセット信号８０が有効である期間は初期化され、無効期間は検査を行うものとする。
【０００８】
以上のように構成された従来の半導体集積回路について、その動作を以下に説明する。
図５は図４の構成でメモリマクロセルを検査する際のタイミングチャートである。図５において、クロック信号８１は常に供給されており、第一のメモリマクロセル５３および第二のメモリマクロセル５４の検査を開始するために、まず、リセット信号８０を値”０”すなわちリセット有効状態（図５の状態Ｔ１）にして、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２を初期化する。
【０００９】
その後、リセット信号８０を値”１”すなわちリセット無効状態（図５の状態Ｔ２以降）にすることによって、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２はクロック信号８１の立ち上がりに同期して動作を開始し、最初に第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”番地へ、値”１１１１１１１１”を書き込む（図５の状態Ｔ３）。
【００１０】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”番地を読み出し（図５の状態Ｔ４）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３およびリードデータ信号７４はいずれも”１１１１１１１１”が出力される。
【００１１】
そして、図５の状態Ｔ４のクロック信号が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、一致しているため比較結果信号７７に値”０”を出力して、良品判定信号７８は値”０”を出力するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０００”について良品であると判定する（図５の状態Ｔ４）。
【００１２】
次に、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”番地へ、値”００００００００”を書き込む（図５の状態Ｔ５）。そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”番地を読み出し（図５の状態Ｔ６）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３およびリードデータ信号７４には、いずれも”００００００００”が出力される。
【００１３】
そして、図５の状態Ｔ６のクロック信号８１が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、一致しているため比較結果信号７７に値”０”を出力して、良品判定信号７８は値”０”を出力するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”００１”については良品であると判定する（図５の状態Ｔ６）。
【００１４】
さらに、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”を検査するため、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”番地へ、値”１１１１１１１１”を書き込む（図５の状態Ｔ７）。
【００１５】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１０”番地を読み出し（図５の状態Ｔ８）、クロック信号８１の立ち下がりに同期して、リードデータ信号７３には”１１１１１１１１”が出力され、リードデータ信号７４は第二のメモリマクロセル５４が故障しているため”１１１１１１１０”が出力される。
【００１６】
そして、図５の状態Ｔ８のクロック信号８１が値”０”の期間で、第一のデータ比較部５５はリードデータ信号７３とライトデータ信号７１を比較し、一致しているため比較結果信号７６に値”０”を出力し、第二のデータ比較部５６はリードデータ信号７４とライトデータ信号７１を比較し、不一致であるため比較結果信号７７に値”１”を出力して、良品判定信号７８は値”１”を出力するため第一のメモリアドレス５３および第二のメモリマクロセル５４のアドレス”０１０”については、不良品であると判定する（図５の状態Ｔ８）。
【００１７】
また、良品判定信号７８は、アドレス信号生成部５０、ライトデータ信号生成部５１、アクセス制御信号生成部５２および不良情報出力部５７に接続されており、良品判定信号７８が値”１”の状態では、アドレス信号生成部５０、ライトデータ信号生成部５１およびアクセス制御信号生成部５２は、前サイクルの値を保持するため、アドレス信号７０は”０１０”、ライトデータ信号は”１１１１１１１１”、アクセス許可信号は”０”、ライト許可信号は”１”、リード許可信号は”０”のままである（図５の状態Ｔ９からＴ１２）。
【００１８】
この図５の状態Ｔ９からＴ１２の期間で、不良情報出力部５７は、８ビットのリードデータ信号７３、８ビットのリードデータ信号７４および３ビットのアドレス信号７０の合計１９ビットのパラレルデータを、１９サイクルかけて（図５では状態Ｔ９から状態Ｔ１２）、シリアルデータの不良情報信号７９として出力するため、不良情報信号７９を解析することにより、故障しているメモリマクロセル、アドレス、データのビット位置を特定することが可能である。
【００１９】
そして、第一のメモリマクロセル５３および第二のメモリマクロセル５４のアドレス”０１１”を検査し（図５の状態Ｔ１３およびＴ１４）、同様にアドレス”１００”、”１０１”、”１１０”についても検査を行い（図５では省略）、最後に、アドレス”１１１”の検査を実施して（図５の状態Ｔ１５およびＴ１６）検査を終了する。
【００２０】
また、メモリマクロセルが３個以上となっても、アドレス信号７０、ライトデータ信号７１、アクセス制御信号７２は各メモリマクロセルに共通に供給され、メモリマクロセル毎にデータ比較部があれば検査可能な構成である。
【００２１】
従来のＢＩＳＴ回路は、以上のように構成されており、複数のメモリマクロセルを検査することが可能となっている。
【００２２】
【特許文献１】
特開平１１−４５５９６号公報
【００２３】
【発明が解決しようとする課題】
しかしながら上記のような従来のＢＩＳＴ回路では、メモリマクロセル５３、５４毎にデータ比較部５５、５６が必要となり、メモリマクロ数に比例してデータ比較部５５、５６の合計ゲート規模も増大するため、搭載するメモリマクロセル数が膨大になって、ＬＳＩコストの増大に多大な影響を与えるという問題点を有していた。
【００２４】
また、メモリマクロセル５３、５４をリードした後、データ比較部５５、５６および良品判定信号出力部５８を通過後に良品判定信号７８が出力されるが、少なくとも、データ比較部５５、５６では比較のための排他的論理和ゲートが４段と、良品判定信号出力部５８で論理和ゲートが１段の合計５段のゲートが存在するため、メモリマクロセル５３、５４のリードから良品判定信号７８の確定までの遅延時間が大きくなり、高速で検査する必要がある場合に、マスクレイアウト設計の際に全てのメモリマクロセルとＢＩＳＴ回路を接近させること、および配線を最短にすることなどの考慮が必要であり、配置を考慮しても所望の動作周波数で検査できない場合も起こりうるという問題点も有していた。
【００２５】
さらに、検査対象となる全メモリマクロセル５３、５４は同時にアクセス状態となるため全メモリマクロセル５３、５４が活性化され、かつリードデータの全ビットが一斉に変化するため消費電力が大きくなり、内部電源電圧の大幅な電圧降下が発生しメモリマクロセル５３、５４が正常に動作せず、検査ができなくなるという問題点をも有していた。
【００２６】
本発明は、上記従来の問題点を解決するもので、メモリマクロセルの検査に要するゲート規模の増加を最小限に抑え、かつ高い動作周波数で検査することができるとともに、同時検査時の消費電力をも低減することができる半導体集積回路およびその検査方法を提供する。
【００２７】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体集積回路は、書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵し、それら複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査する半導体集積回路であって、前記複数のメモリマクロセルとともに、前記複数のメモリマクロセルのうち任意のメモリマクロセルへの前記書き込みデータを生成する書き込みデータ信号生成部と、前記複数のメモリマクロセルのうち、任意のメモリマクロセルの前記書き込みデータと前記読み出しデータを比較するデータ比較部とを内蔵し、前記複数のメモリマクロセルのうち任意のメモリマクロセルの読み出しデータ出力ピンと、そのメモリマクロセル以外の任意のメモリマクロセルの書き込みデータ入力ピンとを順次接続して、前記複数のメモリマクロセルを直列に接続し、かつ、前記書き込みデータ信号生成部および前記複数のメモリマクロセルおよび前記データ比較部を直列に接続し、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定するよう構成したことを特徴とする。
【００２８】
また、本発明の請求項２に記載の半導体集積回路の検査方法は、請求項１に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルからの読み出しデータとを比較する工程４とからなり、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定し、その良否判定を基に電気特性的に自己検査する方法としたことを特徴とする。
【００２９】
以上により、複数のメモリマクロセルを直列に接続する構成としたことにより、複数のメモリマクロセルに対して、一つのデータ比較部のみで検査を実現することができる。
【００３０】
また、複数のメモリマクロセルを直列に接続する際に互いに隣り合ったメモリマクロセルを接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセルの読み出しデータピンから次段のメモリマクロセルの書き込みデータピンまでの配線長が短くなり、検査時のデータ遅延量を低減することができる。
【００３１】
また、本発明の請求項３に記載の半導体集積回路は、請求項１に記載の半導体集積回路であって、前記複数のメモリマクロセルへ入力されるアドレスを生成するアドレス生成部と、前記複数のメモリマクロセルへ入力されるアクセス信号を生成するアクセス信号生成部とを設け、前記アドレス生成部からのアドレスを前記複数のメモリマクロセルへ共通に入力するとともに、前記アクセス信号生成部は、前記良否判定の対象となるメモリマクロセル群に対しては、前記アクセス信号としてイネーブル状態のアクセス信号を生成し、前記良否判定の対象でないメモリマクロセル群に対しては、前記アクセス信号としてディセーブル状態のアクセス信号を生成するよう構成したことを特徴とする。
【００３２】
また、本発明の請求項４に記載の半導体集積回路は、請求項３に記載の半導体集積回路であって、前記複数のメモリマクロセルのうち最終段のメモリマクロセルの読み出しデータと、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する選択回路を設け、前記選択回路の出力を前記データ比較部に接続するとともに、前記データ比較部は、前記複数のメモリマクロセルのうち初段のメモリマクロセルへの書き込みデータと前記選択回路の出力信号とを比較するよう構成したことを特徴とする。
【００３３】
また、本発明の請求項５に記載の半導体集積回路の検査方法は、請求項４に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルのデータを読み出す工程４と、選択回路により、前記最終段のメモリマクロセルの読み出しデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する工程５と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記選択回路からの読み出しデータとを比較する工程６とからなり、前記工程５で前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータを選択し、前記工程６で、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、比較し、これらの選択および比較を、前記複数のメモリマクロセルを複数のメモリマクロセル群に分割した各メモリマクロセル群毎に、繰り返して実行し、各メモリマクロセル群毎に、データ比較部による比較結果に基づいて良否を判定し、それらの良否判定を基に電気特性的に自己検査する方法としたことを特徴とする。
【００３４】
以上により、選択回路によって、複数のメモリマクロセルを分割した複数のメモリマクロセル群から任意のメモリマクロセル群を選択して、そのメモリマクロセル群からの読み出しデータのみの比較を可能にし、かつアクセス信号生成部が検査対象となるメモリマクロセル群のみアクセス信号をイネーブル状態にし、検査対象ではないメモリマクロセル群はディセーブル状態にすることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体集積回路およびその検査方法について、図面を参照しながら具体的に説明する。
【００３６】
図１は本実施の形態の半導体集積回路の構成を示すブロック図である。図１において、４０はＢＩＳＴ回路であり、本実施の形態の半導体集積回路は、第一のメモリマクロセル４と、第二のメモリマクロセル５と、第一のメモリマクロセル４および第二のメモリマクロセル５への３ビットのアドレスデータ２２を出力するアドレス信号生成部１と、第一のメモリマクロセル４と第二のメモリマクロセル５への８ビットの第一のライトデータ２３を出力するライトデータ信号生成部２と、第一のメモリマクロセル４への第一のアクセス制御信号２５（第一のアクセス許可信号、第一のライト許可信号および第一のリード許可信号からなる）、および第二のメモリマクロセル５への第二のアクセス制御信号２６（第二のアクセス許可信号、第二のライト許可信号および第二のリード許可信号からなる）を出力するアクセス制御信号生成部３と、検査選択信号２４が値”０”のとき８ビットの第一のリードデータ２７を選択し、値”１”のとき８ビットの第一のライトデータ２３を選択して、第二のライトデータ３２を出力する第一の選択回路８と、第二のアクセス制御信号２６のアクセス許可信号が値”０”のとき８ビットの第二のリードデータ２８を選択し、値”１”のとき８ビットの第一のリードデータ２７を選択して、第三のリードデータ３１を出力する第二の選択回路９と、第三のリードデータ３１と８ビットの第一のライトデータ２３を比較し、第一のメモリマクロセル４および第二のメモリマクロセル５が良品であれば値”０”を出力し、不良品であれば値”１”となる良品判定信号２９を出力するデータ比較部６と、良品判定信号２９が値”１”であり不良であるとき、３ビットのアドレスデータ２２と８ビットの第一のリードデータ２７と８ビットの第二のリードデータ２８を、クロック信号２１に同期して１ビットずつ、シリアルの不良情報信号３０として出力する不良情報出力部７とで構成されている。
【００３７】
また、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３、不良情報出力部７、第一のメモリマクロセル４および第二のメモリマクロセル５は、クロック信号２１と接続され、このクロック信号２１に同期して動作するものとする。また、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３、不良情報出力部７は、クロック信号２１の立ち上がりに同期して動作し、第一のメモリマクロセル４および第二のメモリマクロセル５は、クロック信号２１の立下りでライト動作およびリード動作がなされるものとする。さらに、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３は、リセット信号２０が接続され、このリセット信号２０が値”０”である有効期間は初期化され、値”１”である無効期間は検査を行うものとする。
【００３８】
以上のように構成された本実施の形態の半導体集積回路について、その動作を以下に説明する。
まず、図１の半導体集積回路において、第一のメモリマクロセル４と第二のメモリマクロセル５を一回で検査する場合の動作を説明する。
【００３９】
図２は図１の半導体集積回路において、一回で検査する場合の検査方法を示すタイミングチャートである。図２において、一回で検査するため検査選択信号２４を値”０”に固定する。またクロック信号２１は常に供給されており、第一のメモリマクロセル４および第二のメモリマクロセル５の検査を開始するためには、まずリセット信号２０を値”０”すなわちリセット有効状態（図２の状態Ｔ１）にしてアドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３を初期化する。
【００４０】
その後、リセット信号２０を値”１”すなわちリセット無効状態（図２の状態Ｔ２以降）にすることによって、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は、クロック信号２１の立ち上がりに同期して動作を開始する。
【００４１】
最初に、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、第一のメモリマクロセル４のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図２の状態Ｔ３）。そして第一のメモリマクロセル４のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７としては値”１１１１１１１１”が出力される（図２の状態Ｔ４から）。
【００４２】
そして、検査選択信号が値”０”であるため、第一の選択回路８によって第一のリードデータ２７が選択され、値”１１１１１１１１”が第二のメモリマクロセル５のアドレス”０００”番地へ書き込まれる（図２の状態Ｔ５）。そして第二のメモリマクロセル５のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８は値”１１１１１１１１”が出力される（図２の状態Ｔ６から）。そして検査選択信号２４は値”０”であるため、第二の選択回路９は第二のリードデータ２８を選択しており、図２の状態Ｔ６のクロック信号が値”０”の期間で、データ比較部６は、入力がいずれも値”１１１１１１１１”で一致しているため、良品判定信号として値”０”を出力する。これにより、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０００”については良品であると判定する（図２の状態Ｔ６）。
【００４３】
次に、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”００１”を検査するため、アドレス信号生成部１は値”００１”を出力し、ライトデータ信号生成部２は値”００００００００”を出力して、第一のメモリマクロセル４のアドレス”００１”番地へ値”００００００００”を書き込む（図２の状態Ｔ７）。そして第一のメモリマクロセル４のアドレス”００１”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７へは値”００００００００”が出力される（図２の状態Ｔ８から）。
【００４４】
そして、検査選択信号が値”０”であるため、第一の選択回路８によって第一のリードデータ２７が選択され値”００００００００”が第二のメモリマクロセル５のアドレス”００１”番地へ書き込まれる（図２の状態Ｔ９）。そして第二のメモリマクロセル５のアドレス”００１”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８へは値”１０００００００”が出力される（図２の状態Ｔ１０から）。そして検査選択信号２４は値”０”であるため、第二の選択回路９は第二のリードデータ２８を選択しており、図２の状態Ｔ１０のクロック信号が値”０”の期間で、データ比較部６は、入力が値”００００００００”と値”１０００００００”で不一致であるため、良品判定信号２９として値”１”を出力する。これにより、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”００１”については不良品であると判定する（図５の状態Ｔ１０）。
【００４５】
また、良品判定信号２９は、アドレス信号生成部１、ライトデータ信号生成部２、アクセス制御信号生成部３および不良情報出力部７に接続されており、良品判定信号２９が値”１”の状態では、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は前サイクルの値を保持するため、アドレス信号２２は”００１”、ライトデータ信号は”００００００００”、アクセス許可信号は”０”、ライト許可信号は”１”、リード許可信号は”０”のままである（図２の状態Ｔ１０からＴ１２）。
【００４６】
この図２の状態Ｔ１０からＴ１２の期間で、不良情報出力部７は８ビットの第一のリードデータ２７、８ビットの第二のリードデー２８および３ビットのアドレスデータ２２の合計１９ビットのパラレルデータを、１９サイクルかけて（図２では状態Ｔ１１から状態Ｔ１２）、シリアルデータの不良情報信号２９として出力するため、不良情報信号２９を解析することにより、故障しているメモリマクロセル、アドレス、データのビット位置を特定することが可能である。
【００４７】
そして、第一のメモリマクロセル４および第二のメモリマクロセル５のアドレス”０１０”を検査し（図５の状態Ｔ１３からＴ１４）、同様にアドレス”０１１”、”１００”、”１０１”、”１１０”についても検査を行い（図５では省略）、最後にアドレス”１１１”の検査を実施して（図５の状態Ｔ１５およびＴ１６）検査を終了する。
【００４８】
次に、図１の半導体集積回路において、一回目に第一のメモリマクロセル４を検査し、二回目に第二のメモリマクロセル５を検査する場合の動作を説明する。
図３は図１の半導体集積回路において、二回で検査する場合の検査方法を示すタイミングチャートである。図３において、二回に分けて検査をするため検査選択信号２４は値”１”に固定する。またクロック信号２１は常に供給されており、第一のメモリマクロセル４および第二のメモリマクロセル５の検査を開始するためには、まずリセット信号２０を値”０”すなわちリセット有効状態（図３の状態Ｔ１）にして、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３を初期化する。
【００４９】
その後、リセット信号２０を値”１”すなわちリセット無効状態（図３の状態Ｔ２以降）にすることによって、アドレス信号生成部１、ライトデータ信号生成部２およびアクセス制御信号生成部３は、クロック信号２１の立ち上がりに同期して動作を開始する。
【００５０】
第一のメモリマクロセル４のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、第一のメモリマクロセル４のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図３の状態Ｔ３）。そして第一のメモリマクロセル４のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２７は値”１１１１１１１１”が出力される（図３の状態Ｔ４から）。
【００５１】
図３の状態Ｔ４において、第二のアクセス許可信号２６が値”１”であるため、第二の選択回路９は第三のリードデータ３１へ第一のリードデータ２７を出力し、データ比較部６は、第一のライトデータ２３の値”１１１１１１１１”と第三のリードデータ３１の値”１１１１１１１１”を比較し、一致しているため良品判定信号２９として値”０”を出力して、第一のメモリマクロセル４のアドレス”０００”は良品であると判断する（図３の状態Ｔ４）。
第一のメモリマクロセル４のアドレス”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”および”１１１”についても、図３のＴ５からＴ８のようになり、アドレス”０００”の検査（図３のＴ３およびＴ４）と同様であるため説明を省略する。
【００５２】
また、第一のメモリマクロセル４を検査している期間は、第二のメモリマクロセル５のアクセス許可信号はディセーブル状態であるので、第二のメモリマクロセル５は不活性状態であり、消費電力は活性状態に比べて極めて少ない状態である（図３の状態Ｔ３からＴ８）。
【００５３】
次に、第二のメモリマクロセル５のアドレス”０００”を検査するため、アドレス信号生成部１は値”０００”を出力し、ライトデータ信号生成部２は値”１１１１１１１１”を出力して、検査選択信号が値”０”であるため、第二の選択回路８は、第一のライトデータ２３を選択し、第二のメモリマクロセル５のアドレス”０００”番地へ値”１１１１１１１１”を書き込む（図３の状態Ｔ９）。そして第二のメモリマクロセル５のアドレス”０００”番地を読み出し、クロック信号２１の立ち下がりに同期して、リードデータ２８は値”１１１１１１１１”が出力される（図３の状態Ｔ１０から）。
【００５４】
図３の状態Ｔ１０において、第二のアクセス許可信号は値”０”であるため、第二の選択回路９は、第三のリードデータ３１へ第二のリードデータ２８を出力し、データ比較部６は、第一のライトデータ２３の値”１１１１１１１１”と第三のリードデータ３１の値”１１１１１１１１”を比較し、一致しているため良品判定信号２９として値”０”を出力し、第二のメモリマクロセル５のアドレス”０００”は良品であると判断する（図３の状態Ｔ１０）。
第二のメモリマクロセル５のアドレス”００１”の検査において、第二のメモリマクロセル５に故障がある場合のタイミングは、図３の状態Ｔ１１からＴ１４であり、図２の状態Ｔ１１およびＴ１２と同様であるため説明を省略する。
【００５５】
また、”０１０”、”０１１”、”１００”、”１０１”、”１１０”および”１１１”についても、図３のアドレス”０００”の検査（図３のＴ９およびＴ１０）と同様であるため説明を省略する。
【００５６】
また、第二のメモリマクロセル５を検査している期間は、第一のメモリマクロセル４の第一のアクセス許可信号はディセーブル状態であるので、第一のメモリマクロセル４は不活性状態であり、消費電力は活性状態に比べて極めて少ない状態である（図３の状態Ｔ９からＴ１６）。
【００５７】
【発明の効果】
以上のように本発明によれば、複数のメモリマクロセルを直列に接続する構成としたことにより、複数のメモリマクロセルに対して、一つのデータ比較部のみで検査を実現することができる。
【００５８】
そのため、複数のメモリマクロセルを検査するための回路によるゲート規模を削減することができる。
また、複数のメモリマクロセルを直列に接続する際に互いに隣り合ったメモリマクロセルを接続することにより、互いに接続されるメモリマクロセルの前段のメモリマクロセルの読み出しデータピンから次段のメモリマクロセルの書き込みデータピンまでの配線長が短くなり、検査時のデータ遅延量を低減することができる。
【００５９】
そのため、マスクレイアウトの際にデータ比較部を最終段のメモリマクロセルに近づけて配置するだけでよく、マスクレイアウト設計およびタイミング設計が容易で、かつ高い実動作周波数でも検査することができる。
【００６０】
また、選択回路によって、複数のメモリマクロセルを分割した複数のメモリマクロセル群から任意のメモリマクロセル群を選択して、そのメモリマクロセル群からの読み出しデータのみの比較を可能にし、かつアクセス信号生成部が検査対象となるメモリマクロセル群のみアクセス信号をイネーブル状態にし、検査対象ではないメモリマクロセル群はディセーブル状態にすることができる。
【００６１】
そのため、複数のメモリマクロセルを数回に分割して検査することができ、検査対象ではないディセーブル状態になっているメモリマクロセル群による消費電力の低減を実現することができるとともに、１回の検査時の全消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路の構成を示すブロック図
【図２】同実施の形態の半導体集積回路において一回で検査する場合の検査方法を示すタイミングチャート
【図３】同実施の形態の半導体集積回路において二回で検査する場合の検査方法を示すタイミングチャート
【図４】従来の半導体集積回路の構成を示すブロック図
【図５】同従来例の半導体集積回路における検査方法を示すタイミングチャート
【符号の説明】
１ アドレス信号生成部
２ ライトデータ信号生成部
３ アクセス制御信号生成部
４ 第一のメモリマクロセル
５ 第二のメモリマクロセル
６ データ比較部
７ 不良情報出力部
８ 第一の選択回路
９ 第二の選択回路
２０ リセット信号
２１ クロック信号
２２ （３ビットの）アドレスデータ
２３ （８ビットの）第一のライトデータ
２４ 検査選択信号
２５ 第一のアクセス制御信号
２６ 第二のアクセス制御信号
２７ （８ビットの）第一のリードデータ
２８ （８ビットの）第二のリードデータ
２９ 良品判定信号
３０ 不良情報信号
３１ 第三のリードデータ
３２ 第二のライトデータ
４０ ＢＩＳＴ回路
５０ アドレス信号生成部
５１ ライトデータ信号生成部
５２ アクセス制御信号生成部
５３ 第一のメモリマクロセル
５４ 第二のメモリマクロセル
５５ 第一のデータ比較部
５６ 第二のデータ比較部
５７ 不良情報出力部
５８ 良品判定信号出力部
７０ （３ビットの）アドレスデータ
７１ （８ビットの）ライトデータ
７２ アクセス制御信号
７３ （８ビットの）第一のリードデータ
７４ （８ビットの）第二のリードデータ
７６ 第一の比較結果信号
７７ 第二の比較結果信号
７８ 良品判定信号
７９ 不良情報信号
８０ リセット信号
８１ クロック信号
９０ ＢＩＳＴ回路
Claims (5)
- 書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵し、それら複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査する半導体集積回路であって、前記複数のメモリマクロセルとともに、前記複数のメモリマクロセルのうち任意のメモリマクロセルへの前記書き込みデータを生成する書き込みデータ信号生成部と、前記複数のメモリマクロセルのうち、任意のメモリマクロセルの前記書き込みデータと前記読み出しデータを比較するデータ比較部とを内蔵し、前記複数のメモリマクロセルのうち任意のメモリマクロセルの読み出しデータ出力ピンと、そのメモリマクロセル以外の任意のメモリマクロセルの書き込みデータ入力ピンとを順次接続して、前記複数のメモリマクロセルを直列に接続し、かつ、前記書き込みデータ信号生成部および前記複数のメモリマクロセルおよび前記データ比較部を直列に接続し、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定するよう構成したことを特徴とする半導体集積回路。
- 請求項１に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルからの読み出しデータとを比較する工程４とからなり、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定し、その良否判定を基に電気特性的に自己検査することを特徴とする半導体集積回路の検査方法。
- 請求項１に記載の半導体集積回路であって、前記複数のメモリマクロセルへ入力されるアドレスを生成するアドレス生成部と、前記複数のメモリマクロセルへ入力されるアクセス信号を生成するアクセス信号生成部とを設け、前記アドレス生成部からのアドレスを前記複数のメモリマクロセルへ共通に入力するとともに、前記アクセス信号生成部は、前記良否判定の対象となるメモリマクロセル群に対しては、前記アクセス信号としてイネーブル状態のアクセス信号を生成し、前記良否判定の対象でないメモリマクロセル群に対しては、前記アクセス信号としてディセーブル状態のアクセス信号を生成するよう構成したことを特徴とする半導体集積回路。
- 請求項３に記載の半導体集積回路であって、前記複数のメモリマクロセルのうち最終段のメモリマクロセルの読み出しデータと、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する選択回路を設け、前記選択回路の出力を前記データ比較部に接続するとともに、前記データ比較部は、前記複数のメモリマクロセルのうち初段のメモリマクロセルへの書き込みデータと前記選択回路の出力信号とを比較するよう構成したことを特徴とする半導体集積回路。
- 請求項４に記載の半導体集積回路の検査方法であって、前記書き込みデータ信号生成部からの書き込みデータを、直列接続された前記複数のメモリマクロセルのうち初段のメモリマクロセルへ書き込む工程１と、前記工程１で書き込んだデータを、前記初段のメモリマクロセルから読み出す工程２と、前記複数のメモリマクロセルのうち次段以降のメモリマクロセルにも同様に、前記書き込みおよび読み出しを繰り返して、前記複数のメモリマクロセルのうち最終段のメモリマクロセルのデータを読み出す工程３と、前記複数のメモリマクロセルのうち最終段のメモリマクロセルを除く任意のメモリマクロセルのデータを読み出す工程４と、選択回路により、前記最終段のメモリマクロセルの読み出しデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、選択する工程５と、データ比較部により、前記初段のメモリマクロセルへの書き込みデータと、前記選択回路からの読み出しデータとを比較する工程６とからなり、前記工程５で前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータを選択し、前記工程６で、前記初段のメモリマクロセルへの書き込みデータと、前記最終段のメモリマクロセルを除く任意のメモリマクロセルの読み出しデータとを、比較し、これらの選択および比較を、前記複数のメモリマクロセルを複数のメモリマクロセル群に分割した各メモリマクロセル群毎に、繰り返して実行し、各メモリマクロセル群毎に、データ比較部による比較結果に基づいて良否を判定し、それらの良否判定を基に電気特性的に自己検査することを特徴とする半導体集積回路の検査方法。
Priority Applications (1)
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|---|---|---|---|
| JP2002343121A JP2004178676A (ja) | 2002-11-27 | 2002-11-27 | 半導体集積回路およびその検査方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002343121A JP2004178676A (ja) | 2002-11-27 | 2002-11-27 | 半導体集積回路およびその検査方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8358549B2 (en) | 2009-06-04 | 2013-01-22 | Renesas Electronics Corporation | Semiconductor memory device, memory test method and computer program for designing program of semiconductor memory device |
-
2002
- 2002-11-27 JP JP2002343121A patent/JP2004178676A/ja active Pending
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