KR20080083305A - 시험 장치, 시험 방법, 및 프로그램 - Google Patents

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Abstract

피 시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교부 상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생부 상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연부 및 지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급부를 포함하는 시험 장치를 제공한다.

Description

시험 장치, 시험 방법, 및 프로그램{test device, test method, and program}
본 발명은 시험 장치, 시험 방법, 및 프로그램에 관한 것으로, 특히 본 발명은 피 시험 디바이스에 대해서 공급하는 시험 신호의 타이밍을 조절하는 시험 장치, 시험 방법, 및 프로그램에 관한 것이다.
본 출원은 다음의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
일본특허출원 2005－378716 출원일 2005년 12월 28일
종래의 시험 장치는 피 시험 디바이스에 대해서 동작 클럭 신호를 입력하고, 피 시험 디바이스를 동작 클럭 신호에 따라 동작시키고 있다. 즉, 시험 장치와 피 시험 디바이스의 사이에서 동작 클럭 신호는 동기되어 있고, 시험 장치는 동작 클럭 신호에 근거하여 피 시험 디바이스에 시험 신호를 공급할 수 있다. 또한, 시험 장치는 동작 클럭 신호에 근거하여 피 시험 디바이스로부터 출력 신호를 취득할 수 있다.
이상, 관련하는 선행 기술 문헌으로서 아래와 같은 특허 문헌이 있다.
특허 문헌 1： 특개평 6－188635호 공보
특허 문헌 2： 특개 2003－149305호 공보 발명의 개시
그러나 피 시험 디바이스의 종류에 따라서는, 독자적인 발진 회로에 의해 동작 클럭 신호를 발생시켜 시험 장치에 독립되어 동작하는 경우가 있다. 이와 같은 시험 장치와 피 시험 디바이스의 사이에서 동작 클럭 신호는 동기되지 않아, 시험 장치는 피 시험 디바이스에 시험 신호를 공급할 수 없고, 또한 시험 장치는 피 시험 디바이스로부터 출력 신호를 취득할 수 없는 경우가 있다. 또한, 피 시험 디바이스에 대한 입력신호에 시간 성분의 잡음(이른바 지터)이 포함되는 경우에는, 피 시험 디바이스의 동작 클럭과는 상관없이 입력신호의 위상에 차이가 생기는 경우가 있다. 이와 같은 위상이동에 대한 허용성을 시험하기 위해서, 종래의 시험 장치는 시험 신호를 변조시켜 피 시험 디바이스에 입력하여 피 시험 디바이스가 정상 동작하는지 아닌지를 시험한다. 이 시험을 실현하기 위해서, 종래에는 시험 신호의 각 사이클 마다 위상 변경량을 설정하는 방법이 이용한다. 그러나, 지터의 주파수가 낮은 경우에는, 각각의 사이클에 대해 설정하는 위상 변경량의 종류가 증가하고, 레지스터등의 하드웨어 자원의 필요량이 커져 현실적이지 않다.
참고 기술로서 특허 문헌 1에서는, 메모리에 저장된 값에 따라 분주기를 제어함으로써 신호 파형을 정형하는 기술이 제안되고 있다.
이 기술에 의하면, 메모리가 일주기분의 데이터를 저장해 두면 되기 때문에, 파형 정형에 필요한 메모리의 용량을 삭감할 수 있게 된다. 그러나, 이 문헌은 파형 정형의 한 방법을 개시하는 것에 지나지 않고 파형 정형을 응용하여 어떻게 신 호를 동기시킬 수가 있을까에 대해서는 언급하고 있지 않다.
이 때문에 본 발명의 하나의 측면에서는 상술한 과제를 해결할 수 있는 시험 장치, 시험 방법, 및 프로그램을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호(rate signal)를 발생하는 주기 발생기; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교부; 상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생부 상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연부; 및 지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급부를 포함하는 시험 장치를 제공한다.
또한, 위상 비교부는, 상기 레이트 신호에 대한 위상을 순차적으로 변화시키면서 스트로브 신호(strobe signal)를 생성하는 스트로브 생성부; 각각의 상기 스트로브 신호에 의해 지정된 타이밍으로 상기 동작 클럭 신호를 취득하는 타이밍 비교기; 각각의 타이밍에서 상기 동작 클럭 신호의 값에 근거하여, 상기 동작 클럭 신호의 엣지를 검출하는 엣지 검출부; 및 상기 레이트 신호의 엣지에 대한 상기 동작 클럭 신호의 엣지의 위치에 근거하는 상기 위상차를 출력하는 위상차 출력부를 포함할 수 있다.
또한, 상기 스트로브 생성부는 상기 레이트 신호에 대한 제1 위상 및 제2 위상 각각에 대해, 복수의 상기 스트로브 신호를 생성하고, 상기 타이밍 비교기는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해 상기 복수의 스트로브 신호에 의해 지정된 복수의 상기 타이밍으로 상기 동작 클럭 신호를 취득하고, 상기 엣지검출부는 상기 제 1 위상에서 상기 동작 클럭 신호가 제1 논리값인 비율이 제2 논리값인 비율 이하이며, 상기 제 2 위상에서 상기 동작 클럭 신호가 제1 논리값인 비율이 제2 논리값인 비율 이상인 것을 조건으로서, 상기 제 1 위상 및 상기 제 2 위상의 사이에 상기 동작 클럭 신호의 엣지가 있음을 검출할 수 있다.
또한, 상기 스트로브 생성부는 상기 레이트 신호에 대한 제1 위상 및 제2 위상 각각에 대해, 미리 정해진 수의 상기 스트로브 신호를 생성하고, 상기 타이밍 비교기는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해, 각각의 상기 스트로브 신호에 의해 지정된 복수의 상기 타이밍으로 상기 동작 클럭 신호를 취득하고, 상기 위상 비교부는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해, 상기 동작 클럭 신호가 미리 정해진 논리값인 회수를 계측하는 카운트부를 더 포함하고, 상기 엣지 검출부는 상기 제 1 위상에 대해 계측한 상기 회수가 미리 설정된 역치 이하이며, 상기 제 2 위상에 대해 계측한 상기 회수가 상기 역치 이상인 것을 조건으로서, 상기 제 1위상 및 상기 제 2 위상 사이에 상기 동작 클럭 신호의 엣지가 있음을 검출할 수 있다.
또한, 상기 스트로브 생성부는 상기 위상을 순차적으로 증가 또는 감소시키면서 각각의 상기 위상에 대해 상기 미리 정해진 수의 상기 스트로브 신호를 생성하고, 상기 엣지 검출부는 상기 위상의 하나에 대해 상기 카운트부가 계측한 상기 회수가 상기 역치 이상이 됨에 따라, 상기 동작 클럭 신호의 엣지가 해당 위상과 실질적으로 동일한 위치에 있음을 검출할 수 있다.
또한, 상기 스트로브 생성부는 상기 레이트 신호에 대한 상기 위상 변조량을 저장하는 변조 메모리; 및 상기 변조 메모리에 제공하는 어드레스를 출력하는 어드레스 레지스터를 더 포함하고, 상기 어드레스를 순차적으로 증가 또는 감소한 결과 상기 변조 메모리로부터 읽혀지는 상기 변조량에 근거하여 상기 레이트 신호에 대한 위상을 정하는 상기 스트로브 신호를 생성할 수 있다.
또한, 상기 위상차 출력부는 상기 위상차를 나타내는 위상차 정보를 저장하는 레지스터를 포함할 수 있다..
또한, 해당 시험 장치에 의한 상기 피 시험 디바이스의 시험을 제어하는 제어부를 더 포함하고, 상기 위상차 출력부는 상기 위상차를 검출했을 경우에 상기 위상차를 검출한 것을 상기 제어부에 통지하고, 상기 제어부는 상기 위상차의 검출이 통지됨에 따라, 상기 레지스터에 저장된 상기 위상차 정보를 읽어내 상기 지연부의 지연량을 설정하고, 상기 피 시험 디바이스를 시험하기 위한 상기 시험 신호의 생성을 상기 시험 신호 발생부에 지시할 수 있다.
또한, 시험 신호 발생부는 상기 위상 비교부에 의해 상기 위상차가 검출되는 것을 조건으로 상기 피 시험 디바이스를 시험하기 위한 상기 시험 신호의 생성을 개시할 수 있다.
또한, 상기 시험 신호의 변조량을 복수 저장하는 변조 메모리 상기 변조 메모리의 어드레스를 지정하는 어드레스 레지스터; 및 상기 어드레스 레지스터의 어드레스 값을 순차적으로 변경함에 따라 상기 변조 메모리가 순차적으로 다른 변조량을 출력하도록 하는 제어부를 더 포함하고, 상기 지연부는 상기 변조 메모리로부터 출력된 변조량을 상기 위상차에 따라 설정하는 상기 지연량에 가산 또는 감산함에 따라 상기 시험 신호를 변조시킬 수 있다.
본 발명의 제2 형태에 따르면, 피 시험 디바이스를 시험하는 시험 방법에 있어서, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생 단계; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교 단계; 상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생 단계; 상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연 단계; 및 지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급 단계를 포함하는 시험 방법을 제공한다.
본 발명의 제3 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치용인 프로그램에 있어서, 상기 시험 장치를, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교부; 상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생부; 상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연부; 및 지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급부로서 기능시키는 프로그램을 제공한다.
본 발명의 제4 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 스트로브 신호를 발생하는 스트로브 생성부; 상기 피 시험 디바이스가 출력하는 출력 신호의 위상과 상기 스트로브 신호의 위상을 비교하는 타이밍 비교기; 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하여 상기 피 시험 디바이스에 공급하는 드라이버부; 상기 드라이버부가 상기 시험 신호를 출력하는 타이밍을 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 드라이버 타이밍으로 제어하는 드라이버 타이밍 생성부; 및 상기 타이밍 비교기에서 상기 출력 신호와 상기 스트로브 신호의 위상이 실질적으로 일치함을 검출할 때까지 상기 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키고, 실질적으로 동일한 변화량으로 상기 드라이버 타이밍의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부를 포함하는 시험 장치를 제공한다.
본 발명의 제5 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제1 스트로브 신호를 발생하는 제1 스트로브 생성부; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호의 위상과 상기 제 1 스트로브 신호의 위상을 비교하는 제1 타이밍 비교기; 상기 레이트 신호에 대해서, 설정되는 상대 위상을 갖는 제2 스트로브 신호를 발생하는 제2 스트로브 생성부; 입력되는 시험 신호에 따라 상기 피 시험 디바이스가 출력하는 데이터 신호의 위상과 상기 제 2 스트로브 신호의 위상을 비교하는 제2 타이밍 비교기; 상기 제 1 타이밍 비교기에 대해, 상기 동작 클럭 신호와 상기 제 1 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지 상기 제 1 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 실질적으로 동일한 변화량으로 상기 제 2 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부를 포함하는 시험 장치를 제공한다.
본 발명의 제6 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치를 기능시키는 프로그램에 있어서, 상기 시험 장치를, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 스트로브 신호를 발생하는 스트로브 생성부; 상기 피 시험 디바이스가 출력하는 출력 신호의 위상과 상기 스트로브 신호의 위상을 비교하는 타이밍 비교기; 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하여 상기 피 시험 디바이스에 공급하는 드라이버부; 상기 드라이버부가 상기 시험 신호를 출력하는 타이밍을 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 드라이버 타이밍으로 제어하는 드라이버 타이밍 생성부; 및 상기 타이밍 비교기에서 상기 출력 신호와 상기 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지, 상기 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 상기 드라이버 타이밍의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부로서 기능시키는 프로그램을 제공한다.
본 발명의 제7 형태에 따르면, 피 시험 디바이스를 시험하는 시험 장치를 기능시키는 프로그램에 있어서, 상기 시험 장치를, 상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기; 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제1 스트로브 신호를 발생하는 제1 스트로브 생성부; 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호의 위상과 상기 제 1 스트로브 신호의 위상을 비교하는 제1 타이밍 비교기; 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제2 스트로브 신호를 발생하는 제2 스트로브 생성부; 입력되는 시험 신호에 따라 상기 피 시험 디바이스가 출력하는 데이터 신호의 위상과 상기 제 2 스트로브 신호의 위상을 비교하는 제2 타이밍 비교기; 및 상기 제 1 타이밍 비교기에서 상기 동작 클럭 신호와 상기 제 1 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지 상기 제 1 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 상기 제 2 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부로서 기능시키는 프로그램을 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요특징의 모두를 열거한 것이 아니고, 이와 같은 특징 군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도1은 시험 장치(100)의 전체 구성을 나타내는 도면이다.
도2은 위상 비교부(18)의 기능 구성을 나타내는 도면이다.
도3은 동작 클럭 신호의 엣지를 검출하는 처리를 설명하는 도면이다.
도4은 파형 성형기(14)의 기능 구성을 나타내는 도면이다.
도5은 비교 회로(16)의 기능 구성을 나타내는 도면이다.
도6은 시험 장치(100)의 동작을 나타내는 플로차트이다.
도7은 시험 장치(100)의 다른 구성 예를 나타내는 도면이다.
도8은 시험 장치(100)의 동작의 일례를 나타내는 타이밍 차트이다.
도9은 제1 비교부(550－1) 및 제2 비교부(550－2)의 일례를 나타내는 도면이다.
도10은 도7에 도시된 파형 성형기(14)의 구성의 일례를 나타내는 도면이다.
도11은 제어부(30)에 수신된 프로그램에 포함되는 명령군의 일례를 나타내는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 타이밍 발생기 12 : 패턴 발생기
14 : 파형 성형기 16 : 비교 회로
18 : 위상 비교부 20 : 전자 디바이스
30 : 제어부 32 : 주기 발생기
42 : 세트측 유니트 45 : 리셋측 유니트
100 : 시험 장치 150 : CD－ROM
200 : 스트로브 생성부 202 : 어드레스 레지스터
205 : 변조 메모리 210 : 지연 소자
220 : 타이밍 비교기 230 : 엣지 검출부
232 : 카운트부 234 : 역치 레지스터
236 : 비교부 240 : 위상차 출력부
245 : 레지스터 250 : 리니어 상승 메모리
252 : 분해능 설정부 254 : 논리적회로
256 : 쉬프트 가산부 258 : 데이터 저장부
262 : 오프셋 가산부 270 : 스트로브 쉬프트부
300 : 드라이버 타이밍 생성부 400 : 시험 신호 생성부
405 : 지연 소자 410 : 지연부
412 : 지연량 레지스터 414 : 가산기
420 : 시험 신호 공급부 430 : 어드레스 레지스터
440 : 변조 메모리 500 : 지연량 레지스터
510 : 가산기 520 : 지연 소자
530 : 신호 취입부 540 : 판정부
550 : 비교부 560 : 드라이버부
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도1은 시험 장치(100)의 전체 구성을 나타낸다.
시험 장치(100)은 전자 디바이스(20)의 동작 클럭 신호와 시험 장치(100)으로부터 발생되는 레이트(rate) 신호와의 위상차를 검출하여, 전자 디바이스(20)에 입력하는 시험 신호를 그 위상차에 따라 지연시키는 것으로, 전자 디바이스(20)를 적절히 시험하는 것을 목적으로 한다. 이에 의해, 전자 디바이스(20)가 독자적인 발진 회로를 가지고 있는 경우에도, 전자 디바이스(20)를 적절히 시험할 수 있다. 덧붙여 도1에 대해, 전자 디바이스(20)은 시험 대상이 되는 디바이스이기 때문에, 전자 디바이스(20)를 피 시험 디바이스(DUT：Device Under Test)로 표기한다.
시험 장치(100)은 타이밍 발생기(10)과 패턴 발생기(12)와 파형 성형기(14)와 비교 회로(16)과 위상 비교부(18)과 제어부(30)과 주기 발생기(32)를 포함한다. 타이밍 발생기(10)은 패턴 발생부(12)와 함께 본 발명과 관련되는 시험 신호 발생부로서 기능하고, 주기 발생기(32)가 발생시킨 레이트 신호에 동기하여 전자 디바이스(20)에 공급해야 할 시험 신호를 생성한다. 구체적으로는, 타이밍 발생기(10)은 시험 장치(100)을 동작시키기 위한 타이밍 신호를 생성한다. 예를 들어, 타이밍 발생기(10)은 패턴 발생부(12)로부터 전자 디바이스(20)에 시험 패턴을 공급하는 타이밍을 나타내는 테스트 세트 신호를 제공받아 전자 디바이스(20)에 시험 패턴을 공급하는 타이밍을 나타내는 신호를 파형 성형기(14)에 공급한다. 패턴 발생부(12)는 전자 디바이스(20)를 시험하기 위한 시험 패턴을 생성하여 파형 성형기(14)에 공급한다.
파형 성형기(14)는 시험 패턴을 타이밍 발생기(10)으로부터 제공받은 신호에 따라 성형하고, 시험 신호로서 전자 디바이스(20)에 공급한다. 비교 회로(16)은 수신된 시험 패턴에 따라 전자 디바이스(20)가 출력하는 출력 신호에 근거하여 전자 디바이스(20)의 양부를 판정한다. 위상 비교부(18)은 전자 디바이스(20)가 발생한 전자 디바이스(20)의 동작 클럭 신호를 입력하고, 주기 발생기(32)가 발생한 레이트 신호를 기준으로 레이트 신호와 동작 클럭 신호간의 위상차를 검출한다. 위상 비교부(18)은 위상차를 검출했을 경우에, 이를 제어부(30)에 통지한다.
제어부(30)은 시험 장치(100)에 의한 전자 디바이스(20)의 시험을 제어한다. 예를 들어, 제어부(30)은 위상차 검출이 통지됨에 따라 위상 비교부(18)내의 레지스터에 저장된 위상차 정보를 읽어낸다. 그리고, 제어부(30)은 위상차 정보에 근거하여 파형 성형기(14) 및 비교 회로(16)에 지연량을 설정한다. 또한, 제어부(30)은 전자 디바이스(20)를 시험하기 위한 시험 신호의 생성을 패턴 발생부(12)에 지시한다. 주기 발생기(32)는 기준 클럭을 시험 장치(100)의 각 구성요소에 공급한다. 또한, 주기 발생기(32)는 전자 디바이스(20)의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하여 시험 장치(100)의 각 구성요소에 공급한다.
이상의 각 기능을 실현하는 프로그램은 CD－ROM(150)로부터 읽혀져, 시험 장 치(100)에 설치되어 실행된다. 이를 대신하여, 프로그램은 flexible disk 또는 IC 카드 등의 저장 매체에 저장되어 이용자에 의해 제공될 수도 있다. 저장 매체로서는 CD－ROM(150), flexible disk, 및 IC 카드 외에, DVD나 PD등의 광학 저장 매체, MD등의 광자기 저장 매체, 테이프 매체, 및 반도체 메모리 등을 이용할 수 있다. 또한, 전용 통신 네트워크나 인터넷에 접속된 서버 시스템에 포함된 하드 디스크 또는 RAM등의 저장장치를 저장 매체로서 이용하고, 네트워크를 개입시켜 프로그램을 시험 장치(100)에 제공할 수 있다. 해당 프로그램은 시험 장치(100)을 도1 내지 도11에서 설명하는 시험 장치(100)으로서 기능한다. 해당 프로그램은 시험 장치(100)을 도1 내지 도11를 통해 설명하고 싶은 차이의 형태의 시험 장치(100)으로서 기능할 수도 있다. 예를 들어 제어부(30)가 해당 프로그램에 포함되는 각 명령을 실행함으로써, 시험 장치(100)의 각 구성요소를 동작시킬 수 있다. 해당 프로그램에는 시험 장치(100)의 각 구성요소를 도1 내지 도11에서 설명하듯이 기능을 수행하는 명령에 포함할 수 있다. 제어부(30)은 해당 명령을 실행하고 각 구성요소를 제어하는 연산장치를 포함할 수 있다.
도2는 위상 비교부(18)의 기능 구성을 나타낸다.
위상 비교부(18)은 스트로브 생성부(200)과 타이밍 비교기(220)과 엣지 검출부(230)과 위상차 출력부(240)을 포함한다. 스트로브 생성부(200)은 레이트 신호에 대한 위상을 순차적으로 변화시키면서 스트로브 신호를 생성한다. 구체적으로는, 스트로브 생성부(200)은 어드레스 레지스터(202)와 변조 메모리(205)와 지연 소자(210)을 포함한다.
변조 메모리(205)는 레이트 신호에 대한 위상 변조량을 저장한다. 어드레스 레지스터(202)는 변조 메모리(205)에게 제공될 어드레스를 출력한다. 제공된 어드레스에 근거하여, 변조 메모리(205)로부터 위상 변조량이 출력된다. 출력된 변조량은 가산기에 의해 타이밍 신호와 가산되어 지연 소자(210)에 출력된다. 지연 소자(210)은 입력된 상기 신호에 따라 레이트 신호를 지연시키는 것으로 스트로브 신호를 타이밍 비교기(220)에 출력한다. 스트로브 생성부(200)은 수신된 어드레스를 순차적으로 증가 또는 감소시킨 결과 변조 메모리(205)로부터 읽혀지는 변조량에 근거하여 레이트 신호에 따른 위상을 결정하는 스트로브 신호를 생성한다.
타이밍 비교기(220)은 각각의 스트로브 신호에 의해 지정된 타이밍으로 동작 클럭 신호를 전자 디바이스(20)으로부터 취득한다. 엣지 검출부(230)은 각각의 타이밍에서 동작 클럭 신호의 값에 근거하여, 동작 클럭 신호의 엣지를 검출한다.
엣지 검출부(230)은 카운트부(232)와 역치 레지스터(234)와 비교부(236)을 포함한다. 카운트부(232)는 타이밍 비교기(220)에 의해 취득된 동작 클럭 신호가 미리 정해진 논리값(예를 들어, 정논리의 1 또는 부논리의 0)가 되는 회수를 계측한다. 즉, 카운트부(232)는 취득된 동작 클럭 신호가 미리 정해진 논리값일 때마다 계측하고 있는 회수를 1씩 증가시킨다. 또한, 카운트부(232)는 TM_INC 신호의 입력에 따라 카운트하고 있는 회수를 리셋할 수 있다.
역치 레지스터(234)는 카운트부(232)에 의해 계측되는 회수와 비교되는 역치를 저장하고 있다. 비교부(236)은 카운트부(232)에 의해 계측된 회수와 역치를 비교한다. 위상차 출력부(240)은 레이트 신호의 엣지에 대한 동작 클럭 신호의 엣지 의 위치에 근거하는 위상차를 제어부(30)에 출력한다. 구체적으로는, 위상차 출력부(240)은 위상차를 나타내는 위상차 정보를 저장하는 레지스터(245)를 포함한다. 그리고 위상차 출력부(240)은 카운트부(232)에 의해 계측된 회수가 역치이상이 됨에 따라, 그 시점에서 어드레스 레지스터(202)에 저장되고 있는 어드레스 값을 위상차 정보로서 레지스터(245)에 저장한다. 그리고 위상차 출력부(240)은 위상차를 검출한 것을 제어부(30)에 통지할 수 있도록, 그 취지를 나타내는 엣지 검출 신호를 출력한다.
도3은 동작 클럭 신호의 엣지를 검출하는 처리를 설명하는 도면이다.
전자 디바이스(20)은 시험 장치(100)으로부터 제공받은 클럭 신호에 근거하여, 독자적인 발진 회로에 띠라 동작 클럭 신호를 발진하고 있다. 한편, 시험 장치(100)은 주기 발생기(32)에 의한 전자 디바이스(20)의 동작 주기에 따른 시험 주기를 결정하는 레이트 신호를 발생한다. 이 경우, 동작 클럭 신호와 레이트 신호는 주기가 같으나 위상은 다를 수 있다. 스트로브 생성부(200)은 이와 같은 위상차를 검출할 수 있도록 스트로브 신호를 생성한다. 스트로브 신호는 레이트 신호의 복수 위상에 대해서 복수 생성된다. 예를 들어, 레이트 신호의 위상(a)~(d) 각각 대응하는 스트로브 신호를 스토로브 신호(a)~(d)라 한다.
스트로브 생성부(200)은 레이트 신호에 대한 위상을 순차적으로 증가(또는 감소)시키면서 각각의 위상에 대해 미리 정해진 복수의 스트로브 신호를 생성한다. 즉 예를 들어, 스트로브 생성부(200)은 우선 위상(a)에 대해 레이트 신호의 첫 시작마다 스트로브 신호를 생성하고, 생성된 회수가 미리 정해진 회수(예를 들어 100 회)에 이르면, 다음으로 위상(b)에 대해 레이트 신호의 첫 시작마다 스트로브 신호를 생성한다. 다음으로, 스트로브 생성부(200)은 제1 위상의 일례인 위상(c)에 대해 레이트 신호의 첫 시작마다 스트로브 신호를 생성하고, 다음으로, 제2 위상의 일례인 위상(d)에 대해 레이트 신호의 첫 시작마다 스트로브 신호를 생성한다.
타이밍 비교기(220)은 복수 위상 각각에 대해 사이클 마다 순차적으로 출력되는 스트로브 신호에 의해 지정된 타이밍으로 동작 클럭 신호를 취득한다. 예를 들어, 우선 타이밍 비교기(220)은 위상(c)에 대해, 복수의 스트로브 신호에 의해 지정된 복수의 타이밍으로 동작 클럭 신호를 취득한다. 위상(c)에 대해서는, 제1회째 및 제4회째의 첫 시작에 대해 미리 정해진 논리값(예를 들어 정논리의 1)가 취득되고 있고, 제2회째, 제3회째, 및 제5회째의 첫 시작에 대해서는 취득되지 않는다. 다음으로, 타이밍 비교기(220)은 위상(d)에 대해 복수의 스트로브 신호에 의해 지정된 복수의 타이밍으로 동작 클럭 신호를 취득한다. 위상 d)에 대해서는, 제2회째의 첫 시작을 제외하고 미리 정해진 논리값이 취득되고 있다.
레지스터(245)는 각각의 위상에 대해, 동작 클럭 신호가 미리 정해진 논리값인 회수를 계측한다. 즉 도3의 예에 대해, 위상(c)에 대해 계측된 회수는 2회이며, 위상(d)에 대해 계측된 회수는 4회이다. 엣지 검출부(230)은 위상(c)에 대해 계측한 회수가 미리 정해진 역치(예를 들어, 3회) 이하이며, 위상(d)에 대해 계측한 회수가 미리 정해진 역치 이상인 것을 조건으로, 위상(c) 및 위상(d)의 사이에 동작 클럭 신호의 엣지가 있음을 검출한다. 즉 도3의 예에 대해, 위상(c) 및 위상(d)의 사이에 동작 클럭 신호의 엣지가 있는 것이 검출된다. 덧붙여 본 실시예에서 역치 란 예를 들어, 동작 클럭 신호의 논리값을 계측한 계측 회수의 반일 수 있다. 예를 들어, 엣지 검출부(230)가 어느 위상에 대해 100회의 논리값을 계측하는 경우에서는 역치는 50회일 수 있다.
이를 대신하여, 엣지 검출부(230)은 위상을 순차적으로 증가시키면서, 어느 위상에 대해 타이밍 비교기(220)이 계측한 회수가 역치 이상이 됨에 따라, 동작 클럭 신호의 엣지가 상기 위상과 실질적으로 동일한 위치에 있으면 이를 검출할 수 있다. 즉 본 도면에서는, 위상(d)에 대해 계측된 회수가 처음으로 역치 이상이 되므로, 동작 클럭 신호의 엣지가 위상(d)과 실질적으로 동일한 위치에 있으면 검출된다. 순차적으로 증가시키는 위상의 증분이 충분히 작으면, 이 방법에 따라 엣지를 정확히 검출할 수 있다.
또 다른 예로, 엣지 검출부(230)은 어느 제1 위상에서 동작 클럭 신호가 제1 논리값(예를 들어, 두개의 값 중 1)인 비율이 제2 논리값(예를 들어 두개의 값 중 0)인 비율 이하이며, 제2 위상에서 동작 클럭 신호가 제1 논리값인 비율이 제2 논리값인 비율 이상인 것을 조건으로, 제1 위상 및 제2 위상의 사이에 동작 클럭 신호의 엣지가 있음을 검출할 수 있다. 이 방법에 의하면, 특히 역치 없이도, 또한 복수의 위상 각각에 의해 생성되는 스트로브 신호의 회수가 서로 다른 경우에도, 동작 클럭 신호의 엣지를 적절히 검출할 수 있다.
도4는 파형 성형기(14)의 기능 구성을 나타낸다.
본 실시예의 파형 성형기(14)는 전자 디바이스(20)의 양부를 판정하기 위해서 전자 디바이스(20)에 입력하는 시험 신호를, 전자 디바이스(20)의 동작 클럭 신 호에 동기된 타이밍으로 전자 디바이스(20)에 공급하는 것을 목적으로 한다. 파형 성형기(14)는 전자 디바이스(20)의 입력 핀 마다 세트측 유니트(42)와 리셋측 유니트(45)와 시험 신호 공급부(420)을 포함한다. 세트측 유니트(42)는 시험 신호를 제1 논리값으로부터 제2 논리값에 변경하는 타이밍을 결정한다. 한편, 리셋측 유니트(45)는 시험 신호를 제2 논리값에서 제1 논리값으로 변경하는 타이밍을 결정한다.
시험 신호 공급부(420)은 세트측 유니트(42)로부터 제공받은 신호에 따라 시험 신호의 논리값을 변경한다. 또한, 시험 신호 공급부(420)은 리셋측 유니트(45)로부터 제공받은 신호에 따라 시험 신호의 논리값을 변경한다. 이 결과, 시험 신호 공급부(420)은 패턴 발생부(12)에 의해 입력된 패턴 신호를 레이트 신호와의 위상차를 원하는 크기로 하는 타이밍으로 출력한다. 이에 의해 전자 디바이스(20)에는 원하는 크기의 위상차에 의해 지연된 시험 신호가 공급된다.
세트측 유니트(42)는 지연 소자(405)와 지연부(410)을 포함한다. 세트측 유니트(42)는 패턴 신호를 패턴 발생부(12)로부터 취득하고, 기준 클럭을 주기 발생기(32)로부터 취득하고, 타이밍 신호를 타이밍 발생기(10)으로부터 취득한다. 또한, 세트측 유니트(42)는 제어부(30)으로부터 위상 비교부(18)에 의해 검출된 위상차에 근거하는 지연량 설정을 받는다.
지연부(410)은 위상 비교부(18)에 의해 검출된 위상차에 따라 시험 신호를 지연시켜, 동작 클럭 신호와 실질적으로 동기시킬 수 있도록 기준 클럭을 지연시키는 것으로, 주기 발생기(32)에 의해 발생된 레이트 신호와의 위상차가 원하는 크기 가 되는 신호를 생성한다. 구체적으로는, 지연부(410)은 지연량 레지스터(412)와 가산기(414)를 포함한다. 지연량 레지스터(412)는 제어부(30)으로부터 위상 비교부(18)에 의해 검출된 위상차에 근거하는 지연량 설정을 받는다. 가산기(414)는 타이밍 발생기(10)에 의해 입력된 타이밍 신호에 지연량을 가산하고 출력한다. 지연 소자(405)는 지연량의 가산된 타이밍 신호에 따라, 패턴 신호와 기준 클럭과의 논리적(論理積 )을 지연시킨 신호를 생성한다. 그리고, 지연 소자(405)는 생성된 신호를 시험 신호 공급부(420) 세트측 단자에 대해 출력한다.
뿐 만 아니라, 파형 성형부(14)는 어드레스 레지스터(430) 및 변조 메모리(440)을 더 포함할 수 있다. 변조 메모리(440)은 시험 신호의 변조량을 복수 저장하고 있다. 변조량은 레이트 신호에 대한 위상차로서 제공할 수 있다. 어드레스 레지스터(430)은 변조 메모리(440)에 제공되는 어드레스를 저장하고 있고, 이 어드레스를 변조 메모리(440)에 출력한다. 이 어드레스의 어드레스 값은 제어부(30)에 의해 설정될 수 있다. 즉 예를 들어, 제어부(30)은 어드레스 레지스터(430)의 어드레스 값을 순차적으로 변경하는 것에 의해, 변조 메모리(440)으로부터 순차적으로 다른 변조량을 출력시킨다. 이 변조량은 정의 값일 수도 있고 부의 값일 수도 있다. 지연부(410)은 변조 메모리(440)으로부터 출력되는 변조량을 기준 클럭의 위상차에 따라 이미 지연량 레지스터(412)로 설정된 지연량에 가산 또는 감산(즉 변조량이 정이라면 가산, 부라면 감산한다)함으로써, 시험 신호를 변조시킨다.
덧붙여 리셋측 유니트(45)는 시험 신호 공급부(420)의 리셋측 단자에 신호를 출력하는 것 이외에는, 세트측 유니트(42)로 유사한 구성을 가지므로 설명을 생략 한다.
이 구성에 의하면, 어드레스 레지스터(430)에 저장하는 어드레스 값을 순차적으로 변경함으로써, 입력신호의 지터에 대한 허용성을 시험할 수가 있다. 또한, 어드레스 값은 제어부(30)에 의해 변경할 수 있으므로, 지터 제어에 대한 유연성을 높일 수가 있다. 즉, 종래의 타이밍 세트(TS)를 이용한 제어에서는 지터의 주파수에 따라 제어용 레지스터 등을 시험 장치에 탑재한 위에 각 제어용 레지스터에 값을 설정하는 필요가 있었지만, 본 실시 형태와 관련되는 시험 장치에 따르면, 제어부(30)의 동작을 지시하는 프로그램에 의해 지터의 발생을 동적으로 제어할 수가 있다.
덧붙여 레이트 신호의 1주기내에 2개의 시험 신호가 출력되는 경우에는, 파형 성형부(14)는 제1 시험 신호에 지터를 제공하기 위한 제1 변조 메모리와 제2 시험 신호에 지터를 제공하기 위한 제2 변조 메모리를 포함할 수 있다. 이와 같은 구성에 의하면, 시험 신호 마다 독립적으로 지터를 제공할 수가 있어 시험의 응용을 확대할 수 있다.
도5는 비교 회로(16)의 기능 구성을 나타낸다.
본 실시예의 비교 회로(16)은 입력된 시험 신호에 따라 전자 디바이스(20)으로부터 출력되는 출력 신호를 전자 디바이스(20)의 동작 클럭 신호에 동기되는 타이밍으로 전자 디바이스(20)으로부터 취득하는 것을 목적으로 한다. 비교 회로(16)은 전자 디바이스(20)의 출력 핀 마다 지연량 레지스터(500)과 가산기(510)과 지연 소자(520)과 신호 취입부(530)과 판정부(540)을 포함한다. 지연량 레지스터(500)은 제어부(30)으로부터 위상 비교부(18)에 의해 검출된 위상차에 근거하는 지연량 설정을 받는다.
가산기(510)은 타이밍 발생기(10)에 의해 입력된 타이밍 신호에 그 지연량을 가산해 출력한다. 지연 소자(520)은 입력된 지연량에 따라 주기 발생기(32)에 의해 발생된 레이트 신호를 지연시켜 신호 취입부(530)에 입력한다. 신호 취입부(530)은 지연된 레이트 신호에 따라 전자 디바이스(20)으로부터 출력 신호를 취득한다. 판정부(540)은 취득된 출력 신호에 근거하여 시험의 성공 여부를 판정하고, 전자 디바이스(20)의 양부를 판단한다. 판단 결과는 제어부(30)등에 출력될 수 있다.
도6은 시험 장치(100)의 동작을 나타내는 플로차트이다.
우선, 주기 발생기(32)는 전자 디바이스(20)의 동작 주기에 따라 시험 주기를 정하는 레이트 신호의 발생을 개시한다(S600). 다음으로, 위상 비교부(18)은 전자 디바이스(20)가 발생한 전자 디바이스(20)의 동작 클럭 신호를 입력하고, 레이트 신호를 기준으로 하는 동작 클럭 신호의 위상차를 검출한다(S610). 위상차가 검출 되었을 경우에, 위상차 출력부(240)은 그 취지를 제어부(30)에 통지한다. 이에 따라, 제어부(30)은 시험 신호의 생성 개시를 패턴 발생부(12)등에 지시한다. 즉, 패턴 발생기(12)는 위상 비교부(18)에 의해 위상차가 검출되는 것을 조건으로서 전자 디바이스(20)를 시험하기 위한 시험 신호의 생성을 개시한다(S620). 지연부(410)은 검출된 위상차에 따라 시험 신호를 지연시켜 동작 클럭 신호와 실질적으로 동기시킨다(S630). 시험 신호 공급부(420)은 지연된 시험 신호를 전자 디바이스(20)에 공급한다(S640).
이상, 본 실시예에 따른 시험 장치(100)에 의하면, 전자 디바이스(20)가 독자적인 발진 회로에 의해 동작 클럭 신호를 발생시키고 있는 경우에도, 시험 장치(100)가 발생하는 레이트 신호를 동작 클럭 신호에 동기시킬 수가 있다. 이에 의해, 전자 디바이스(20)에 대한 신호 공급 및 전자 디바이스(20)으로부터의 신호 취득을 적절히 수행하고, 전자 디바이스(20)를 적절히 시험할 수가 있다. 신호의 동기는, 복수의 스트로브 신호에 의해 동작 클럭 신호의 엣지를 검출하는 것에 의해 실현된다. 이에 의해, 레이트 신호 및 동작 클럭 신호를 정확하게 또한 효율적으로 동기시킬 수가 있다.
도7은 시험 장치(100)의 다른 구성 예를 나타내는 도면이다.
도1에 따른 시험 장치(100)은 스트로브 신호의 위상을 순차적으로 쉬프트시키는 것으로, 동작 클럭 신호 및 레이트 신호의 위상차를 검출한다. 그리고, 검출한 위상차에 근거하여 지연 소자(405)의 지연량을 설정함으로써, 시험 장치(100) 및 전자 디바이스(20)의 동작을 동기시키고 있다. 이에 대해, 본 예의 시험 장치(100)은 스트로브 신호의 위상을 순차적으로 쉬프트시킴과 동시에, 시험 신호를 지연시키는 지연 소자의 지연량도 실질적으로 동일한 쉬프트 양으로 쉬프트시킨다.
그리고, 스트로브 신호가 동작 클럭 신호의 엣지를 검출했을 때, 스트로브 신호의 위상 및 지연 소자의 지연량을 기준값으로 함으로써, 시험 장치(100) 및 전자 디바이스(20)의 동작을 동기시킨다. 즉, 스트로브 신호의 위상을 쉬프트시켜 동작 클럭 신호와 동기시키는 처리가 도1의 시험 장치(100)에서의 레이트 신호 및 동작 클럭의 위상차를 검출하는 처리에 대응하고, 지연 소자의 지연량을 동시에 쉬프 트시키는 처리가 도1의 시험 장치(100)에서의 위상차에 따라 시험 신호를 지연시키는 처리에 대응한다.
시험 장치(100)은 드라이버부(560)(패턴 발생부(12) 및 파형 성형기(14)), 주기 발생기(32), 제어부(30), 제1 비교부(550－1), 제2 비교부(550－2), 및 판정부(540)을 포함한다. 타이밍 발생기(10), 패턴 발생부(12), 주기 발생기(32), 및 파형 성형기(14)는 도1에서 동일한 식별 부호를 부여하고 설명한 구성요소와 동일할 수 있다. 단, 파형 성형기(14)의 다른 구성 예를 도10에서 후술한다.
드라이버부(560)은 전자 디바이스(20)에 공급해야 할 시험 신호를 생성하고, 전자 디바이스(20)에 공급한다. 상기 드라이버부(560)은 도10에서 후술하는 드라이버 타이밍 생성부(300)가 생성하는 드라이버 타이밍에 따라 시험 신호를 출력한다. 드라이버 타이밍은 레이트 신호에 대해서 설정되는 상대 위상을 갖는 타이밍이다.
제1 비교부(550－1) 및 제2 비교부(550－2)는 전자 디바이스(20)가 출력하는 출력 신호의 위상과 주어지는 스트로브 신호의 위상을 비교한다. 스트로브 신호는 레이트 신호에 대해서 설정되는 상대 위상을 갖는 타이밍을 나타내는 신호이다.
본 예의 제1 비교부(550-1)는 전자 디바이스(20)의 동작 클럭 신호(DQS)를 해당 출력 신호로서 수신하여 제1 스트로브 신호와 비교한다. 또한, 제2 비교부(550－2)는 전자 디바이스(20)가 시험 신호에 따라 출력하는 데이터 신호(DQ)를 해당 출력 신호로서 수신하고 제2 스트로브 신호와 비교한다. 여기서, 위상 비교란 스트로브 신호의 타이밍에서의 출력 신호의 논리값을 검출하는 처리일 수 있다. 예를 들어 제1 비교부(550-1) 및 제2 비교부(550-2)는 레이트 신호의 각 사이클에서 전자 디바이스(20)의 출력 신호의 논리값을 제공되는 스트로브 신호의 타이밍으로 샘플링할 수 있다.
판정부(540)은 제1 비교부(550－1) 및 제2 비교부(550－2)가 검출하는 출력 신호의 논리값에 근거하여 전자 디바이스(20)의 양부를 판정한다. 예를 들어, 판정부(540)은 데이터 신호(DQ)의 논리 패턴과 기대되는 논리 패턴을 비교함으로써, 전자 디바이스(20)의 양부를 판정할 수 있다. 또한 판정부(540)은 제1 비교부(550－1) 및 제2 비교부(550－2)가 검출하는 논리값의 천이 타이밍 차이에 근거하여, 동작 클럭 신호(DQS) 및 데이터 신호(DQ)의 위상차를 검출할 수 있다. 판정부(540)은 해당 위상차가 소정의 범위 내 인지 아닌지에 따라 전자 디바이스(20)의 양부를 판정할 수 있다.
제어부(30)은 제공되는 프로그램에 근거하여 시험 장치(100)을 제어하고, 전자 디바이스(20)의 시험을 실시한다. 또한, 제어부(30)은 제공되는 프로그램에 근거하여 상기에서와 같이 시험 장치(100) 및 전자 디바이스(20)의 동작을 동기시킨다. 시험 장치(100) 및 전자 디바이스(20)의 동기는 전자 디바이스(20)에 시험 신호를 입력하기 전에 수행될 수 있다. 동작 클럭 신호는 전자 디바이스(20)가 독립적으로 발생하는 신호일 수 있다. 이러한 경우, 전자 디바이스(20)에 시험 신호를 입력하지 않고서도 동작 클럭 신호에 근거하여 시험 장치(100) 및 전자 디바이스(20)를 동기시킬 수가 있다.
또한, 전자 디바이스(20)은 시험 장치(100)으로부터 제공되는 클럭에 따라 동작하는 디바이스일 수 있다. 이러한 경우, 시험 장치(100)은 전자 디바이스(20) 에 동작 클럭 신호에 입력하고, 시험 장치(100) 및 전자 디바이스(20)를 동기시키는 처리를 실시할 수 있다. 또한, 이와 같은 처리를 실시하게 하는 프로그램은 예를 들어 이용자로부터 제공될 수 있다. 또한 제어부(30)은 패턴 발생부(12)등에 포함될 수 도 있다.
도8은 시험 장치(100)의 동작의 일례를 나타내는 타이밍 차트이다.
주기 발생기(32)는 전자 디바이스(20)의 동작 클럭 신호(DQS)에 동기된 레이트 신호를 생성한다. 동작 클럭 신호(DQS) 및 레이트 신호는 독립적으로 생성되므로, 도8에 도시된 바와 같이 위상차를 가지는 경우가 있다.
우선, 제어부(30)은 전자 디바이스(20)에 시험 신호를 입력하기 전에, 제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍을 실질적으로 동일한 쉬프트 양으로 쉬프트시키는 것으로, 각각의 타이밍을 적절히 설정한다. 제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍의 쉬프트는 동시에 실시하는 것이 바람직하다.
제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍은 레이트 신호에 대해서 가져야 할 상대 위상(스트로브 위치)이 이용자로부터 제공되는 프로그램 등에 의해 미리 설정된다.
본 예에서 제1 스트로브 신호는 레이트 신호에 대한 위상차로서 Tl(=0)가 설정되고, 제2 스트로브 신호는 해당 위상차로서 T2가 설정되고, 제3 스트로브 신호는 해당 위상차로서 T3가 설정된다.
제어부(30)은 레이트 신호의 각 사이클에서 제1 스트로브 신호의 상대 위상 의 설정을 순차적으로 변화시킨다. 본 예에서 제어부(30)은 레이트 신호의 각 사이클에서, 제1 스트로브 신호의 상대 위상의 설정을 a씩 증가시킨다. 동시에 제어부(30)은 실질적으로 동일한 변화량(본 예에서는 증가량 a)으로, 제2 스트로브 신호 및 드라이버 타이밍의 상대 위상의 설정을 변화시킨다.
이때, 제1 비교부(550－1)은 제1 스트로브 신호의 위상(타이밍)에 있어서의 DQS의 논리값을 검출한다. 본 예에서 레이트 신호의 제 1사이클 및 제 2사이클로 논리값 L를 검출한다. 또한, 레이트 신호의 제 3사이클로 논리값 H를 검출한다.
제어부(30)은 판정부(540)에서 제1 비교부(550－1)이 검출한 논리값과 소정의 기대치를 비교한 비교 결과를 수신하고, 해당 비교 결과에 근거하여 제1 스트로브 신호 및 DQS의 위상이 실질적으로 일치했는지를 판정할 수 있다. 예를 들어 판정부(540)에는 제1 비교부(550－1)에 대응하는 기대치로서 H논리가 설정되어 있고, 제어부(30)은 판정부(540)에서의 판정 결과가 페일(기대치와 불일치)에서 패스(기대치와 일치)로 천이 했을 경우에 위상이 실질적으로 일치했다고 판정할 수 있다.
이상, 시험 장치(100) 및 전자 디바이스(20)를 동기시키는 처리를 실시하는 동안, 제2 비교부(550－2)에 대응하는 기대치는 판정부(540)으로 설정되지 않을 수 있다 (즉, 돈 케어(don't care)의 기대치일 수 있다). 또한, 도7에서 판정부(540)은 각 비교부(550)에 공통되도록 설치되지만, 판정부(540)은 비교부(550)마다 설치될 수 있다. 또한, 제어부(30)은 패턴 발생부(12)에 포함될 수 도 있다. 시험 장치(100) 및 전자 디바이스(20)를 동기시키는 처리를 실시하는 경우, 제어부(30)은 미리 지정된 비교부550(본 예에서는 제1 비교부(550－1))에 대응하는 비교 결과가 패스가 되는 타이밍에 근거하여 각 핀의 타이밍을 설정한다.
또한, 제어부(30)은 제1 비교부(550－1)이 검출하는 논리값을 수신하고, 해당 논리값에 근거하여 제1 스트로브 신호 및DQS의 위상이 실질적으로 일치했는지를 판정할 수 있다. 예를 들어 제어부(30)은 제1 비교부(550-1)가 검출하는 DQS의 논리값이 미리 정해진 논리값으로 변화 했을 경우에, 제1 스트로브 신호 및 DQS의 위상이 실질적으로 일치했다고 판정한다. 본 예에서, 제1 비교부(550－1)은 DQS의 논리값이 H논리로 변화했을 경우에, 제1 스트로브 신호 및 DQS의 위상이 실질적으로 일치했다고 판정한다.
제어부(30)은 제1 스트로브 신호 및DQS의 위상이 실질적으로 일치했을 경우에, 제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍의 상대 위상의 설정 변화를 정지시킨다. 이때, 제1 비교부(550－1), 제2 비교부(550－2), 및 드라이버부(560)에는 해당 상대 위상이 저장된다. 도8의 예에서는, 제1 비교부(550－1)은 상대 위상(2a)를 저장한다. 또한 제2 비교부(550－2)는 상대 위상(T2＋2a)를 저장한다. 또한 드라이버부(560)은 상대 위상(T3＋2a)를 저장한다.
이와 같이, 제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍의 설정을 실시한 후, 제어부(30)은 드라이버부(560)에 시험 신호를 출력시켜, 전자 디바이스(20)의 시험을 실시한다. 이때, 드라이버부(560)에는 상대 위상(T3＋2a)가 저장되어 있으므로, 시험 신호는 DQS에 대해서 원하는 위상차(본 예에서는 T3)를 가지게 된다. 상기 시험 장치(100) 및 전자 디바이스(20)를 동기시키는 처리와 전자 디바이스(20)에 시험 신호를 입력하는 시험을 실시하는 처리를 통해 시험 장 치(100)은 레이트 신호를 연속하여 생성한다. 이에 의해, 시험 장치(100) 및 전자 디바이스(20)를 동기시킨 상태를 유지하고, 전자 디바이스(20)의 시험을 실시할 수가 있다.
그리고, 제2 비교부(550－2)는 전자 디바이스(20)가 출력하는 데이터 신호(DQ)를 샘플링한다. 이때, 제2 비교부(550－2)에는 상대 위상(T2＋2a)가 저장되어 있으므로, DQ에 대해서 원하는 타이밍으로 샘플링을 실시할 수가 있다. 상기 데이터 신호(DQ)는 동작 클럭 신호(DQS)에 동기하여 출력되는 신호이다.
이와 같은 처리에 의해, 시험 장치(100) 및 전자 디바이스(20)를 동기시켜 시험할 수가 있다. 이 때문에, 전자 디바이스(20)를 적절히 시험할 수가 있다. 또한, 본 예에서 시험 장치(100)은 레이트 신호의 각 사이클에서 1회의 샘플링을 실시하므로, 도2에서 설명한 엣지 검출부(230)을 포함하지 않아도 된다. 또한, 시험 장치(100)은 레이트 신호 및 동작 클럭 신호의 위상차의 구체적인 값을 검출하지 않는다. 이 때문에, 도2에서 설명한 위상차 출력부(240)을 포함하지 않아도 된다. 이 때문에, 본 예에서 시험 장치(100)은 비교적에 작은 회로 규모로 전자 디바이스(20)를 적절히 시험할 수가 있다.
도9는 제1 비교부(550-1) 및 제2 비교부(550-2)의 구성의 일례를 나타내는 도면이다.
제1 비교부(550-1) 및 제2 비교부(550－2)는 도9에 도시된 구성을 각각 포함한다. 즉, 제1 비교부(550－1) 및 제2 비교부(550－2)는 동일한 구성을 가질 수 있다. 이하에서는, 제1 비교부(550－1) 및 제2 비교부(550-2)를 총칭하여 비교 부(550)로 설명한다.
비교부(550)은 스트로브 생성부(200) 및 타이밍 비교기(220)을 포함한다. 타이밍 비교기(220)은 전자 디바이스(20)의 출력 신호(DQ, 또는 DQS)의 논리값을, 제공되는 스트로브 신호에 따라 검출한다. 타이밍 비교기(220)은 검출한 논리값을 판정부(540) 및 제어부(30)에 출력한다.
스트로브 생성부(200)은 지연 소자(210), 리니어 상승 메모리(250), 분해능 설정부(252), 및 스트로브 쉬프트부(270)을 포함한다. 또한, 스트로브 생성부(200)에는, 예를 들어 타이밍 발생기(10)으로부터, 레이트 신호에 대해서 가져야 할 상대 위상의 초기치를 나타내는 타이밍 신호(T)가 제공된다. 타이밍 신호(T)는 도8에서 설명한 상대 위상 Tl(=0) 또는 T2에 대응한다.
분해능 설정부(252)는 스트로브 신호의 위상을 레이트 신호의 사이클 마다 순차적으로 변화시킬 때의 사이클 마다의 단위 변화량을 나타내는 분해능 데이터(a)를 저장한다. 타이밍 발생기(10)으로부터 제공되는 타이밍 신호(T), 및 분해능 데이터(a)는 이용자에 의해 미리 설정될 수 있다. 예를 들어, 이용자로부터 제공되는 프로그램에 따라 제어부(30)가 설정할 수 있다.
스트로브 쉬프트부(270)은 타이밍 신호(T) 및 분해능 데이터(a)를 수신하고, 수신한 데이터에 근거하여 지연 소자(210)의 지연량을 제어하는 지연 설정 데이터를 생성한다. 지연 소자(210)은 도2에서 설명한 지연 소자(210)과 같이 주기 발생기(32)로부터 제공되는 레이트 신호를 제공되는 제어 신호에 따른 지연량으로 지연하고, 스트로브 신호로서 출력한다.
리니어 상승 메모리(250)은 스트로브 쉬프트부(270)으로부터 제공되는 지연 설정 데이터에 따른 제어 신호를 지연 소자(210)에 공급한다. 리니어 상승 메모리(250)은 각각의 지연 설정 데이터와 지연 소자(210)에게 제공해야 하는 제어 신호를 대응되는 테이블을 저장할 수 있다. 예를 들어 리니어 상승 메모리(250)은 각각의 지연 설정 데이터가 가리키는 지연량과 지연 소자(210)이 실제로 생성하는 지연량이 일치하도록, 제어 신호를 지연 설정 데이터에 대응시킨다.
스트로브 쉬프트부(270)은 지연 소자(210)의 지연량을 타이밍 신호(T)에 나타나는 초기 지연량에서 분해능 데이터(a)에 나타나는 쉬프트 양으로 순차적으로 변화시킨다. 예를 들어, 스트로브 쉬프트부(270)은 T, T＋a, T＋2a, : 로 순차적으로 변화하는 지연 설정 데이터를 출력한다.
스트로브 쉬프트부(270)은 논리적회로(254), 쉬프트 가산부(256), 데이터 저장부(258), 및 오프셋 가산부(262)를 포함한다. 논리적회로(254)는 분해능 설정부(252)로부터 제공되는 분해능 데이터(a)와 제어 신호와의 논리적을 출력한다.
쉬프트 가산부(256)은 논리적회로(254)가 통과시킨 만큼 분해능 데이터(a), 및 데이터 저장부(258)이 출력하는 데이터의 데이터 값을 가산하여 출력한다. 데이터 저장부(258)은 쉬프트 가산부(256)가 출력한 데이터를 저장하고 출력한다. 즉, 논리적회로(254)에 H논리의 제어 신호가 제공되고 있는 동안, 쉬프트 가산부(256)가 출력하는 데이터 값은, a, 2a, 3 a, : , 와 같이 분해능 데이터(a)만큼 증가한다. 또한, 쉬프트 가산부(256)은 레이트 신호와 동기하고, 데이터 저장부(258)이 출력하는 데이터에 분해능 데이터(a)를 가산하여 출력 할 수 있다.
제어부(30)은 시험 장치(100) 및 전자 디바이스(20)의 동작을 동기시키는 처리를 개시하고 나서, 제1 스트로브 신호 및 DQS의 위상이 실질적으로 일치할 때까지 H논리의 제어 신호를 논리적회로(254)에게 제공한다. 또한, 제1 스트로브 신호 및 DQS의 위상이 일치함을 검출했을 경우에, 제어 신호의 논리값을 L논리로 천이시킨다. 제어 신호의 논리값을 L논리로 천이시킴으로써, 제1 스트로브 신호 및 DQS의 위상이 일치함을 검출했을 때, 각각의 스트로브 신호의 상대 위상(본 예에서는 상대 위상의 쉬프트 양)이 데이터 저장부(258)에 저장된다. 이와 같은 제어에 의해, 도8에서 설명한 동작을 실시할 수 있다. 제어부(30)에는 제어부(30)에 해당 처리를 실행시키는 명령을 포함하는 프로그램이 포함될 수 있다.
오프셋 가산부(262)는 데이터 저장부(258)이 출력하는 데이터 값과 타이밍 신호(T)의 데이터 값을 가산하고, 리니어 상승 메모리(250) 및 위상차 출력부(240)에 출력한다. 이와 같은 구성에 의해, 상술한 것처럼, T, T＋a, T＋2a, : 로 순차적으로 변화하는 지연 설정 데이터를 생성할 수가 있다. 이와 같은 구성에 의해, 임의의 초기위상, 임의의 분해능으로 스트로브 신호의 위상을 쉬프트시켜, 각각의 스트로브 신호와 동작 클럭(DQS)를 동기시킬 수가 있다.
이상, 본 예에서의 스트로브 생성부(200)은 도2에서 설명한 구성을 이용할 수가 있다. 이 경우, 오프셋 가산부(262)의 출력이 위상차 출력부(240)에 공급될 수 있다.
또한, 도3에서 설명한 것처럼, 위상(a)~(d) 등의 각각의 위상에서 각각 복수회 스트로브 신호를 생성하는 경우, 해당 복수회 스트로브 신호를 생성하는 동안 논리적회로(254)에는 L논리의 제어 신호가 제공될 수 있다. L논리의 제어 신호가 제공되는 동안, 쉬프트 가산부(256)은 데이터 저장부(258)이 출력하는 데이터에 영(0)을 가산하여 출력하므로, 지연 설정 데이터는 변화하지 않는다. 즉, 해당 위상에서 복수 회의 스트로브 신호를 생성된다. 그리고, 해당 위상에서, 소정의 회수, 스트로브 신호를 생성했을 경우에, H논리의 제어 신호가 제공되어 지연 설정 데이터에 분해능 데이터(a)가 가산된다. 이와 같은 처리를 반복함으로써, 도3에서 설명한 것처럼 각각의 위상에서 복수 회 스트로브 신호를 생성할 수가 있다. 또한, 제어 신호가 H논리 또는 L논리를 나타내는 타이밍은 타이밍 신호(T), 분해능 데이터(a)와 같이 이용자로부터 제공되는 프로그램에 따라 제어될 수 있다.
또한, 이상의 예에서는, 레이트 신호의 각 사이클로 하나의 스트로브 신호를 생성하는 예를 설명했지만, 다른 예에서는 레이트 신호의 각 사이클로 복수의 스트로브 신호를 생성 할 수 있다. 예를 들어, 전자 디바이스(20)의 하나의 출력 핀에 대해서 도9에 도시된 비교부(550)을 복수 할당하는 것으로, 레이트 신호의 각 사이클에서 다른 복수의 타이밍으로 동작 클럭(DQS)를 샘플링 할 수가 있다. 이 경우, 예를 들어 타이밍 신호(T)의 데이터 값을 복수의 비교부(550)에서 달라지도록 할 수 있다. 그리고, 복수의 비교부(550)가 동작 클럭(DQS)를 분기하여 제공함으로써, 레이트 신호의 각 사이클에서 복수의 타이밍으로 동작 클럭(DQS)를 샘플링 할 수가 있다.
도10은 도7에 도시된 파형 성형기(14)의 구성의 일례를 나타내는 도면이다.
본 예에서 파형 성형기(14)는 도4에 도시된 파형 성형기(14)의 구성에서 지 연부(410) 및 지연 소자(405) 대신에 드라이버 타이밍 생성부(300)을 포함한다. 상술한 바와 같이, 드라이버 타이밍 생성부(300)은 드라이버부(560)가 시험 신호를 출력하는 타이밍을 레이트 신호에 대해서 설정되는 상대 위상을 갖는 드라이버 타이밍으로 제어한다.
드라이버 타이밍 생성부(300)은 도9에 관련하여 설명한 스트로브 생성부(200)으로 동일한 구성을 가질 수 있다. 단, 지연 소자(210)에는 패턴 신호와 기준 클럭과의 논리적이 입력된다. 또한, 지연 소자(210)의 출력은 시험 신호 공급부(420)에 접속된다. 즉, 지연 소자(210)은 도4에 도시된 지연 소자(405)에 대응한다.
드라이버 타이밍 생성부(300)에는, 예를 들어 타이밍 발생기(10)으로부터, 레이트 신호에 대해서 가져야 할 상대 위상의 초기치를 나타내는 타이밍 신호(T)가 주어진다. 타이밍 신호(T)는 도8에서 설명한 상대 위상(T3)에 대응한다.
분해능 설정부(252)는 드라이버 타이밍의 위상을 레이트 신호의 사이클 마다 순차적으로 변화시킬 때 사이클 마다의 단위 변화량을 나타내는 분해능 데이터(a)를 저장한다. 타이밍 발생기(10)으로부터 제공되는 타이밍 신호(T) 및 분해능 데이터(a)는 이용자에 의해 미리 설정될 수 있다. 예를 들어, 이용자로부터 제공되는 프로그램에 따라 제어부(30)가 설정 할 수 있다. 또한, 제1 비교부(550－1), 제2 비교부(550－2), 및 드라이버부(560)으로 설정되는 분해능 데이터(a)는 동일할 수 있다.
스트로브 쉬프트부(270)은 도9 또는 도10에서 설명한 스트로브 쉬프트 부(270)와 동일할 수 있다. 제어부(30)은 시험 장치(100) 및 전자 디바이스(20)의 동작을 동기시키는 처리를 개시하고 나서, 제1 스트로브 신호 및 DQS의 위상이 실질적으로 일치할 때까지, H논리의 제어 신호를 스트로브 쉬프트부(270)의 논리적회로(254)에게 제공한다. 또한, 제1 스트로브 신호 및DQS의 위상이 일치함을 검출했을 경우에, 제어 신호의 논리값을 L논리로 천이시킨다.
제어 신호의 논리값을 L논리로 천이시킴으로써 제1 스트로브 신호 및 DQS의 위상이 일치함을 검출했을 때, 드라이버 타이밍의 상대 위상(본 예에서는 상대 위상의 쉬프트 양)이 데이터 저장부(258)에 저장된다. 이와 같은 제어에 의해, 도8에서 설명한 동작을 실시할 수가 있다. 제어부(30)에는 제어부(30)에 해당 처리를 실행시키는 명령을 포함하는 프로그램이 포함될 수 있다. 이와 같은 구성에 의해, 임의의 초기위상, 임의의 분해능으로 스트로브 신호의 위상을 쉬프트시켜, 각각의 스트로브 신호와 동작 클럭(DQS)를 동기시킬 수 있다.
도11은 제어부(30)에 제공될 수 있는 프로그램에 포함되는 명령군의 일례를 나타내는 도면이다.
본 예에서는, 제어부(30)에 제공될 수 있는 프로그램 중에서 시험 장치(100)와 전자 디바이스(20)를 동기시키는 처리를 실시하는 개소를 나타낸다.
해당 프로그램에는 전자 디바이스(20)가 출력하는 동작 클럭 신호가 안정될 때까지, 시험 장치(100)을 대기시키는 공루프 명령이 포함된다. 루프 회수는 이용자등이 정할 수 있다.
또한 해당 프로그램에는 공루프 명령을 실행한 후에, 패턴 발생부(12)의 파 이프 라인에 의한 데이터 전송을 맞추는 더미 사이클 명령이 포함된다. 이러한 사이에, 비교부(550)은 스트로브 신호 및 출력 신호의 위상을 비교한다. 해당 프로그램에는 비교부(550)이 위상 비교하도록 하는 비교 명령이 포함될 수 있다.
또한, 해당 프로그램에는 제1 스트로브 신호, 제2 스트로브 신호, 및 드라이버 타이밍의 상대 위상을 쉬프트시키는 쉬프트 명령(TM_INC)이 포함된다. 제어부(30)은 쉬프트 명령을 실행함으로써 각각의 상대 위상의 설정을 변경한다. 또한, 해당 프로그램에는 DQS 및 제1 스트로브 신호의 위상이 실질적으로 일치할 때까지, 쉬프트 명령을 반복하게 하는 루프 명령(If=pASS) JMP LPl)이 포함된다.
예를 들어 제어부(30)은 DQS 및 제1 스트로브 신호의 위상이 실질적으로 일치할 때까지 루프 명령을 실행함으로써, 도9 등에 도시된 제어 신호로서 H논리를 출력하는 동작을 실시할 수 있다. 이와 같은 프로그램을 실행함으로써, 시험 장치(100)로 전자 디바이스(20)를 동기시킬 수가 있다.
상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
이상으로부터 분명한 바와 같이, 본 발명의 실시 형태에 의하면, 고주파수의 신호를 이용한 시험을 수행하기 위하여 FET 스위치의 온 저항을 크게 한 경우일지라도, 당해 온 저항의 변동에 의한 비교기의 전압비교 정밀도의 열화를 저감할 수 있다.

Claims (20)

  1. 피 시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교부;
    상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생부;
    상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연부; 및
    지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급부를 포함하는 시험 장치.
  2. 제1항에 있어서, 상기 위상 비교부는,
    상기 레이트 신호에 대한 위상을 순차적으로 변화시키면서 스트로브 신호를 생성하는 스트로브 생성부;
    각각의 상기 스트로브 신호에 의해 지정된 타이밍으로 상기 동작 클럭 신호를 취득하는 타이밍 비교기;
    각각의 타이밍에서 상기 동작 클럭 신호의 값에 근거하여, 상기 동작 클럭 신호의 엣지를 검출하는 엣지 검출부; 및
    상기 레이트 신호의 엣지에 대한 상기 동작 클럭 신호의 엣지의 위치에 근거하는 상기 위상차를 출력하는 위상차 출력부를 포함하는 시험 장치.
  3. 제2항에 있어서,
    상기 스트로브 생성부는 상기 레이트 신호에 대한 제1 위상 및 제2 위상 각각에 대해, 복수의 상기 스트로브 신호를 생성하고,
    상기 타이밍 비교기는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해 상기 복수의 스트로브 신호에 의해 지정된 복수의 상기 타이밍으로 상기 동작 클럭 신호를 취득하고,
    상기 엣지검출부는 상기 제 1 위상에서 상기 동작 클럭 신호가 제1 논리값인 비율이 제2 논리값인 비율 이하이며, 상기 제 2 위상에서 상기 동작 클럭 신호가 제1 논리값인 비율이 제2 논리값인 비율 이상인 것을 조건으로서, 상기 제 1 위상 및 상기 제 2 위상의 사이에 상기 동작 클럭 신호의 엣지가 있음을 검출하는 시험 장치.
  4. 제2항에 있어서,
    상기 스트로브 생성부는 상기 레이트 신호에 대한 제1 위상 및 제2 위상 각각에 대해, 미리 정해진 수의 상기 스트로브 신호를 생성하고,
    상기 타이밍 비교기는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해, 각각의 상기 스트로브 신호에 의해 지정된 복수의 상기 타이밍으로 상기 동작 클럭 신호를 취득하고,
    상기 위상 비교부는 상기 제 1 위상 및 상기 제 2 위상 각각에 대해, 상기 동작 클럭 신호가 미리 정해진 논리값인 회수를 계측하는 카운트부를 더 포함하고,
    상기 엣지 검출부는 상기 제 1 위상에 대해 계측한 상기 회수가 미리 설정된 역치 이하이며, 상기 제 2 위상에 대해 계측한 상기 회수가 상기 역치 이상인 것을 조건으로서, 상기 제 1위상 및 상기 제 2 위상 사이에 상기 동작 클럭 신호의 엣지가 있음을 검출하는 시험 장치.
  5. 제4항에 있어서,
    상기 스트로브 생성부는 상기 위상을 순차적으로 증가 또는 감소시키면서 각각의 상기 위상에 대해 상기 미리 정해진 수의 상기 스트로브 신호를 생성하고,
    상기 엣지 검출부는 상기 위상의 하나에 대해 상기 카운트부가 계측한 상기 회수가 상기 역치 이상이 됨에 따라, 상기 동작 클럭 신호의 엣지가 해당 위상과 실질적으로 동일한 위치에 있음을 검출하는 시험 장치.
  6. 제2항에 있어서, 상기 스트로브 생성부는
    상기 레이트 신호에 대한 상기 위상 변조량을 저장하는 변조 메모리; 및
    상기 변조 메모리에 제공하는 어드레스를 출력하는 어드레스 레지스터를 더 포함하고,
    상기 어드레스를 순차적으로 증가 또는 감소한 결과 상기 변조 메모리로부터 읽혀지는 상기 변조량에 근거하여 상기 레이트 신호에 대한 위상을 정하는 상기 스트로브 신호를 생성하는 시험 장치.
  7. 제2항에 있어서, 상기 위상차 출력부는
    상기 위상차를 나타내는 위상차 정보를 저장하는 레지스터를 포함하는 시험 장치.
  8. 제7항에 있어서,
    해당 시험 장치에 의한 상기 피 시험 디바이스의 시험을 제어하는 제어부를 더 포함하고,
    상기 위상차 출력부는 상기 위상차를 검출했을 경우에 상기 위상차를 검출한 것을 상기 제어부에 통지하고,
    상기 제어부는 상기 위상차의 검출이 통지됨에 따라, 상기 레지스터에 저장된 상기 위상차 정보를 읽어내 상기 지연부의 지연량을 설정하고, 상기 피 시험 디바이스를 시험하기 위한 상기 시험 신호의 생성을 상기 시험 신호 발생부에 지시하는 시험 장치.
  9. 제1항에 있어서, 상기 시험 신호 발생부는
    상기 위상 비교부에 의해 상기 위상차가 검출되는 것을 조건으로 상기 피 시험 디바이스를 시험하기 위한 상기 시험 신호의 생성을 개시하는 시험 장치.
  10. 제1항에 있어서,
    상기 시험 신호의 변조량을 복수 저장하는 변조 메모리;
    상기 변조 메모리의 어드레스를 지정하는 어드레스 레지스터; 및
    상기 어드레스 레지스터의 어드레스 값을 순차적으로 변경함에 따라 상기 변조 메모리가 순차적으로 다른 변조량을 출력하도록 하는 제어부를 더 포함하고
    상기 지연부는
    상기 변조 메모리로부터 출력된 변조량을 상기 위상차에 따라 설정하는 상기 지연량에 가산 또는 감산함에 따라 상기 시험 신호를 변조시키는 시험 장치.
  11. 피 시험 디바이스를 시험하는 시험 방법에 있어서,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생 단계;
    상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교 단계;
    상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생 단계;
    상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연 단계; 및
    지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급 단계를 포함하는 시험 방법.
  12. 피 시험 디바이스를 시험하는 시험 장치용인 프로그램에 있어서,
    상기 시험 장치를,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 입력하고, 상기 레이트 신호를 기준으로 하는 상기 동작 클럭 신호의 위상차를 검출하는 위상 비교부;
    상기 레이트 신호에 동기하여, 상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하는 시험 신호 발생부;
    상기 위상차에 따라 상기 시험 신호를 지연시켜, 상기 동작 클럭 신호와 실질적으로 동기시키는 지연부; 및
    지연된 상기 시험 신호를 상기 피 시험 디바이스에 공급하는 시험 신호 공급부로서 기능시키는 프로그램.
  13. 피 시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 스트로브 신호를 발생하는 스트로브 생성부;
    상기 피 시험 디바이스가 출력하는 출력 신호의 위상과 상기 스트로브 신호의 위상을 비교하는 타이밍 비교기;
    상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하여 상기 피 시험 디바이스에 공급하는 드라이버부;
    상기 드라이버부가 상기 시험 신호를 출력하는 타이밍을 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 드라이버 타이밍으로 제어하는 드라이버 타이밍 생성부; 및
    상기 타이밍 비교기에서 상기 출력 신호와 상기 스트로브 신호의 위상이 실질적으로 일치함을 검출할 때까지 상기 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키고, 실질적으로 동일한 변화량으로 상기 드라이버 타이밍의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부를 포함하는 시험 장치.
  14. 제13항에 있어서,
    상기 타이밍 비교기는 상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호를 상기 출력 신호로서 제공받고,
    상기 제어부는 상기 피 시험 디바이스에 상기 시험 신호를 공급하기 전에 상기 스트로브 신호 및 상기 드라이버 타이밍의 상대 위상의 설정을 순차적으로 변화시켜, 상기 동작 클럭 신호와 상기 스트로브 신호의 위상이 실질적으로 일치할 때의 각각의 상기 상대 위상의 설정을 상기 스트로브 생성부 및 상기 드라이버 타이밍 생성부에 저장시키는 시험 장치.
  15. 제13항에 있어서,
    상기 시험 장치는,
    상기 피 시험 디바이스가 발생한 피 시험 디바이스의 동작 클럭 신호를 상기 출력 신호로서 제공받는 제1 상기 타이밍 비교기;
    상기 제 1 타이밍 비교기에 제1 상기 스트로브 신호를 공급하는 제1 상기 스트로브 생성부;
    상기 피 시험 디바이스가 상기 시험 신호에 따라 출력하는 데이터 신호를 상기 출력 신호로서 제공받는 제2 상기 타이밍 비교기; 및
    상기 제 2 타이밍 비교기에 제2 상기 스트로브 신호를 공급하는 제2 상기 스트로브 생성부를 포함하고,
    상기 제어부는
    상기 제 1 타이밍 비교기에 대해 상기 동작 클럭 신호와 상기 제 1 스트로브 신호의 위상이 실질적으로 일치함을 검출할 때까지, 상기 제 1 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키고, 상기 제 1 스 트로브 신호와 실질적으로 동일한 변화량으로 상기 제 2 스트로브 신호 및 상기 드라이버 타이밍의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 시험 장치.
  16. 제13항에 있어서, 상기 제어부는
    상기 스트로브 신호 및 상기 드라이버 타이밍의 상기 상대 위상의 설정을 순차적으로 쉬프트시키는 쉬프트 명령; 및
    상기 출력 신호 및 상기 스트로브 신호의 위상이 실질적으로 일치할 때까지, 상기 쉬프트 명령을 반복하게 하는 루프 명령을 포함하는 프로그램을 실행하는 시험 장치.
  17. 제13항에 있어서,
    상기 타이밍 비교기는 상기 스트로브 신호의 위상에서의 상기 출력 신호의 논리값을 검출하고,
    상기 제어부는 상기 스트로브 신호의 각각의 상기 상대 위상의 설정에 대해서 상기 타이밍 비교기가 검출하는 상기 출력 신호의 논리값이 미리 정해진 논리값으로 변화 했을 경우에, 상기 스트로브 신호 및 상기 출력 신호의 위상이 실질적으로 일치했다고 판정하는 시험 장치.
  18. 피 시험 디바이스를 시험하는 시험 장치에 있어서,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제1 스트로브 신호를 발생하는 제1 스트로브 생성부;
    상기 피 시험 디바이스가 발생한 상기 피 시험 디바이스의 동작 클럭 신호의 위상과 상기 제 1 스트로브 신호의 위상을 비교하는 제1 타이밍 비교기
    상기 레이트 신호에 대해서, 설정되는 상대 위상을 갖는 제2 스트로브 신호를 발생하는 제2 스트로브 생성부
    입력되는 시험 신호에 따라 상기 피 시험 디바이스가 출력하는 데이터 신호의 위상과 상기 제 2 스트로브 신호의 위상을 비교하는 제2 타이밍 비교기; 및
    상기 제 1 타이밍 비교기에 대해, 상기 동작 클럭 신호와 상기 제 1 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지 상기 제 1 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 실질적으로 동일한 변화량으로 상기 제 2 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부를 포함하는 시험 장치.
  19. 피 시험 디바이스를 시험하는 시험 장치를 기능시키는 프로그램에 있어서,
    상기 시험 장치를,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 스트로브 신호를 발생하는 스트로브 생성부;
    상기 피 시험 디바이스가 출력하는 출력 신호의 위상과 상기 스트로브 신호의 위상을 비교하는 타이밍 비교기;
    상기 피 시험 디바이스에 공급해야 할 시험 신호를 생성하여 상기 피 시험 디바이스에 공급하는 드라이버부;
    상기 드라이버부가 상기 시험 신호를 출력하는 타이밍을 상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 드라이버 타이밍으로 제어하는 드라이버 타이밍 생성부; 및
    상기 타이밍 비교기에서 상기 출력 신호와 상기 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지, 상기 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 실질적으로 동일한 변화량으로 상기 드라이버 타이밍의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부로서 기능시키는 프로그램.
  20. 피 시험 디바이스를 시험하는 시험 장치를 기능시키는 프로그램에 있어서,
    상기 시험 장치를,
    상기 피 시험 디바이스의 동작 주기에 따른 시험 주기를 정하는 레이트 신호를 발생하는 주기 발생기;
    상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제1 스트로브 신호를 발생하는 제1 스트로브 생성부;
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    상기 레이트 신호에 대해서 설정되는 상대 위상을 갖는 제2 스트로브 신호를 발생하는 제2 스트로브 생성부;
    입력되는 시험 신호에 따라 상기 피 시험 디바이스가 출력하는 데이터 신호의 위상과 상기 제 2 스트로브 신호의 위상을 비교하는 제2 타이밍 비교기; 및
    상기 제 1 타이밍 비교기에서 상기 동작 클럭 신호와 상기 제 1 스트로브 신호의 위상이 실질적으로 일치하는 것을 검출할 때까지 상기 제 1 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키며, 실질적으로 동일한 변화량으로 상기 제 2 스트로브 신호의 상기 레이트 신호에 대한 상대 위상의 설정을 순차적으로 변화시키는 제어부로서 기능시키는 프로그램.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7623984B2 (en) * 2007-03-23 2009-11-24 Advantest Corporation Test apparatus and electronic device
CN101620559A (zh) * 2008-07-01 2010-01-06 康准电子科技（昆山）有限公司 输入设备的检测装置及检测方法
CN102119337A (zh) * 2008-08-14 2011-07-06 爱德万测试株式会社 测试装置及测试方法
KR101214034B1 (ko) 2008-09-05 2012-12-20 가부시키가이샤 어드밴티스트 시험 장치, 및 시험 방법
US8185336B2 (en) * 2008-10-30 2012-05-22 Advantest Corporation Test apparatus, test method, program, and recording medium reducing the influence of variations
US7876118B2 (en) * 2009-02-05 2011-01-25 Advantest Corporation Test equipment
JP2012247319A (ja) * 2011-05-27 2012-12-13 Advantest Corp 試験装置および試験方法
EP2884769B1 (en) * 2012-05-18 2016-12-07 Kyocera Corporation Measuring apparatus, measuring system and measuring method
CN107480016B (zh) * 2017-07-27 2020-06-12 珠海高凌信息科技股份有限公司 一种传输设备接口电路自检方法及其电路自检系统
JP2022115179A (ja) * 2021-01-28 2022-08-09 キオクシア株式会社 半導体集積回路装置及びその動作方法
CN116224013A (zh) * 2021-12-06 2023-06-06 长鑫存储技术有限公司 芯片测试方法及设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4813005A (en) * 1987-06-24 1989-03-14 Hewlett-Packard Company Device for synchronizing the output pulses of a circuit with an input clock
JPH0539833U (ja) * 1992-05-14 1993-05-28 デ−スタ−コ・メタルエルツオイクニツセ・ゲゼルシヤフト・ミト・ベシユレンクテル・ハフツング 工作物のクランプ装置
JP3009300B2 (ja) 1992-06-22 2000-02-14 三菱電機株式会社 任意波形発生装置
JPH06242185A (ja) * 1993-02-15 1994-09-02 Fujitsu Ltd 信号波形測定装置及び信号波形測定方法
JP3414841B2 (ja) * 1994-05-10 2003-06-09 株式会社アドバンテスト 半導体試験装置用デバイス同期装置及びその同期方法
JP3406439B2 (ja) 1995-10-24 2003-05-12 株式会社アドバンテスト 可変遅延回路の遅延時間測定装置
JP3892147B2 (ja) 1998-06-22 2007-03-14 株式会社ルネサステクノロジ 半導体装置
US6820234B2 (en) * 1998-06-29 2004-11-16 Acuid Limited Skew calibration means and a method of skew calibration
JP4279489B2 (ja) 2001-11-08 2009-06-17 株式会社アドバンテスト タイミング発生器、及び試験装置
JP4251800B2 (ja) * 2001-11-08 2009-04-08 株式会社アドバンテスト 試験装置
JP3798713B2 (ja) 2002-03-11 2006-07-19 株式会社東芝 半導体集積回路装置及びそのテスト方法
DE10219916A1 (de) * 2002-05-03 2003-12-04 Infineon Technologies Ag Testanordnung mit Testautomat und integriertem Schaltkreis sowie Verfahren zur Ermittlung des Zeitverhaltens eines integrierten Schaltkreises
KR101035184B1 (ko) 2002-06-10 2011-05-17 가부시키가이샤 어드밴티스트 반도체 시험 장치
US6885209B2 (en) * 2002-08-21 2005-04-26 Intel Corporation Device testing
JP4425537B2 (ja) * 2002-10-01 2010-03-03 株式会社アドバンテスト 試験装置、及び試験方法
TWI298223B (en) * 2002-11-04 2008-06-21 Mstar Semiconductor Inc Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions
US7363563B1 (en) * 2003-12-05 2008-04-22 Pmc-Sierra, Inc. Systems and methods for a built in test circuit for asynchronous testing of high-speed transceivers
KR100712519B1 (ko) * 2005-07-25 2007-04-27 삼성전자주식회사 아이 마스크를 이용하여 회로의 특성을 검출하는 테스트장비 및 테스트 방법

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