KR100268532B1 - 메모리시험장치 - Google Patents

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Abstract

본 발명은 메모리 시험에 있어서, 1사이클내에 복수로 시분할된 출력 패턴의 논리 비교를 고속으로 행하는 메모리 시험 장치를 제공하는데, 이 메모리 시험 장치는 PDS(20)로부터 출력되는 신호를 받아서 임의 독립으로 복수개의 기대치 패턴 EXP1,EXP2을 선택 출력하는 기대치 선택 회로(45)와, 상기 기대치 패턴 EXP1,EXP2과 피시험 메모리(70)의 논리 출력을 받아서 독립의 복수 계통으로 논리 비교하는 논리 비교 회로(55)를 구비하여, 1사이클중에 복수의 기대치로 논리 비교 가능하게 한 해결 수단이다.

Description

메모리 시험 장치{MEMORY TESTING DEVICE}
본 발명은 메모리의 시험에 있어서, 1사이클 내에 복수로 시분할된 출력 패턴의 논리 비교를 고속으로 행하는 메모리 시험 장치에 관한 것이다.
종래 기술의 예에 대해서, 도 3 및 도 4를 참조하여 설명한다.
단, 도 4의 타이밍 차트는 데이터 멀티플렉스의 사이클과 통상의 사이클을 비교하기 위해 연속하여 표시하고 있다. 또한, 논리적인 동작을 보기 위해서, 위상 지연에 관해서는 무시하고 간략하게 표시하고 있다.
도 3에 도시된 바와 같이, 종래의 메모리 시험 장치의 주요 구성은 ALPG(10)와, PDS(20)와, 파형 정형 회로(30)와, 기대치 선택 회로(40)와, 논리 비교 회로(50)와, 드라이버(61)와, 비교기(62)로 구성되어 있다. 그리고, 피시험 메모리(70)를 시험하고 있다.
통상, 메모리 시험 장치로 시험하는 메모리(MUT: Memory Under Test)로는 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 메모리가 있다.
ALPG(10)(algorithmic pattern generator)는 피시험 메모리(70)를 시험하기 위한 데이터의 패턴과, 패턴의 선택 신호 PATSEL을 발생한다.
그리고, PDS(20)(programable data selector)는 ALPG(10)로부터의 데이터 패턴을 사이클마다 포트 A 또는 포트 B에 할당할 수 있다.
도 4에 도시된 바와 같이, 통상의 사이클에서는 포트 A와 포트 B에서 동일한 패턴 PATA를 발생한다. 또한, 데이터 멀티플렉스의 사이클에서는 포트 A로부터 PATA, 포트 B로부터 PATB의 패턴을 발생한다.
다음에, 도 3의 파형 정형 회로(30)는 ALPG(10)로부터의 패턴 선택 신호 PATSEL에 의해 PDS(20)로부터의 포트 A 또는 포트 B의 패턴 데이터를 멀티플렉서(31)에서 실시간으로 전환하여 1사이클 내에 2개의 패턴 데이터를 출력하는 회로이다.
이 결과, 도 4에 도시된 바와 같이 데이터 멀티플렉스의 사이클에서는 PATA와 PATB와의 패턴을 PATSEL 신호에 의해 실시간으로 선택하여, 1사이클 내에 2개의 패턴을 시분할하고 드라이버 패턴을 발생할 수 있다.
그리고, 이 드라이버 패턴은 도 3의 드라이버(61)에서 소망의 전압으로 증폭하여 피시험 메모리(70)에 인가된다. 또한, 피시험 메모리(70)의 출력을 비교기(62)에서 레벨 비교를 한다.
한편, 기대치 선택 회로(40)는 피시험 메모리(70)의 논리 출력 신호와 비교하여 합격 여부를 판정하기 위한 기대치 데이터 패턴을 논리 비교 회로(50)로 출력한다. 즉, 멀티플렉서(41)에 의해 포트 A 또는 포트 B의 패턴 데이터를 레지스터(43)에서 미리 선택해 두었다가 논리 비교 회로(50)로 출력한다.
통상의 사이클에서는 드라이버 패턴과 같은 PATA가 기대치 데이터로서 이용되고, 데이터 멀티플렉스의 사이클에서는 2개의 드라이버 패턴 중 어느 하나를 기대치 패턴 EXP로서 이용한다.
또한, 논리 비교 회로(50)에서는 피시험 메모리(70)의 출력 신호를 비교기(62)에서 레벨 비교한 후, 2계통의 래치 게이트(51, 52)에 의해 각 스트로브의 타이밍으로 출력되는 논리 출력 1 및 논리 출력 2를 각각 논리 비교기(53, 54)에 인가한다. 그리고, 논리 비교기(53, 54)에 인가된 각각의 논리 데이터와 멀티플렉서(41)에 의해 미리 선택된 기대치 패턴 EXP를 논리 비교한다.
이 경우, 도 4에 도시된 바와 같이, 데이터 멀티플렉스의 사이클에 있어서는 드라이버 패턴은 1사이클에서 2개의 패턴(PATA, PATB)을 임의 발생할 수 있지만, 기대치 패턴은 1사이클내에서는 1개의 기대치 패턴밖에 사용할 수 없기 때문에, 1회째의 시험에서 스트로브 신호의 STRB1로 PATA를 래치하여 논리 비교하고, 2회째의 시험에서 스트로브 신호의 STRB2로 PATB를 래치하여 논리 비교할 필요가 있다. 단, 도 4의 논리 출력 신호의 래치에 의한 위상 지연은 생략하여 표시하고 있다.
따라서, 데이터 멀티플렉스의 시험은 2사이클의 시험 시간을 필요로 하기 때문에 길어진다.
그리고, 논리 비교한 페일의 결과는 도면에 도시되어 있지 않지만 페일 메모리에 저장한다.
상기 설명과 같이 드라이버 패턴은 1사이클에 2개의 패턴을 발생할 수 있지만, 기대치 패턴은 1개의 패턴밖에 사용할 수 없어 기대치 패턴을 변경시켜 2회 시험을 해야한다. 이 때문에, 시험 시간이 길어져서 실용상의 불편이 있었다.
본 발명은 드라이버 패턴과 동일하게, 기대치 패턴에 대해서도 1사이클 동안 복수의 패턴으로 비교할 수 있는 메모리 시험 장치를 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 메모리 시험 장치의 블록도.
도 2는 본 발명의 메모리 시험 장치의 타이밍 차트.
도 3은 종래의 메모리 시험 장치의 블록도.
도 4는 종래의 메모리 시험 장치의 타이밍 차트.
〈 도면의 주요 부분에 대한 부호의 설명 〉
20 : PDS
31, 41, 42 : 멀티플렉서
43, 44 : 레지스터
45 : 기대치 선택 회로
51, 52 : 래치 게이트
55 : 논리 비교 회로
70 : 피시험 메모리
상기 목적을 달성하기 위해, 본 발명은 PDS(20)로부터 출력되는 신호를 수신하여 임의 독립으로 복수개의 기대치 패턴 EXP1, EXP2, …, EXPn을 선택 출력하는 기대치 선택 회로(45)를 설치한다. 그리고, 상기 기대치 패턴 EXP1, EXP2, …, EXPn과, 피시험 메모리(70)의 논리 출력을 수신하여 독립의 복수 계통으로 논리 비교하는 논리 비교 회로(55)를 설치한다. 이상을 구비하여, 1사이클 중에 복수의 기대치로 논리 비교를 할 수 있는 메모리 시험 장치를 구성하고 있다.
또한, 기대치 선택 회로(45)는 PDS(20)의 복수의 포트 출력을 각각 독립으로 선택하여 출력할 수 있는 멀티플렉서(411, 412, …, 41n)와, 이 멀티플렉서(411, 412, …, 41n)를 각각 전환하는 레지스터(431, 432, …, 43n)로 구성되어 복수의 패턴 기대치 데이터를 출력하여도 좋다.
본 발명의 실시예에 대해서 도 1과 도 2를 참조하여 설명한다.
단, 도 2의 타이밍 차트는 데이터 멀티플렉스의 사이클과 통상의 사이클을 비교하기 위해 연속하여 표시하고 있다. 또한, 논리적인 동작을 보기 위해서 위상 지연에 관해서는 무시하고 간략하게 표시하고 있다.
도 1에 도시된 바와 같이, 본 발명의 메모리 시험 장치의 주요 구성은 ALPG(10)와, PDS(20)와, 파형 정형 회로(30)와, 기대치 선택 회로(45)와, 논리 비교 회로(55)와, 드라이버(61)와, 비교기(62)로 구성되어 있다. 단, 기대치 선택 회로(45)는 멀티플렉서(412, …, 41n)와 레지스터(432, …, 43n)를 종래 구성의 기대치 선택 회로(40)에 추가시킨 구성으로 되어 있다.
그리고, PDS(20)는 종래와 동일하고, ALPG(10)로부터의 데이터의 패턴을 사이클마다 포트 1, 포트 2, …, 포트 n으로 할당할 수 있다. 도 2에 도시된 바와 같이, 통상의 사이클에서는 포트 1과 포트 2는 동일한 패턴 PATA를 발생한다. 또한, 데이터 멀티플렉스의 사이클에서는 포트 1에서 PATA 포트 2에서 PATB의 2개의 패턴을 발생한다.
다음에, 도 1의 파형 정형 회로(30)는 종래와 동일하고, ALPG(10)로부터의 패턴 선택 신호 PATSEL에 의해 PDS(20)로부터의 포트 1, 포트 2, …, 포트n의 패턴 데이터를 멀티플렉서(31)에서 실시간으로 선택하여, 시험에 필요한 패턴 데이터를 정형하는 회로이다. 도 2에 도시된 바와 같이, 데이터 멀티플렉스의 사이클에서는 PATA와 PATB와의 패턴을 PATSEL 신호에 의해 실시간으로 선택하고, 1사이클에 2개의 패턴을 시분할하여 드라이버 패턴을 발생시키고 있다.
그리고, 이 드라이버 패턴은 도 1의 드라이버(61)에서 소망의 전압으로 증폭하여 피시험 메모리(70)에 인가한다. 또한, 피시험 메모리(70)의 출력 레벨을 비교기(62)에서 레벨 비교를 한다.
한편, 기대치 선택 회로(45)는 복수개의 임의 독립의 기대치 패턴 EXP1, EXP2, …, EXPn을 출력한다. 즉, 멀티플렉서(411, 412, …, 41n)에 의해 포트 1, 포트 2, …, 포트 n의 각 패턴 신호를 레지스터(431, 432, …, 43n)에서 각각 임의 독립으로 선택하여 출력한다.
예컨대, 데이터를 멀티플렉싱하는 경우는 멀티플레서(411)로 포트 1을 멀티플렉서(412)로 포트 2를 레지스터(431, 432)에 의해 선택한다. 이 결과, 도 2의 데이터 멀티플렉스 사이클에 도시된 바와 같이, 기대치 패턴의 EXP1 출력에는 포트 1의 패턴 PATA가 선택되고, 기대치 패턴 EXP2 출력에는 포트 2의 패턴 PATB가 선택된다.
그리고, 논리 비교 회로(55)에 있어서는, 비교기(62)에서 레벨 비교된 출력은 래치 게이트(511)에 의해 도 2에 도시된 스트로브 타이밍과 같이 스트로브 STRB1의 타이밍에서 논리 출력 1이 출력되며, 래치 게이트(512)에 의해 스트로브 STRB2의 타이밍에서 논리 출력 2가 출력된다. 이것을 수신하여 논리 비교기(531)에서는 기대치 패턴(EXP1)과 논리 출력 1을 논리 비교하여 출력하고, 논리 비교기(532)에서는 기대치 패턴(EXP2)과 논리 출력 2를 논리 비교하여 출력한다. 단, 도 2의 논리 출력 신호의 래치에 의한 위상 지연은 생략하여 표시하고 있다.
이 결과, 도 2에 도시된 바와 같이 데이터 멀티플렉스의 사이클에 있어서도 1사이클 내에서 2개의 기대치 패턴과 2개의 스트로브의 타이밍에서 논리 비교를 할 수 있게 된다.
따라서, 본 발명에서는 1사이클 중에 2개, 또는 복수의 논리 비교의 시험이 가능하므로 시험 시간이 반감된다.
또, 상기 실시예에서는 PDS(20)로부터의 데이터로서 포트 1 또는 포트 2의 각 패턴 신호를 멀티플렉서(411, 412, …, 41n)에 의해 레지스터(431, 432, …, 43n)에서 각각 임의적으로 독립으로 선택하여 출력하고 있다.
그러나, 원하는 대로, PDS(20)로부터의 데이터로서의 패턴 신호는 포트 1, 포트 2, …, 포트 n으로 증가시켜 구성하여도 좋다. 이것에 의해 보다 복잡한 패턴의 조합에 대응한 시험이 가능해진다.
또한, 상기 실시예에서는, 논리 비교 회로(55)에 있어서 비교기(62)에서 레벨 비교된 출력은 래치 게이트(511)에 의해 스트로브 STRB1의 타이밍에서 논리 출력 1이 출력되며, 래치 게이트(512)에 의해 스트로브 STRB2의 타이밍에서 논리 출력 2가 출력된다.
그러나, 각 래치 게이트(511, 512, …, 51n)에 부여되는 스트로브 신호는 STRB1이나 STRB2에 한정되는 것이 아니라, 원하는 바에 따라 STRB1, STRB2, …, STRBm으로 임의 수로 증가시켜 구성하여도 좋다. 이것에 의해 보다 복잡한 스트로브 타이밍의 조합에 대응한 시험이 가능해진다.
그리고, 논리 비교한 페일의 결과는, 도면에 도시되지 않지만 종래와 동일한 페일 메모리에 저장한다.
그런데, 레지스터(431, 432, …, 43n)에 의해 멀티플렉서(411, 412, …, 41n)에서 미리 동일한 포트를 선택해 두면, 기대치 패턴의 EXP1, EXP2, …, EXPn은 동일한 패턴이 되므로 종래와 동일한 동작이 된다.
본 발명은 이상 설명한 바와 같은 형태로 실시되어, 1사이클 내에 복수의 독립된 기대치 패턴을 이용 가능하게 함으로써 1사이클 내에 복수의 기대치 비교 수단을 실현할 수 있는 시험 시간이 반감하므로, 메모리 시험의 처리량이 향상되는 효과가 크다.

Claims (4)

  1. MUT에 시험 패턴을 소정의 시험 사이클동안 인가하고, 상기 MUT의 출력 결과를 기대치와 비교하여 메모리 소자의 기능의 합격 여부를 판정하는 반도체 메모리 디바이스 시험용 메모리 시험 시스템에 있어서,
    상기 MUT에 인가되는 시험 데이터 패턴을 발생하는 패턴 발생기와;
    상기 패턴 발생기로부터 시험 데이터 패턴을 수신하여, 복수의 포트에 병렬 형식으로 상기 시험 데이터 패턴을 공급하는 데이터 셀렉터와;
    상기 복수의 포트에서 상기 시험 데이터 패턴을 선택하여, 상기 메모리 소자에 상기 소정의 시험 사이클 내에 각각 2개 이상의 데이터 패턴을 갖는 직렬 형식으로 복수의 시험 데이터 패턴을 공급하는 시험 데이터 멀티플렉서와;
    상기 시험 데이터 패턴을 기대치로서 병렬 형식으로 선택적으로 공급하는 기대치 선택 회로와;
    직렬 형식으로 상기 시험 데이터 패턴의 결과로서 발생된 상기 메모리 소자로부터의 출력 신호를 병렬 형식으로 수신하고, 그 수신된 출력 신호를 상기 기대치 선택 회로로부터의 상기 기대치와 병렬로 비교하는 논리 비교 회로를 포함하는 것을 특징으로 하는 메모리 시험 시스템.
  2. 제1항에 있어서, 상기 기대치 선택 회로는 상기 데이터 셀렉터(PDS:20)의 복수의 포트 출력을 각각 독립으로 선택하여 출력할 수 있는 멀티플렉서(411, 412,···41n)와, 이 멀티플렉서(411, 412,···, 41n)를 전환하는 레지스터(431, 432, ···, 43n)로 구성되어 복수의 패턴의 기대치 데이터를 출력할 수 있는 것을 특징으로 하는 메모리 시험 시스템.
  3. 제1항에 있어서, 상기 기대치는 2개의 기대치 패턴(EXP1, EXP2)인 것을 특징으로 하는 메모리 시험 시스템.
  4. 제1항에 있어서, 상기 기대치 선택 회로는 상기 데이터 셀렉터(20)의 2개의 포트 출력을 각각 독립으로 선택하여 출력할 수 있는 멀티플렉서(411, 412)와 이 멀티플렉서(411, 412)를 전환하는 레지스터(431, 432)로 구성되어, 2개의 패턴의 기대치 데이터를 출력할 수 있는 것을 특징으로 하는 메모리 시험 시스템.
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