JP2820991B2 - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JP2820991B2 JP2820991B2 JP2009870A JP987090A JP2820991B2 JP 2820991 B2 JP2820991 B2 JP 2820991B2 JP 2009870 A JP2009870 A JP 2009870A JP 987090 A JP987090 A JP 987090A JP 2820991 B2 JP2820991 B2 JP 2820991B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体によって作られたメモリを試験する
メモリ試験装置に関し、特に極性反転機能を具備したメ
モリを試験するに適した機能を付加したメモリ試験装置
を提供しようとするものである。
メモリ試験装置に関し、特に極性反転機能を具備したメ
モリを試験するに適した機能を付加したメモリ試験装置
を提供しようとするものである。
「従来の技術」 半導体によって作られるメモリの記憶容量は増加の一
途をたどり、今や1Mビット、4Mビット、16Mビットに達
する趨性にある。
途をたどり、今や1Mビット、4Mビット、16Mビットに達
する趨性にある。
記憶容量の増大に伴なって各種の障害が発生する。そ
の一つとして書込及び読出データの形態に応じて電力使
用量の変動があけられる。つまり書込、読出データが全
て「１」論理データで、「１」論理データを全ての記憶
領域に書込むとすると、そのとき電流の使用量が増加
し、最大値となる。また全てのメモリセルに「０」を書
込むとすると、このときは電力使用量は最小となる。
の一つとして書込及び読出データの形態に応じて電力使
用量の変動があけられる。つまり書込、読出データが全
て「１」論理データで、「１」論理データを全ての記憶
領域に書込むとすると、そのとき電流の使用量が増加
し、最大値となる。また全てのメモリセルに「０」を書
込むとすると、このときは電力使用量は最小となる。
このように書込まれるデータの形態によって電力使用
量が変動することは電源側に対して好ましいことではな
い。特に多量のメモリ素子を使用する場合にはその弊害
は大きい。
量が変動することは電源側に対して好ましいことではな
い。特に多量のメモリ素子を使用する場合にはその弊害
は大きい。
このため従来よりメモリの内部を複数の領域に分割
し、各領域毎に記憶する論理を本来の論理とは逆の論理
に反転させて記憶し、読出時は元の論理に戻して出力さ
せ、データの論理が片寄らないようにして使用電力を平
均化できるようにしたメモリが作られている。
し、各領域毎に記憶する論理を本来の論理とは逆の論理
に反転させて記憶し、読出時は元の論理に戻して出力さ
せ、データの論理が片寄らないようにして使用電力を平
均化できるようにしたメモリが作られている。
このような機能をここでは極性反転機能と称し、この
極性反転機能を持つメモリを極性反転機能付メモリと称
することにする。
極性反転機能を持つメモリを極性反転機能付メモリと称
することにする。
極性反転機能付メモリを試験する場合、従来と同様に
単に試験パターン信号を被試験メモリに書込んでこれを
読出し、その読出されたパターンが期待値と一致するか
否かを試験することの外に、 メモリの内部で極性が反転されて書込が行なわれる記
憶領域に対しては試験パターン信号の極性を試験装置側
で予め反転させて与え、この極性反転によって極性反転
領域に対して他の記憶領域と同等の極性で書込、読出を
行なって被試験メモリを厳しい条件下で動作させ、試験
を行なうことが要求される。
単に試験パターン信号を被試験メモリに書込んでこれを
読出し、その読出されたパターンが期待値と一致するか
否かを試験することの外に、 メモリの内部で極性が反転されて書込が行なわれる記
憶領域に対しては試験パターン信号の極性を試験装置側
で予め反転させて与え、この極性反転によって極性反転
領域に対して他の記憶領域と同等の極性で書込、読出を
行なって被試験メモリを厳しい条件下で動作させ、試験
を行なうことが要求される。
このような試験を行なうには試験パターンを発生する
パターン発生器のパターン発生プログラムを作り替えれ
ば実行できるが、プログラムの作り替は人手が掛り面倒
である。また被試験メモリの規格が一様でなく、極性反
転領域と被反転領域が一定していないため、各規格に合
致するようにプログラムを作り替えることは得策ではな
い。
パターン発生器のパターン発生プログラムを作り替えれ
ば実行できるが、プログラムの作り替は人手が掛り面倒
である。また被試験メモリの規格が一様でなく、極性反
転領域と被反転領域が一定していないため、各規格に合
致するようにプログラムを作り替えることは得策ではな
い。
このため従来より被試験メモリの極性反転領域を試験
装置に認識させ、極性反転領域をアクセスする際に試験
パターン信号の極性を「反転させる」、「反転しない」
を自由に制御できるように構成した試験装置が作られて
いる。
装置に認識させ、極性反転領域をアクセスする際に試験
パターン信号の極性を「反転させる」、「反転しない」
を自由に制御できるように構成した試験装置が作られて
いる。
第３図はその一例を示す。図中10は被試験メモリ、20
はこの被試験メモリ10から読出された応答出力信号が期
待値と一致しているか否かを判定する論理比較器、30は
被試験メモリ10に試験パターン信号Tpを与えると共に、
論理比較器20に期待値パターン信号Kpを与えるパターン
発生器を示す。
はこの被試験メモリ10から読出された応答出力信号が期
待値と一致しているか否かを判定する論理比較器、30は
被試験メモリ10に試験パターン信号Tpを与えると共に、
論理比較器20に期待値パターン信号Kpを与えるパターン
発生器を示す。
通常のテストシステムの大凡の構成はパターン発生器
30と論理比較器20とによって構成され、論理比較器20の
出力端子20Aに出力される論理信号によって良、不良が
判定され、被試験メモリ10が試験される。
30と論理比較器20とによって構成され、論理比較器20の
出力端子20Aに出力される論理信号によって良、不良が
判定され、被試験メモリ10が試験される。
極性反転機能付メモリを試験するために、試験パター
ン信号供給路11と、期待値パターン信号供給路21に極性
切替器12と22と及び極性制御信号発生器40とが設けられ
る。極性切替器12と22は被試験メモリ10に与える試験パ
ターン信号Tp及び論理比較器20に与える期待値パターン
信号Kpの極性を極性信号発生器40から与えられる極性制
御しARlによって反転させる状態と、極性反転させない
状態とに切替制御される。つまりこの例では極性制御信
号ARlが１論理のとき試験パターン信号Tp及び期待値パ
ターン信号は全てのビット信号が極性反転され、この極
性反転された試験パターン信号Tpと期待値パターン信号
Kpは被試験メモリ10と論理比較器20に入力され、論理比
較器20の出力端子20Aに判定結果が出力される。
ン信号供給路11と、期待値パターン信号供給路21に極性
切替器12と22と及び極性制御信号発生器40とが設けられ
る。極性切替器12と22は被試験メモリ10に与える試験パ
ターン信号Tp及び論理比較器20に与える期待値パターン
信号Kpの極性を極性信号発生器40から与えられる極性制
御しARlによって反転させる状態と、極性反転させない
状態とに切替制御される。つまりこの例では極性制御信
号ARlが１論理のとき試験パターン信号Tp及び期待値パ
ターン信号は全てのビット信号が極性反転され、この極
性反転された試験パターン信号Tpと期待値パターン信号
Kpは被試験メモリ10と論理比較器20に入力され、論理比
較器20の出力端子20Aに判定結果が出力される。
尚第３図では被試験メモリ10に与える極性制御信号発
生器40は被試験メモリ10に作られた極性反転領域がアク
セスされる毎に極性切替器12と22に極性を反転させるた
めの制御信号を与える。このためにパターン発生器30か
ら被試験メモリ10に与えるアドレス信号ARを極性制御信
号発生器40に与え、被試験メモリ10の極性反転領域がア
クセスされる毎に極性制御信号発生器40から１論理の極
性制御信号を出力させ、極性切替器12と22に１論理の極
性制御信号を与え、被試験メモリ10に与える試験パター
ン信号Tpの極性を反転させ、これと共に論理比較器20に
与える期待値パターン信号Kpの極性も反転させ、論理比
較器20における論理比較の極性を合致させるように構成
している。
生器40は被試験メモリ10に作られた極性反転領域がアク
セスされる毎に極性切替器12と22に極性を反転させるた
めの制御信号を与える。このためにパターン発生器30か
ら被試験メモリ10に与えるアドレス信号ARを極性制御信
号発生器40に与え、被試験メモリ10の極性反転領域がア
クセスされる毎に極性制御信号発生器40から１論理の極
性制御信号を出力させ、極性切替器12と22に１論理の極
性制御信号を与え、被試験メモリ10に与える試験パター
ン信号Tpの極性を反転させ、これと共に論理比較器20に
与える期待値パターン信号Kpの極性も反転させ、論理比
較器20における論理比較の極性を合致させるように構成
している。
「発明が解決しようとする課題」 従来は試験パターン信号Tpの通路11と、期待値パター
ン信号KPの通路21のそれぞれに設けた極性切替器12と22
は各試験パターン信号Tpと期待値パターン信号Kpの全て
のビットの通路に挿入されて共通の極性制御信号ARlに
よって極性反転「する」、「しない」の制御が行なわれ
ている。
ン信号KPの通路21のそれぞれに設けた極性切替器12と22
は各試験パターン信号Tpと期待値パターン信号Kpの全て
のビットの通路に挿入されて共通の極性制御信号ARlに
よって極性反転「する」、「しない」の制御が行なわれ
ている。
この従来の構成によるば被試験メモリ10に作られた反
転領域Ａと非反転領域Ｂが第４図に示すようにアドレス
方向に分離されて存在する場合は被試験メモリ10に作ら
れた反転領域に対応して動作することができ、被試験メ
モリ10を試験することができる。
転領域Ａと非反転領域Ｂが第４図に示すようにアドレス
方向に分離されて存在する場合は被試験メモリ10に作ら
れた反転領域に対応して動作することができ、被試験メ
モリ10を試験することができる。
然し乍ら第５図及び第６図に示すように反転領域Ａと
非反転領域Ｂがビット方向に分離されて存在する素子の
試験（反転領域を反転領域として動作させない試験）を
行うことができない不都合がある。
非反転領域Ｂがビット方向に分離されて存在する素子の
試験（反転領域を反転領域として動作させない試験）を
行うことができない不都合がある。
この発明の目的は被試験メモリ10に作られる反転領域
がアドレス方向及びビット方向の何れの方向に分離され
て存在しても試験を行なうことができるメモリ試験装置
を提供しようとするものである。
がアドレス方向及びビット方向の何れの方向に分離され
て存在しても試験を行なうことができるメモリ試験装置
を提供しようとするものである。
「課題を解決するための手段」 この発明では、被試験メモリに試験パターン信号を書
込み、この試験パターン信号を読出し、この読出された
パターン信号と期待値パターン信号とを論等比較器にお
いて比較し、その比較結果に不一致が検出されるか否か
によって被試験メモリの良否を判定するメモリ試験装置
において、 被試験メモリ及び論理比較器に与える試験パターン信
号及び期待値パターン信号の供給路に設けられ、試験パ
ターン信号及び期待値パターン信号を必要に応じて各ビ
ット毎に別々に極性反転させる複数の極性切替器と、 この極性切替器に極性反転させるか否かを決める極性
制御信号を与える複数の極性制御信号発生器と、 この複数の極性制御信号発生器から出力される極性制
御信号の何れかを一つを選択して極性切替器に与える複
数の信号選択回路と、 によってメモリ試験装置を構成したものである。この
発明の構成によれば、被試験メモリと論理比較器に与え
る試験パターン信号及び期待値パターン信号の双方の供
給路に設けた極性切替器のそれぞれの入力側に信号選択
回路を設け、この信号選択回路によって複数の極性制御
信号発生器から出力される任意の極性制御信号を選択し
て極性切替器に入力することができる。
込み、この試験パターン信号を読出し、この読出された
パターン信号と期待値パターン信号とを論等比較器にお
いて比較し、その比較結果に不一致が検出されるか否か
によって被試験メモリの良否を判定するメモリ試験装置
において、 被試験メモリ及び論理比較器に与える試験パターン信
号及び期待値パターン信号の供給路に設けられ、試験パ
ターン信号及び期待値パターン信号を必要に応じて各ビ
ット毎に別々に極性反転させる複数の極性切替器と、 この極性切替器に極性反転させるか否かを決める極性
制御信号を与える複数の極性制御信号発生器と、 この複数の極性制御信号発生器から出力される極性制
御信号の何れかを一つを選択して極性切替器に与える複
数の信号選択回路と、 によってメモリ試験装置を構成したものである。この
発明の構成によれば、被試験メモリと論理比較器に与え
る試験パターン信号及び期待値パターン信号の双方の供
給路に設けた極性切替器のそれぞれの入力側に信号選択
回路を設け、この信号選択回路によって複数の極性制御
信号発生器から出力される任意の極性制御信号を選択し
て極性切替器に入力することができる。
従ってこの発明によれば各パターン信号の各ビット毎
に極性の反転と非反転の状態を制御することができるか
ら、ビット方向に反転領域と非反転領域とが存在するメ
モリでも、反転領域に他の領域と同じ論理を書込んで正
常動作するか否かを問う試験を行なうことができる。
に極性の反転と非反転の状態を制御することができるか
ら、ビット方向に反転領域と非反転領域とが存在するメ
モリでも、反転領域に他の領域と同じ論理を書込んで正
常動作するか否かを問う試験を行なうことができる。
「実施例」 第１図にこの発明の一実施例を示す。第１図におい
て、第３図と対応する部分には同一符号を付して示す。
て、第３図と対応する部分には同一符号を付して示す。
この発明においては試験パターン信号Tpの供給路11と
期待値パターン信号Kpの供給路21の双方に設けた極性切
替器12と22のそれぞれの極性制御信号の入力側に信号選
択回路13A〜13N及び23A〜23Nを設ける。この信号選択回
路13A〜13N及び23A〜23NはそれぞれＮ個の入力信号の中
から１つ信号を選択して取出す、いわゆるマルチプレク
サによって構成することができる。
期待値パターン信号Kpの供給路21の双方に設けた極性切
替器12と22のそれぞれの極性制御信号の入力側に信号選
択回路13A〜13N及び23A〜23Nを設ける。この信号選択回
路13A〜13N及び23A〜23NはそれぞれＮ個の入力信号の中
から１つ信号を選択して取出す、いわゆるマルチプレク
サによって構成することができる。
一方極性制御信号発生器40にはＮ個の信号源41A,41B
・・・41Nを設ける。この信号源41A〜41Nは例えばメモ
リによって構成することができ、試験パターン信号Tp及
び期待値パターン信号Kpのパターン発生と同期して極性
制御信号を発生する。
・・・41Nを設ける。この信号源41A〜41Nは例えばメモ
リによって構成することができ、試験パターン信号Tp及
び期待値パターン信号Kpのパターン発生と同期して極性
制御信号を発生する。
つまり各信号源41A〜41Nはそれぞれ被試験メモリ10の
各ビットに対応した極性制御信号PI〜PNを発生し、被試
験メモリ10の各ビット別に反転領域Ａと非反転領域Ｂ
（第５図及び第６図参照）を規定する。
各ビットに対応した極性制御信号PI〜PNを発生し、被試
験メモリ10の各ビット別に反転領域Ａと非反転領域Ｂ
（第５図及び第６図参照）を規定する。
この様子を第２図を用いて説明する。第２図は第５図
に示した反転領域を持つメモリを試験する場合に用いる
極性制御信号の例を示す。信号選択回路13A〜13N及び23
A〜23Nの切替設定によって、信号選択回路13Aと23Aが信
号源41Aを選択し、これによって被試験メモリ10のビッ
トb0の極性制御信号を信号源41Aが発生するものとする
と、信号源41Aを構成するメモリのアドレス0,1,2,3には
非反転領域を規定する０論理を書込み、アドレス4,5,6,
7には反転領域を規定する１論理を書込む。
に示した反転領域を持つメモリを試験する場合に用いる
極性制御信号の例を示す。信号選択回路13A〜13N及び23
A〜23Nの切替設定によって、信号選択回路13Aと23Aが信
号源41Aを選択し、これによって被試験メモリ10のビッ
トb0の極性制御信号を信号源41Aが発生するものとする
と、信号源41Aを構成するメモリのアドレス0,1,2,3には
非反転領域を規定する０論理を書込み、アドレス4,5,6,
7には反転領域を規定する１論理を書込む。
このように各信号源41A〜41Nには被試験メモリ10の各
ビットb0〜b7の反転領域Ａを規定するデータを１論理と
して書込むことによって、被試験メモリ10の反転領域Ａ
に対応したビットの極性切替器に１論理の極性制御信号
を与えることでき、この１論理の極性制御信号によって
試験パターン信号及び期待値パターン信号をビット別に
極性反転させることができる。
ビットb0〜b7の反転領域Ａを規定するデータを１論理と
して書込むことによって、被試験メモリ10の反転領域Ａ
に対応したビットの極性切替器に１論理の極性制御信号
を与えることでき、この１論理の極性制御信号によって
試験パターン信号及び期待値パターン信号をビット別に
極性反転させることができる。
極性制御信号発生器40に設ける信号源41A〜41Nに各種
の信号のパターンを持つ信号源を用意しておくことによ
って、各種の形態の反転領域を持つメモリを試験するこ
とができる。
の信号のパターンを持つ信号源を用意しておくことによ
って、各種の形態の反転領域を持つメモリを試験するこ
とができる。
「発明の効果」 以上説明したようにこの発明によれば信号選択回路13
A〜13N及び23A〜23Nの選択状態を設定することによって
極性切替器12と22に与える極性制御信号を各ビット毎に
自由に選択することができるから第５図又は第６図に示
すようにビット方向に反転領域の有無を持つようなメモ
リでも反転領域Ａに非反転領域Ｂに書込む論理と同じ論
理のデータを書込み、読出す試験を行なうことができ
る。
A〜13N及び23A〜23Nの選択状態を設定することによって
極性切替器12と22に与える極性制御信号を各ビット毎に
自由に選択することができるから第５図又は第６図に示
すようにビット方向に反転領域の有無を持つようなメモ
リでも反転領域Ａに非反転領域Ｂに書込む論理と同じ論
理のデータを書込み、読出す試験を行なうことができ
る。
尚ここでことわるまでもなく、この発明によるメモリ
試験装置は第４図に示したようにアドレス方向に反転領
域Ａの無を持つメモリを試験できるものであり、その動
作は上述の説明から容易に理解できよう。
試験装置は第４図に示したようにアドレス方向に反転領
域Ａの無を持つメモリを試験できるものであり、その動
作は上述の説明から容易に理解できよう。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の動作を説明するための波形図、第３図は従
来の技術を説明するためのブロック図、第４図乃至第６
図はメモリ内の反転領域と非反転領域の各種の形態を説
明するための図である。 10……被試験メモリ、11……試験パターン信号供給路、
12,22……極性切替器、13A〜13N,23A〜23N……信号選択
回路、20……論理比較器、30……パターン発生器、40…
…極性制御信号発生器
はこの発明の動作を説明するための波形図、第３図は従
来の技術を説明するためのブロック図、第４図乃至第６
図はメモリ内の反転領域と非反転領域の各種の形態を説
明するための図である。 10……被試験メモリ、11……試験パターン信号供給路、
12,22……極性切替器、13A〜13N,23A〜23N……信号選択
回路、20……論理比較器、30……パターン発生器、40…
…極性制御信号発生器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 - 11/277 G11C 29/00 303
Claims (1)
- 【請求項１】A.被試験メモリに試験パターン信号を書込
み、この試験パターン信号を読出し、この読出されたパ
ターン信号と期待値パターン信号とを論理比較器におい
ては比較し、その比較結果に不一致が検出されるか否か
によって被試験メモリの良否を判定するメモリ試験装置
において、 B.上記被試験メモリ及び論理比較器に与える試験パター
ン信号及び期待値パターン信号の供給路に設けられ、試
験パターン信号及び期待値パターン信号を必要に応じて
極性反転させる極性切替器と、 C.この極性切替器に極性反転させるか否かを決める極性
制御信号を与える複数の極性制御信号発生器と、 D.この複数の極性制御信号発生器から出力される極性制
御信号の何れか一つを選択し、上記極性切替器に与える
選択回路と、 を設けて成るメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009870A JP2820991B2 (ja) | 1990-01-19 | 1990-01-19 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009870A JP2820991B2 (ja) | 1990-01-19 | 1990-01-19 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03215765A JPH03215765A (ja) | 1991-09-20 |
| JP2820991B2 true JP2820991B2 (ja) | 1998-11-05 |
Family
ID=11732179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009870A Expired - Fee Related JP2820991B2 (ja) | 1990-01-19 | 1990-01-19 | メモリ試験装置 |
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|---|---|
| JP (1) | JP2820991B2 (ja) |
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|---|---|---|---|---|
| JP2772916B2 (ja) * | 1994-07-20 | 1998-07-09 | 株式会社藤商事 | 遊技機の検査装置 |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
-
1990
- 1990-01-19 JP JP2009870A patent/JP2820991B2/ja not_active Expired - Fee Related
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|---|---|
| JPH03215765A (ja) | 1991-09-20 |
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