JP2002093168A5 - - Google Patents

Description

さらに、本発明の半導体記憶装置は、第１のアドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する第１の選択回路と、前記第１の選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、外部から供給される信号に従ってデータのマスク位置を示す第１のマスク信号を生成する第３の生成回路と、第２のアドレス信号に応じてデータのマスク位置を示す第２のマスク信号を生成する第４の生成回路と、前記第３、第４の生成回路の出力信号が供給され、前記設定回路により、前記第１のマスク方法が設定されている場合、前記第４の生成回路から供給される前記第２のマスク信号を選択し、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第３の生成回路から供給される前記第１のマスク信号を選択する第２の選択回路と、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第２の選択回路から供給される前記第１のマスク信号に従ってライトパルス信号を生成し、前記設定回路により、前記第１のマスク方法が選択されている場合、前記第２の選択回路から供給される前記第２のマスク信号及び前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第５の生成回路とを具備している。
また、本発明の半導体記憶装置は、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１のマスク法に対応した信号を生成する第１の生成回路と、前記第２のマスク法に対応した信号を生成する第２の生成回路と、前記第１、第２の生成回路の出力端に接続され、前記設定回路により前記第１のマスク法が設定された場合、前記第１の生成回路の出力信号に基づいてライトパルス信号を生成し、前記設定回路により第２のマスク方法が選択されている場合、前記第２の生成回路の出力信号に基づいてライトパルス信号を生成する第３の生成回路とを具備している。

（第２の実施形態）
図１０、図１１は、本発明の第２の実施形態を示している。第２の実施形態は、ＤＭ法と、ＤＭ法及びＶＷ法とは異なるプログラマブル・データ・マスク（Programmable Data Mask）法（以下ＰＤＭ法と称す）、及びこのＰＤＭ法をＶＷ法に適用したマスク法（Variable Write Burst Length Programmable Data Mask）（以下、ＶＷＰＤＭ法と称す）を切替え可能としている。

Claims (6)

1. アドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、
   第１のマスク法と第２のマスク法の一方を設定する設定回路と、
   前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する選択回路と、
   前記選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、
   外部から供給される信号に従ってデータのマスク位置を示すマスク信号を生成する第３の生成回路と、
   前記設定回路により、前記第２のマスク方法が選択されている場合、前記第３の生成回路から供給されるマスク信号に従ってライトパルス信号を生成し、前記設定回路により、第１のマスク方法が選択されている場合、前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第４の生成回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記第１の生成回路は、前記アドレス信号をデコードするデコーダであることを特徴とする請求項１記載の半導体記憶装置。
3. 第１のアドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、
   第１のマスク法と第２のマスク法の一方を設定する設定回路と、
   前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する第１の選択回路と、
   前記第１の選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、
   外部から供給される信号に従ってデータのマスク位置を示す第１のマスク信号を生成する第３の生成回路と、
   第２のアドレス信号に応じてデータのマスク位置を示す第２のマスク信号を生成する第４の生成回路と、
   前記第３、第４の生成回路の出力信号が供給され、前記設定回路により、前記第１のマスク方法が設定されている場合、前記第４の生成回路から供給される前記第２のマスク信号を選択し、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第３の生成回路から供給される前記第１のマスク信号を選択する第２の選択回路と、
   前記設定回路により、前記第２のマスク方法が設定されている場合、前記第２の選択回路から供給される前記第１のマスク信号に従ってライトパルス信号を生成し、前記設定回路により、前記第１のマスク方法が選択されている場合、前記第２の選択回路から供給される前記第２のマスク信号及び前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第５の生成回路と
   を具備することを特徴とする半導体記憶装置。
4. 第１のマスク法と第２のマスク法の一方を設定する設定回路と、
   前記第１のマスク法に対応した信号を生成する第１の生成回路と、
   前記第２のマスク法に対応した信号を生成する第２の生成回路と、
   前記第１、第２の生成回路の出力端に接続され、前記設定回路により前記第１のマスク法が設定された場合、前記第１の生成回路の出力信号に基づいてライトパルス信号を生成し、前記設定回路により第２のマスク方法が選択されている場合、前記第２の生成回路の出力信号に基づいてライトパルス信号を生成する第３の生成回路と
   を具備することを特徴とする半導体記憶装置。
5. 前記設定回路は、
   オプションパッドと、
   前記オプションパッドに接続され、前記オプションパッドが所定の電位に接続された場合、前記第１のマスク方法を示す信号を発生し、前記オプションパッドがオープンの場合、前記第２のマスク方法を示す信号を発生する信号発生回路と
   を具備することを特徴とする請求項１、３、４のいずれかに記載の半導体記憶装置。
6. 前記第２の生成回路は、前記第１又は第２のバーストレングスをカウントし、前記ライトイネーブル信号を出力するカウンタを具備することを特徴とする請求項１又は３記載の半導体記憶装置。