JP2003091992A

JP2003091992A - マルチポートメモリ

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Publication number: JP2003091992A
Application number: JP2001284864A
Authority: JP
Inventors: Toru Ueda; 亨上田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2003-03-28

Abstract

(57)【要約】【課題】回路構成が複雑な調停回路を必要とせず、少な
い追加素子により書き込みデータをどちらかに優先させ
ることができるマルチポートメモリを提供する。【解決手段】入力データＤＴＩ１のレベルに応じてビッ
ト線対Ｂｉ１およびＢｉ１ｂの電位を接地電位および電
源電圧Ｖ_DDレベルに設定し、優先信号ＰＳをアクティブ
で受けると複数のポートから同一アドレスのメモリセル
に書き込みが重複する際、他のポートに優先してメモリ
セルに所望のデータを書き込む書込回路１４２を含む第
１の入出力ポート１４と、入力データＤＴＩ２のレベル
に応じてビット線対Ｂｉ１およびＢｉ１ｂの電位を接地
電位および電源電圧Ｖ_DDレベルに設定し、優先信号ＰＳ
をアクティブで受けると複数のポートから同一アドレス
のメモリセルに書き込みが重複する際、他のポートに優
先してメモリセルに所望のデータを書き込む書込回路１
５２を含む第２の入出力ポート１５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各メモリセルに複
数の入出力ポートを備え、メモリセルへの複数、同時ア
クセスが可能なマルチポートメモリに関するものであ
る。

【０００２】

【従来の技術】たとえば、マイクロコンピュータにおい
て、ＣＰＵがある処理命令を実行するには、ＲＡＭに格
納されている変数（データ）を順次読み出し、演算後の
結果を再びＲＡＭにストアするといった手続きがとられ
る。そして、通常、この手続きが何度も繰り返され、最
終的な処理結果を得ている。もし、複数のＲＡＭアドレ
スに対し同時にアクセスできれば、ＣＰＵ内に設けられ
た複数の演算器が用いるデータを一度に読み出すことが
可能となり、ＲＡＭへのアクセス回数を減らして処理効
率を高め、高速化を図ることができる。そこで、従来か
ら、各メモリセルに複数の入出力ポートを備えたマルチ
ポートメモリが提案されている。

【０００３】この種の従来のマルチポートメモリでは、
たとえば第１の文献（特開平４−１８６５９４号公報）
に記載されているように、複数のポートから同一アドレ
スへの書き込みが重複する際、いずれかのアドレス信号
を出さないようにして重複書き込みを調整する機能を有
する調停回路を装置の外部に設けている。

【０００４】この第１の文献に記載されたマルチポート
メモリは、調停回路として、２つのアドレスバスを伝搬
されたアドレスが一致するか否かを検出（比較）し、検
出結果に応じた一致信号を出力する一致検出器と、読み
出し制御信号および一致信号に従い出力線のデータを出
力データバスに転送するデータ出力処理部と、ワードデ
コーダに付加されアドレスデコーダでアサートされたワ
ード選択線を入力とし、一方のアドレスバスのアドレス
を優先する処理を行う優先処理部とを有している。

【０００５】また、同様の調停回路を有する従来のマル
チポートメモリが、たとえば第２の文献（特開平５−２
８７６９号公報）、第３の文献（特開平４−５７２８７
号公報）、第４の文献（特開平４−４９４９５号公
報）、および第５の文献（特開平１０−２１６８７号公
報）に記載されている。

【０００６】

【発明が解決しようとする課題】上述したように、従来
のマルチポートメモリでは、複数のポートから同一アド
レスに書き込みが重複する際、重複書き込みを調整する
機能を有する調停回路を装置の外部に設ける必要があ
る。

【０００７】しかしながら、上述した第１の文献〜第５
の文献に記載さているような調停回路では、アドレスの
一致検出、すなわちアドレスを比較するための比較器
（一致検出器）を必要とすることから、回路が複雑化
し、回路規模の増大を招くという不利益がある。また、
第１の文献に記載されたマルチポートメモリでは、一致
検出を行い、優先処理をワードデコーダで施すと、ワー
ドデコーダの動作速度が遅くなり、結果として装置の処
理速度が低下するという不利益がある。

【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路構成が複雑な調停回路を必
要とせず、少ない追加素子によって書き込みデータをど
ちらかに優先させることができるマルチポートメモリを
提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点は、複数のビット線対と、相補
的な第１のレベルおよび第２のレベルのデータを保持可
能な第１の記憶ノードおよび第２の記憶ノードを有し、
上記第１の記憶ノードがそれぞれ異なる第１のアクセス
用スイッチング素子を介して上記複数のビット線対の一
方のビット線にそれぞれ接続され、上記第２の記憶ノー
ドがそれぞれ異なる第２のアクセス用スイッチング素子
を介して上記複数のビット線対の他方のビット線にそれ
ぞれ接続され、上記各第１のアクセス用スイッチング素
子および各第２のアクセス用スイッチング素子のうち、
アドレス指定により共通のビット線対に接続された対の
第１および第２のアクセス用スイッチング素子を導通状
態に個別に保持可能で、複数のビット線対のデータを同
時にアクセス可能な少なくとも一つのメモリセルと、上
記各ビット線対とデータの授受を行う複数のポートと、
を有し、上記各ポートは、書き込み時に接続されている
ビット線対のレベルを書き込むべきデータレベルに応じ
て互いに相補的な第１のレベルおよび第２のレベルに設
定し、優先信号をアクティブで受けると、複数のポート
から同一アドレスのメモリセルに書き込みが重複する
際、他のポートに優先して、アドレス指定のメモリセル
に所望のデータを書き込む書込回路を含む。

【００１０】また、第１の観点では、上記各ポートに
は、カラム選択信号に応じて、対応するビット線対と書
込回路とを作動的に接続するカラム選択回路を含む。

【００１１】本発明の第２の観点は、複数のビット線対
と、相補的な第１のレベルおよび第２のレベルのデータ
を保持可能な第１の記憶ノードおよび第２の記憶ノード
を有し、上記第１の記憶ノードがそれぞれ異なる第１の
アクセス用スイッチング素子を介して上記複数のビット
線対の一方のビット線にそれぞれ接続され、上記第２の
記憶ノードがそれぞれ異なる第２のアクセス用スイッチ
ング素子を介して上記複数のビット線対の他方のビット
線にそれぞれ接続され、上記各第１のアクセス用スイッ
チング素子および各第２のアクセス用スイッチング素子
のうち、アドレス指定により共通のビット線対に接続さ
れた対の第１および第２のアクセス用スイッチング素子
を導通状態に個別に保持可能で、複数のビット線対のデ
ータを同時にアクセス可能な複数のメモリセルと、上記
各ビット線対とデータの授受を行う複数のポートと、を
有し、上記複数のが少なくとも複数列にわたってマトリ
クス状に配列され、上記各ポートは、カラム選択信号に
応じて、対応するビット線対と書込回路とを作動的に接
続するカラム選択回路と、書き込み時に接続されている
ビット線対のレベルを書き込むべきデータレベルに応じ
て互いに相補的な第１のレベルおよび第２のレベルに設
定し、優先信号をアクティブで受けると、複数のポート
から同一アドレスのメモリセルに書き込みが重複する
際、他のポートに優先して、アドレス指定のメモリセル
に所望のデータを書き込む書込回路とを含む。

【００１２】第２の観点では、上記各ポートのカラム選
択回路は、カラム選択信号に応じて、異なる列の複数の
ビット線対のうち、アドレス指定されたメモリセルが接
続されたビット線対と書込回路とを作動的に接続する。

【００１３】第１の観点または第２の観点では、上記書
込回路は、入力データに応じて接続されているビット線
対の一方のビット線を第１のレベルに相当する第１の電
源電位に接続し、他方のビット線を第２のレベルに相当
する第２の電源電位に接続する第１の駆動トランジスタ
群と、上記優先信号をアクティブで受けたときのみ、接
続されているビット線対の一方のビット線または他方の
ビット線を、上記第１の電源電位または第２の電源電位
に接続する第２の駆動トランジスタ群とを有し、上記第
２の駆動トランジスタの電流駆動能力は、上記第１の駆
動トランジスタの電流駆動能力より大きく設定されてい
る。

【００１４】また、第１の観点または第２の観点では、
上記各ポートには、読み出し時に対応するビット線対に
読み出されたデータを上記カラム選択回路を介して入力
して、増幅、確定させて出力する読出回路を含む。

【００１５】本発明によれば、複数のポートから同一ア
ドレスのメモリセルに書き込みが重複する場合、書き込
みを優先させるべきポートに対してのみ優先信号がアク
ティブで供給される。たとえば、優先信号の入力にかか
わらず各ポートに書込回路では、第１の駆動トランジス
タ群により入力データに応じて接続されているビット線
対の一方のビット線が第１のレベルに相当する第１の電
源電位に接続され、他方のビット線が第２のレベルに相
当する第２の電源電位に接続される。そして、優先信号
をアクティブで受けたポートの書込回路のみ、第２のト
ランジスタ群により接続されているビット線対の一方の
ビット線または他方のビット線が、第１の電源電位また
は第２の電源電位に接続される。また、複数のポートか
ら同一アドレスのメモリセルに書き込みが重複する場
合、第１および第２のアクセス用スイッチング素子を介
して異なるビット線対のビット線同士が電気的に接続さ
れる。そのため、第１の電源電位または第２の電源電位
に保持される必要があるビット線の電位が両電源電位の
中間電位に遷移してしまう。しかし、第２の駆動トラン
ジスタの電流駆動能力は、第１の駆動トランジスタの電
流駆動能力より大きく設定されていることから、優先信
号を受けた書込回路に接続されたビット線がより第１の
電源電位側または第２の電源電位側に遷移するために、
メモリセルにおいては、アクセス用スイッチング素子が
オフにされた後であっても、第１の記憶ノードの電位お
よび第２の記憶ノードの電位が、第１のレベルまたは第
２のレベルのいずれかのレベルに確実に確定する。すな
わち、書き込みを優先させるべきポートからの書込デー
タが、メモリセルに対して優先的に書き込まれる。

【００１６】

【発明の実施の形態】以下、本発明に係るマルチポート
メモリについて、図面に関連付けて詳細に説明する。

【００１７】図１は、本発明に係るマルチポートメモリ
の一実施形態を示すブロック図、図２は図１の要部であ
るメモリセル、入出力ポートの具体的な構成例を示す回
路図である。なお、図２は図面の簡単化のためメモリア
レイを２×２のマトリクスとして示している。ここで
は、２ポート・メモリセルを有するＳＲＡＭを例として
説明する。

【００１８】本マルチポートメモリ１０は、メモリセル
アレイ１１、第１のローデコーダ１２、第２のローデコ
ーダ１３、第１の入出力ポート１４、第２の入出力ポー
ト１５、第１のコントロール回路１６、第２のコントロ
ール回路１７、およびインバータ１８を有している。

【００１９】メモリセルアレイ１１は、ｍ×ｎ個の複数
の２ポート・メモリセルＭＣ１１〜ＭＣｍｎがマトリク
ス状に配列されている。同一行に配列された複数のメモ
リセルＭＣは、共通の第１のワード線Ｗｉ１および第２
のワード線Ｗｉ２（以下、ｉ＝１，２，…，ｍ）に接続
され、同一列に配列された複数のメモリセルＭＣは、第
１のビット線対Ｂｊ１，Ｂｊ１ｂおよび第２のビット線
対Ｂｊ２，Ｂｊ２ｂ（以下、ｊ＝１，２，…，ｎ）に接
続されている。

【００２０】各メモリセルＭＣ１１〜ＭＣｍｎは、図２
に示すように、第１の記憶ノードＮＤ１および第２の記
憶ノードＮＤ２を有し、第１の記憶ノードＮＤ１と第２
の記憶ノードＮＤ２の間に２つのインバータＩＮＶ１，
ＩＮＶ２が、互いに逆向きに接続されている。記憶ノー
ドＮＤ１は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジス
タからなる第１のアクセストランジスタＴＮ１１および
第２のアクセストランジスタＴＮ２１を介して、両ビッ
ト線対の一方側（正転側）のビット線Ｂｊ１，Ｂｊ２に
接続されている。同様に、記憶ノードＮＤ２は、ＮＭＯ
Ｓトランジスタからなる第３のアクセス用トランジスタ
ＴＮ１２および第４のアクセストランジスタＴＮ２２を
介して、他方側（反転側）のビット線Ｂｊ１ｂ，Ｂｊ２
ｂに接続されている。そして、上述したように、第１の
ワード線Ｗｉ１が、第１のアクセストランジスタＴＮ１
１および第３のアクセストランジスタＴＮ１２のゲート
に接続され、第２のワード線Ｗｉ２が第２のアクセスト
ランジスタＴＮ２１および第４のアクセストランジスタ
ＴＮ２２のゲートに接続されている。

【００２１】具体的には、図２の構成を例にとると、同
一列に配置されたメモリセルＭＣ１１、ＭＣ２１の第１
の記憶ノードＮＤ１は、それぞれ第１のアクセス用スイ
ッチング素子としてのアクセストランジスタＴＮ１１お
よびアクセストランジスタＴＮ２１を介して、共通のビ
ット線Ｂ１１，Ｂ１２に接続されている。同一列に配置
されたメモリセルＭＣ１１、ＭＣ２１の記憶ノードＮＤ
２は、第２のアクセス用スイッチング素子としてのアク
セストランジスタＴＮ１２およびアクセストランジスタ
ＴＮ２２を介して、共通のビット線Ｂ１１ｂ，Ｂ１２ｂ
に接続されている。同様に、同一列に配置されたメモリ
セルＭＣ１２、ＭＣ２２の第１の記憶ノードＮＤ１は、
それぞれ第１のアクセス用スイッチング素子としてのア
クセストランジスタＴＮ１１およびアクセストランジス
タＴＮ２１を介して、共通のビット線Ｂ２１，Ｂ２２に
接続されている。同一列に配置されたメモリセルＭＣ１
２、ＭＣ２１の記憶ノードＮＤ２は、第２のアクセス用
スイッチング素子としてのアクセストランジスタＴＮ１
２およびアクセストランジスタＴＮ２２を介して、共通
のビット線Ｂ２１ｂ，Ｂ２２ｂに接続されている。そし
て、同一行に配列されたメモリセルＭＣ１１，ＭＣ１２
のアクセストランジスタＴＮ１１およびアクセストラン
ジスタＴＮ１２のゲートが第１のワード線Ｗ１１に接続
され、アクセストランジスタＴＮ２１およびアクセスト
ランジスタＴＮ２２のゲートが第２のワード線Ｗ１２に
接続されている。同様に、同一行に配列されたメモリセ
ルＭＣ２１，ＭＣ２２のアクセストランジスタＴＮ１１
およびアクセストランジスタＴＮ１２のゲートが第１の
ワード線Ｗ２１に接続され、アクセストランジスタＴＮ
２１およびアクセストランジスタＴＮ２２のゲートが第
２のワード線Ｗ２２に接続されている。

【００２２】第１のローデコーダ１２は、出力端子に対
応する第１のワード線Ｗｉ１が接続されたｍ個の２入力
ＡＮＤゲートＡＤ１２１〜ＡＤ１２ｍを有し、第１のコ
ントロール回路１６を介して入力したアドレス信号ＡＤ
Ｒ１をデコードしてデコード後のアドレス信号ａｄｒｉ
１（ａｄｒ１１〜ａｄｒｍ１）のいずれかをハイレベル
に設定する。そして、第１のローデコーダ１２のＡＮＤ
ゲートＡＤ１２１〜ＡＤ１２ｍは、第１のコントロール
回路１６によるワードイネーブル信号ＷＯＩ１とデコー
ド後のアドレス信号ａｄｒｉ１を入力とし、アドレス指
定に応じた一本のワード線Ｗｉ１を所定期間、たとえば
電源電圧Ｖ_DDレベル＋α（αはＮＭＯトランジスタのし
きい値電圧以上の値）に駆動する。

【００２３】第２のローデコーダ１３は、出力端子に対
応する第２のワード線Ｗｉ２が接続されたｍ個の２入力
ＡＮＤゲートＡＤ１３１〜ＡＤ１３ｍを有し、第２のコ
ントロール回路１７を介して入力したアドレス信号ＡＤ
Ｒ２をデコードしてデコード後のアドレス信号ａｄｒｉ
２（ａｄｒ１２〜ａｄｒｍ２）のいずれかをハイレベル
に設定する。そして、第２のローデコーダ１３のＡＮＤ
ゲートＡＤ１３１〜ＡＤ１３ｍは、第２のコントロール
回路１７によるワードイネーブル信号ＷＯＩ２とデコー
ド後のアドレス信号ａｄｒｉ２を入力とし、アドレス指
定に応じた一本のワード線Ｗｉ２を所定期間、電源電圧
Ｖ_DDレベル＋α（αはＮＭＯトランジスタのしきい値電
圧以上の値）に駆動する。

【００２４】第１の入出力ポート１４は、図２に示すよ
うに、カラム選択回路１４１、書込回路１４２、および
読出回路１４３を有する。

【００２５】カラム選択回路１４１は、カラム選択信号
に応じて第１のビット線対Ｂｊ１，Ｂｊ１ｂと第１の入
出力ポート１４との導通制御を行う。

【００２６】具体的には、図２の構成を例にとると、カ
ラム選択回路１４１は、転送ゲートＴＭ１４１１〜ＴＭ
１４１４、およびインバータＩＮＶ１４１１〜ＩＮＶ１
４１４を有している。各転送ゲートＴＭ１４１１〜ＴＭ
１４１４は、ＮＭＯＳトランジスタとｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタのソース・ドレイン同士を接
続して構成されている。

【００２７】転送ゲートＴＭ１４１１の一方の入出力端
子がビット線Ｂ１１の一端に接続され、他方の入出力端
子が書込回路１４２および読出回路１４３に接続されて
いる。そして、転送ゲートＴＭ１４１１を構成するＮＭ
ＯＳトランジスタのゲートがカラム選択信号ＣＳＬ１１
の供給ラインに接続され、ＰＭＯＳトランジスタのゲー
トがインバータＩＮＶ１４１１を介してカラム選択信号
ＣＳＬ１１の供給ラインに接続されている。転送ゲート
ＴＭ１４１２の一方の入出力端子がビット線Ｂ１１ｂの
一端に接続され、他方の入出力端子が書込回路１４２お
よび読出回路１４３に接続されている。そして、転送ゲ
ートＴＭ１４１２を構成するＮＭＯＳトランジスタのゲ
ートがカラム選択信号ＣＳＬ１１の供給ラインに接続さ
れ、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ
１４１２を介してカラム選択信号ＣＳＬ１１の供給ライ
ンに接続されている。転送ゲートＴＭ１４１３の一方の
入出力端子がビット線Ｂ２１の一端に接続され、他方の
入出力端子が書込回路１４２および読出回路１４３に接
続されている。そして、転送ゲートＴＭ１４１３を構成
するＮＭＯＳトランジスタのゲートがカラム選択信号Ｃ
ＳＬ１２の供給ラインに接続され、ＰＭＯＳトランジス
タのゲートがインバータＩＮＶ１４１３を介してカラム
選択信号ＣＳＬ１２の供給ラインに接続されている。転
送ゲートＴＭ１４１４の一方の入出力端子がビット線Ｂ
２１ｂの一端に接続され、他方の入出力端子が書込回路
１４２および読出回路１４３に接続されている。そし
て、転送ゲートＴＭ１４１４を構成するＮＭＯＳトラン
ジスタのゲートがカラム選択信号ＣＳＬ１２の供給ライ
ンに接続され、ＰＭＯＳトランジスタのゲートがインバ
ータＩＮＶ１４１４を介してカラム選択信号ＣＳＬ１２
の供給ラインに接続されている。

【００２８】書込回路１４２は、第１のコントロール回
路１６による第１のライトイネーブ信号ＷＥ１をアクテ
ィブで受けると第１の書込（入力）データＤＴＩ１のレ
ベルに応じて、カラム選択信号により選択された列の第
１のビット線対Ｂｉ１およびＢｉ１ｂの電位を接地電位
０Ｖおよび電源電圧Ｖ_DDレベル、または電源電圧Ｖ_DDレ
ベルおよび接地電位０Ｖに設定する。なお、たとえば電
源電圧Ｖ_DDレベルが第１のレベルのデータ「１」に相当
し、接地電位０Ｖレベルが第２のレベルのデータ「０」
に相当する。また、書込回路１４２は、優先信号ＰＳを
アクティブのたとえばハイレベルで受けると、複数のポ
ートから同一アドレスのメモリセルに書き込みが重複す
る際、他のポートに優先して、アドレス指定のメモリセ
ルに所望のデータを書き込む。

【００２９】具体的には、書込回路１４２は、図２に示
すように、レジスタＲ１４２１、インバータＩＮＶ１４
２１、２入力アンドゲートＡＤ１４２１〜ＡＤ１４２
４、ＮＭＯＳトランジスタからなる駆動トランジスタＮ
Ａ１１〜ＮＡ１３，ＮＡ２１〜ＮＡ２３により構成され
ている。これらの構成要素のうち、アンドゲートＡＤ１
４２３，１４２４により優先信号デコーダ１４２１が構
成され、駆動トランジスタＮＡ１１〜ＮＡ１３，ＮＡ２
１〜ＮＡ２３によりビット線駆動部１４２２が構成され
ている。そして、駆動トランジスタＮＡ１１，ＮＡ１
２，ＮＡ２１，ＮＡ２２により第１の駆動トランジスタ
群が構成され、駆動トランジスタＮＡ１３，ＮＡ２３に
より第２の駆動トランジスタ群が構成されている。

【００３０】レジスタＲ１４２１には第１の書込（入
力）データＤＴＩ１が入力される。アンドゲートＡＤ１
４２１の一方の入力端子が第１のライトイネーブル信号
ＷＥ１の入力ラインに接続され、他方の入力端子がイン
バータＩＮＶ１４２１を介してレジスタＲ１４２１の出
力端子に接続されている。アンドゲートＡＤ１４２２の
一方の入力端子が第１のライトイネーブル信号ＷＥ１の
入力ラインに接続され、他方の入力端子がレジスタＲ１
４２１の出力端子に接続されている。アンドゲートＡＤ
１４２３の一方の入力端子がアンドゲートＡＤ１４２１
の出力端子に接続され、他方の入力端子が優先信号ＰＳ
の入力ラインに接続されている。アンドゲートＡＤ１４
２４の一方の入力端子がアンドゲートＡＤ１４２２の出
力端子に接続され、他方の入力端子が優先信号ＰＳの入
力ラインに接続されている。

【００３１】電圧Ｖ_DDの供給ライン（たとえば第１の電
源電位）と接地ライン（第２の電源電位）との間に駆動
トランジスタＮＡ１１およびＮＡ１２が直列に接続さ
れ、その接続点によりノードＮＤ１４Ａが構成され、ノ
ードＮＤ１４Ａがカラム選択回路１４１の転送ゲートＴ
Ｍ１４１１およびＴＭ１４１３の他方の入出力端子に接
続されている。すなわち、ノードＮＤ１４Ａは転送ゲー
トＴＭ１４１１によりビット線Ｂ１１と作動的に接続さ
れ、転送ゲートＴＭ１４１３によりビット線Ｂ２１に作
動的に接続される。また、ノードＮＤ１４Ａと接地ライ
ンとの間に、駆動トランジスタＮＡ１３が駆動トランジ
スタＮＡ１２に対して並列に接続されている。電源電圧
Ｖ_DDの供給ラインと接地ラインとの間に駆動トランジス
タＮＡ２１およびＮＡ２２が直列に接続され、その接続
点によりノードＮＤ１４Ｂが構成され、ノードＮＤ１４
Ｂがカラム選択回路１４１の転送ゲートＴＭ１４１２お
よびＴＭ１４１４の他方の入出力端子に接続されてい
る。すなわち、ノードＮＤ１４Ｂは転送ゲートＴＭ１４
１２によりビット線Ｂ１１ｂと作動的に接続され、転送
ゲートＴＭ１４１４によりビット線Ｂ２１ｂと作動的に
接続される。また、ノードＮＤ１４Ｂと接地ラインとの
間に、駆動トランジスタＮＡ２３が駆動トランジスタＮ
Ａ２２に対して並列に接続されている。駆動トランジス
タＮＡ１２およびＮＡ２１のゲートがアンドゲートＡＤ
１４２１の出力端子に接続され、駆動トランジスタＮＡ
１１およびＮＡ２２のゲートがアンドゲートＡＤ１４２
２の出力端子に接続されている。そして、駆動トランジ
スタＮＡ１３のゲートがアンドゲートＡＤ１４２３の出
力端子に接続され、駆動トランジスタＮＡ２３のゲート
がアンドゲートＡＤ１４２４の出力端子に接続されてい
る。

【００３２】以上のように接続された駆動トランジスタ
ＮＡ１１〜ＮＡ１３、ＮＡ２１〜ＮＡ２３によりビット
線駆動部１４２２が構成されている。そして、ビット線
駆動部１４２２における第２の駆動トランジスタ群を構
成す第２の駆動トランジスタＮＡ１３およびＮＡ２３の
電流駆動能力は、第１の駆動トランジスタ群を構成する
第１の駆動トランジスタＮＡ１１，ＮＡ１２，ＮＡ２１
２，ＮＡ２２の電流駆動能力より大きく設定されてい
る。

【００３３】読出回路１４３は、第１のコントロール回
路１６による第１のリードイネーブ信号ＲＥ１をアクテ
ィブで受ける、アドレス指定されたメモリセルのデータ
が読み出され、カラム選択信号により選択された列の第
１のビット線対Ｂｉ１およびＢｉ１ｂのデータを増幅、
確定し、第１の読出（出力）データＤＴＯ１として出力
する。

【００３４】具体的には、読出回路１４３は、図２に示
すように、センスアンプ１４３１、およびインバータＩ
ＮＶ１４３１，ＩＮＶ１４３２により構成されている。

【００３５】センスアンプ１４３１は、ＰＭＯＳトラン
ジスタＰＴ１４３１，ＰＴ１４３２、およびＮＭＯＳト
ランジスタＮＴ１４３１〜ＮＴ１４３３により構成され
ている。

【００３６】ＰＭＯＳトランジスタＰＴ１４３１，ＰＴ
１４３２のソースが電源電圧Ｖ_DDの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１４３１とＮＴ１４３２
のソース同士が接続されている。ＰＭＯＳトランジスタ
ＰＴ１４３１とＮＭＯＳトランジスタＮＴ１４３１のド
レイン同士が接続され、その接続点により第１のノード
１４Ｃが構成されている。ＰＭＯＳトランジスタＰＴ１
４３２とＮＭＯＳトランジスタＮＴ１４３２のドレイン
同士が接続され、その接続点により第２のノード１４Ｄ
が構成されている。ＮＭＯＳトランジスタＮＴ１４３１
とＮＴ１４３２のソース同士の接続点と接地ラインとの
間にＮＭＯＳトランジスタＮＴ１４３３が接続されてい
る。ＰＭＯＳトランジスタＰＴ１４３１とＮＭＯＳトラ
ンジスタＮＴ１４３１のゲートが第２のノードＮＤ１４
Ｄに接続され、ＰＭＯＳトランジスタＰＴ１４３２とＮ
ＭＯＳトランジスタＮＴ１４３２のゲートが第１のノー
ドＮＤ１４Ｃに接続され、ＮＭＯＳトランジスタＮＴ１
４３３のゲートが第１のリードイネーブル信号ＲＥ１の
供給ラインに接続されている。そして、第１のノードＮ
Ｄ１４ＣがインバータＩＮＶ１４３２の入力端子、転送
ゲートＴＭ１４１１およびＴＭ１４１３の他方の入出力
端子に接続されている。すなわち、第１のノードＮＤ１
４Ｃは転送ゲートＴＭ１４１１によりビット線Ｂ１１と
作動的に接続され、転送ゲートＴＭ１４１３によりビッ
ト線Ｂ２１に作動的に接続される。同様に、第２のノー
ドＮＤ１４ＤがインバータＩＮＶ１４３１の入力端子、
転送ゲートＴＭ１４１２およびＴＭ１４１４の他方の入
出力端子に接続されている。すなわち、第２のノードＮ
Ｄ１４Ｄは転送ゲートＴＭ１４１２によりビット線Ｂ１
１ｂと作動的に接続され、転送ゲートＴＭ１４１４によ
りビット線Ｂ２１ｂに作動的に接続される。図２の構成
では、第１の読出データはＤＴＯ１はインバータＩＮＶ
１４３１から出力される。

【００３７】第２の入出力ポート１５は、図２に示すよ
うに、カラム選択回路１５１、書込回路１５２、および
読出回路１５３を有する。

【００３８】カラム選択回路１５１は、カラム選択信号
に応じて第２のビット線対Ｂｊ２，Ｂｊ２ｂと第２の入
出力ポート１５との導通制御を行う。

【００３９】具体的には、図２の構成を例にとると、カ
ラム選択回路１５１は、転送ゲートＴＭ１５１１〜ＴＭ
１５１４、およびインバータＩＮＶ１５１１〜ＩＮＶ１
５１４を有している。各転送ゲートＴＭ１５１１〜ＴＭ
１５１４は、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタのソース・ドレイン同士を接続して構成されてい
る。

【００４０】転送ゲートＴＭ１５１１の一方の入出力端
子がビット線Ｂ１２の一端に接続され、他方の入出力端
子が書込回路１５２および読出回路１５３に接続されて
いる。そして、転送ゲートＴＭ１５１１を構成するＮＭ
ＯＳトランジスタのゲートがカラム選択信号ＣＳＬ２１
の供給ラインに接続され、ＰＭＯＳトランジスタのゲー
トがインバータＩＮＶ１５１１を介してカラム選択信号
ＣＳＬ２１の供給ラインに接続されている。転送ゲート
ＴＭ１５１２の一方の入出力端子がビット線Ｂ１２ｂの
一端に接続され、他方の入出力端子が書込回路１５２お
よび読出回路１５３に接続されている。そして、転送ゲ
ートＴＭ１５１２を構成するＮＭＯＳトランジスタのゲ
ートがカラム選択信号ＣＳＬ２１の供給ラインに接続さ
れ、ＰＭＯＳトランジスタのゲートがインバータＩＮＶ
１５１２を介してカラム選択信号ＣＳＬ２１の供給ライ
ンに接続されている。転送ゲートＴＭ１５１３の一方の
入出力端子がビット線Ｂ２２の一端に接続され、他方の
入出力端子が書込回路１５２および読出回路１５３に接
続されている。そして、転送ゲートＴＭ１５１３を構成
するＮＭＯＳトランジスタのゲートがカラム選択信号Ｃ
ＳＬ２２の供給ラインに接続され、ＰＭＯＳトランジス
タのゲートがインバータＩＮＶ１５１３を介してカラム
選択信号ＣＳＬ２２の供給ラインに接続されている。転
送ゲートＴＭ１５１４の一方の入出力端子がビット線Ｂ
２２ｂの一端に接続され、他方の入出力端子が書込回路
１５２および読出回路１５３に接続されている。そし
て、転送ゲートＴＭ１５１４を構成するＮＭＯＳトラン
ジスタのゲートがカラム選択信号ＣＳＬ２２の供給ライ
ンに接続され、ＰＭＯＳトランジスタのゲートがインバ
ータＩＮＶ１５１４を介してカラム選択信号ＣＳＬ２２
の供給ラインに接続されている。

【００４１】書込回路１５２は、第２のコントロール回
路１７による第２のライトイネーブ信号ＷＥ２をアクテ
ィブで受けると第２の書込（入力）データＤＴＩ２のレ
ベルに応じて、カラム選択信号により選択された列の第
２のビット線対Ｂｉ１およびＢｉ１ｂの電位を接地電位
０Ｖおよび電源電圧Ｖ_DDレベル、または電源電圧Ｖ_DDレ
ベルおよび接地電位０Ｖに設定する。また、書込回路１
５２は、優先信号ＰＳをアクティブのたとえばハイレベ
ルで受けると、複数のポートから同一アドレスのメモリ
セルに書き込みが重複する際、他のポートに優先して、
アドレス指定のメモリセルに所望のデータを書き込む。

【００４２】具体的には、書込回路１５２は、図２に示
すように、レジスタＲ１５２１、インバータＩＮＶ１５
２１、２入力アンドゲートＡＤ１５２１〜ＡＤ１５２
４、ＮＭＯＳトランジスタからなる駆動トランジスタＮ
Ｂ１１〜ＮＢ１３，ＮＢ２１〜ＮＢ２３により構成され
ている。これらの構成要素のうち、アンドゲートＡＤ１
５２３，１５２４により優先信号デコーダ１５２１が構
成され、駆動トランジスタＮＢ１１〜ＮＢ１３，ＮＢ２
１〜ＮＢ２３によりビット線駆動部１５２２が構成され
ている。そして、駆動トランジスタＮＢ１１，ＮＢ１
２，ＮＢ２１，ＮＢ２２により第１の駆動トランジスタ
群が構成され、駆動トランジスタＮＢ１３，ＮＢ２３に
より第２の駆動トランジスタ群が構成されている。

【００４３】レジスタＲ１５２１には第２の書込（入
力）データＤＴＩ２が入力される。アンドゲートＡＤ１
５２１の一方の入力端子が第２のライトイネーブル信号
ＷＥ２の入力ラインに接続され、他方の入力端子がレジ
スタＲ１５２１の出力端子に接続されている。アンドゲ
ートＡＤ１５２２の一方の入力端子が第２のライトイネ
ーブル信号ＷＥ２の入力ラインに接続され、他方の入力
端子がインバータＩＮＶ１５２１を介してレジスタＲ１
５２１の出力端子に接続されている。アンドゲートＡＤ
１５２３の一方の入力端子がアンドゲートＡＤ１５２１
の出力端子に接続され、他方の入力端子がインバータ１
８を介して優先信号ＰＳの入力ラインに接続されてい
る。アンドゲートＡＤ１５２４の一方の入力端子がアン
ドゲートＡＤ１５２２の出力端子に接続され、他方の入
力端子がインバータ１８を介して優先信号ＰＳの入力ラ
インに接続されている。

【００４４】電源電圧Ｖ_DDの供給ラインと接地ラインと
の間に駆動トランジスタＮＢ１１およびＮＢ１２が直列
に接続され、その接続点によりノードＮＤ１５Ａが構成
され、ノードＮＤ１５Ａがカラム選択回路１５１の転送
ゲートＴＭ１５１１およびＴＭ１５１３の他方の入出力
端子に接続されている。すなわち、ノードＮＤ１５Ａは
転送ゲートＴＭ１５１１によりビット線Ｂ１２と作動的
に接続され、転送ゲートＴＭ１５１３によりビット線Ｂ
２２に作動的に接続される。また、ノードＮＤ１５Ａと
接地ラインとの間に、駆動トランジスタＮＢ１３が駆動
トランジスタＮＢ１２に対して並列に接続されている。
電源電圧Ｖ_DDの供給ラインと接地ラインとの間に駆動ト
ランジスタＮＢ２１およびＮＢ２２が直列に接続され、
その接続点によりノードＮＤ１５Ｂが構成され、ノード
ＮＤ１５Ｂがカラム選択回路１５１の転送ゲートＴＭ１
５１２およびＴＭ１５１４の他方の入出力端子に接続さ
れている。すなわち、ノードＮＤ１５Ｂは転送ゲートＴ
Ｍ１５１２によりビット線Ｂ１２ｂと作動的に接続さ
れ、転送ゲートＴＭ１５１４によりビット線Ｂ２２ｂと
作動的に接続される。また、ノードＮＤ１５Ｂと接地ラ
インとの間に、駆動トランジスタＮＢ２３が駆動トラン
ジスタＮＢ２２に対して並列に接続されている。駆動ト
ランジスタＮＢ１２およびＮＢ２１のゲートがアンドゲ
ートＡＤ１５２１の出力端子に接続され、駆動トランジ
スタＮＢ１１およびＮＢ２２のゲートがアンドゲートＡ
Ｄ１５２２の出力端子に接続されている。そして、駆動
トランジスタＮＢ１３のゲートがアンドゲートＡＤ１５
２３の出力端子に接続され、駆動トランジスタＮＢ２３
のゲートがアンドゲートＡＤ１５２４の出力端子に接続
されている。

【００４５】以上のように接続された駆動トランジスタ
ＮＢ１１〜ＮＢ１３、ＮＢ２１〜ＮＢ２３によりビット
線駆動部１５２２が構成されている。そして、ビット線
駆動部１５２２における第２の駆動トランジスタ群を構
成する第２の駆動トランジスタＮＢ１３およびＮＢ２３
の電流駆動能力は、第１の駆動トランジスタ群を構成す
る第１の駆動トランジスタＮＢ１１，ＮＢ１２，ＮＢ２
１２、ＮＢ２２の電流駆動能力より大きく設定されてい
る。第１の入出力ポート１４のビット線駆動部１４２２
を構成する駆動トランジスタＮＡ１１〜ＮＡ１３、ＮＡ
２１〜ＮＡ２３を含めて電流駆動能力の言及すると、第
１の入出力ポート１４の第１の駆動トランジスタＮＡ１
１，ＮＡ１２，ＮＡ２１、ＮＡ２２の電流駆動能力と第
２の入出力ポート１５の第１の駆動トランジスタＮＢ１
１，ＮＢ１２，ＮＢ２１、ＮＢ２２の電流駆動能力とは
略同じ大きさに設定され、第１の入出力ポート１４の第
２の駆動トランジスタＮＡ１３，ＮＡ２３と第２の入出
力ポート１５の第２の駆動トランジスタＮＢ１３，ＮＢ
２３の電流駆動能力とは略同じ大きさに設定されてい
る。そして、第２の駆動トランジスタＮＡ１３，ＮＡ２
３並びにＮＢ１３，ＮＢ２３の電流駆動能力は、第１の
駆動トランジスタＮＡ１１，ＮＡ１２，ＮＡ２１２、Ｎ
Ａ２２並びにＮＢ１１，ＮＢ１２，ＮＢ２１２、ＮＢ２
２の電流駆動能力より大きく設定されている。

【００４６】読出回路１５３は、第２のコントロール回
路１７による第２のリードイネーブ信号ＲＥ２をアクテ
ィブで受ける、アドレス指定されたメモリセルのデータ
が読み出され、カラム選択信号により選択された列の第
２のビット線対Ｂｉ２およびＢｉ２ｂのデータを増幅、
確定し、第２の読出（出力）データＤＴＯ２として出力
する。

【００４７】具体的には、読出回路１５３は、図２に示
すように、センスアンプ１５３１、およびインバータＩ
ＮＶ１５３１，ＩＮＶ１５３２により構成されている。

【００４８】センスアンプ１５３１は、ＰＭＯＳトラン
ジスタＰＴ１５３１，ＰＴ１５３２、およびＮＭＯＳト
ランジスタＮＴ１５３１〜ＮＴ１５３３により構成され
ている。

【００４９】ＰＭＯＳトランジスタＰＴ１５３１，ＰＴ
１５３２のソースが電源電圧Ｖ_DDの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１５３１とＮＴ１５３２
のソース同士が接続されている。ＰＭＯＳトランジスタ
ＰＴ１５３１とＮＭＯＳトランジスタＮＴ１５３１のド
レイン同士が接続され、その接続点により第１のノード
１５Ｃが構成されている。ＰＭＯＳトランジスタＰＴ１
５３２とＮＭＯＳトランジスタＮＴ１５３２のドレイン
同士が接続され、その接続点により第２のノード１５Ｄ
が構成されている。ＮＭＯＳトランジスタＮＴ１５３１
とＮＴ１５３２のソース同士の接続点と接地ラインとの
間にＮＭＯＳトランジスタＮＴ１５３３が接続されてい
る。ＰＭＯＳトランジスタＰＴ１５３１とＮＭＯＳトラ
ンジスタＮＴ１５３１のゲートが第２のノードＮＤ１５
Ｄに接続され、ＰＭＯＳトランジスタＰＴ１５３２とＮ
ＭＯＳトランジスタＮＴ１５３２のゲートが第１のノー
ドＮＤ１５Ｃに接続され、ＮＭＯＳトランジスタＮＴ１
５３３のゲートが第２のリードイネーブル信号ＲＥ２の
供給ラインに接続されている。そして、第１のノードＮ
Ｄ１５ＣがインバータＩＮＶ１５３２の入力端子、転送
ゲートＴＭ１５１１およびＴＭ１５１３の他方の入出力
端子に接続されている。すなわち、第１のノードＮＤ１
５Ｃは転送ゲートＴＭ１５１１によりビット線Ｂ１２と
作動的に接続され、転送ゲートＴＭ１５１３によりビッ
ト線Ｂ２２に作動的に接続される。同様に、第２のノー
ドＮＤ１５ＤがインバータＩＮＶ１５３１の入力端子、
転送ゲートＴＭ１５１２およびＴＭ１５１４の他方の入
出力端子に接続されている。すなわち、第２のノードＮ
Ｄ１５Ｄは転送ゲートＴＭ１５１２によりビット線Ｂ１
２ｂと作動的に接続され、転送ゲートＴＭ１５１４によ
りビット線Ｂ２２ｂに作動的に接続される。図２の構成
では、第２の読出データはＤＴＯ２はインバータＩＮＶ
１５３１から出力される。

【００５０】第１のコントロール回路１６は、クロック
信号ＣＬＫに同期して動作し、第１のアドレス信号ＡＤ
Ｒ１を受けて第１のローデコーダ１２に供給するととも
に、第１のワードイネーブル信号ＷＯＩ１を生成して第
１のローデコーダ１２に供給する。第１のコントロール
回路１６は、書き込み時に第１のライト信号ＷＲ１を受
ける第１のライトイネーブル信号ＷＥ１を生成して第１
の入出力ポート１４に供給し、読み出し時に第１のリー
ド信号ＲＤ１を受けると第１のリードイネーブル信号Ｒ
Ｅ１を生成して第１の入出力ポート１４に供給する。

【００５１】第２のコントロール回路１７は、クロック
信号ＣＬＫに同期して動作し、第２のアドレス信号ＡＤ
Ｒ２を受けて第２のローデコーダ１３に供給するととも
に、第２のワードイネーブル信号ＷＯＩ２を生成して第
２のローデコーダ１３に供給する。第１のコントロール
回路１７は、書き込み時に第２のライト信号ＷＲ２を受
ける第２のライトイネーブル信号ＷＥ２を生成して第２
の入出力ポート１５に供給し、読み出し時に第２のリー
ド信号ＲＤ２を受けると第２のリードイネーブル信号Ｒ
Ｅ２を生成して第２の入出力ポート１５に供給する。

【００５２】次に、このような構成のマルチポートメモ
リ１０の動作について、図１および図２の回路、並びに
図３のタイミングチャートに関連付けて説明する。なお
ここでは、期間Ｔ１で第１の入出力ポート１４の書込回
路１４２によりメモリセルＭＣ１１に対して第１のレベ
ルに相当するデータ「０」を書き込み、次に、期間Ｔ２
で第１の入出力ポート１４の書込回路１４２によりメモ
リセルＭＣ１１に対して第１のレベルに相当するデータ
「１」を書き込み、第２の入出力ポート１５の書込回路
１５２によりメモリセルＭＣ１１に対してデータ「０」
を書き込もうとする場合を例に説明する。

【００５３】まず、期間Ｔ１で第１の入出力ポート１４
の書込回路１４２によりメモリセルＭＣ１１に対してデ
ータ「０」を書き込む動作について説明する。

【００５４】第１のアドレス信号ＡＤＲ１が第１のコン
トロール回路１６を介して第１のローデコーダ１２に供
給される。第１のコントロール回路１６には第１のライ
ト信号ＷＲ１が入力され、図３（Ｄ）に示すように、ハ
イレベル（電源電圧Ｖ_DDレベル）の第１のイネーブル信
号ＷＥ１が生成されて第１の入出力ポート１４に供給さ
れる。この期間Ｔ１においては、第１の入出力ポート１
４には、図３（Ｅ）に示すように、ローレベルのデータ
「０」が入力される。また、図３（Ａ）に示すように、
優先信号ＰＳが期間Ｔ１および期間２を通してアクティ
ブのハイレベルに設定される。

【００５５】このような状態において、第１のローデコ
ーダ１２においては、入力した第１のアドレス信号ＡＤ
Ｒ１がデコードされ、アドレス信号ａｄｒ１１〜ａｄｒ
ｍ１のうち、アドレス信号ａｄｒ１１のみがハイレベル
に設定され、アンドゲートＡＤ１２１の一方の入力端子
に供給され、他のアドレス信号ａｄｒ２１〜ａｄｒｍ１
がローレベルでアンドゲートＡＤ１２２〜ＡＤ１２ｍの
一方の入力端子に供給される。

【００５６】また、図３（Ｃ）に示すように、カラム選
択信号ＳＣＬ１１が期間Ｔ１およびＴ２を通してアクテ
ィブのハイレベルに設定されてカラム選択回路１４１に
入力される。これにより、カラム選択回路１４１の転送
ゲートＴＭ１４１１およびＴＭ１４１２が導通状態とな
り、書込回路１４２２の第１のノードＮＤ１４Ａと第１
のビット線Ｂ１１が電気的に接続され、第２のノードＮ
Ｄ１４Ｂが第１のビット線Ｂ１１ｂに電気的に接続され
る。

【００５７】上述したように、第１の書込データＤＴＩ
１がローレベルのデータ「０」で第１の入出力ポート１
４に入力される。第１の入出力ポート１４では、ローレ
ベルの第１の書込データＤＴＩ１が入力されてアンドゲ
ートＡＤ１４２２の他方の入力端子に供給されるととも
に、インバータＩＮＶ１４２１を介してハイレベルでア
ンドゲートＡＤ１４２１の他方の入力端子に供給され
る。また、上述したように、ハイレベルの第１のライト
イネーブル信号ＷＥ１が入力され、アンドゲートＡＤ１
４２１およびＡＤ１４２２の一方の入力端子に供給され
ている。

【００５８】したがって、アンドゲートＡＤ１４２１の
出力信号はハイレベルとなり、優先信号デコーダ１４２
１のアンドゲートＡＤ１４２３の一方の入力端子に供給
されるとともに、ビット線駆動部１４２２の駆動トラン
ジスタＮＡ１２およびＮＡ２１のゲートに供給される。
その結果、駆動トランジスタＮＡ１２およびＮＡ２１は
導通状態に保持される。また、アンドゲーＡＤ１４２３
の他方の入力端子にはハイレベルの優先信号ＰＳが供給
されていることから、アンドゲートＡＤ１４２３の出力
信号はハイレベルとなり、駆動トランジスタＮＡ１３の
ゲートに供給される。その結果、駆動トランジスタＮＡ
１３は導通状態に保持される。

【００５９】一方、アンドゲートＡＤ１４２２の出力信
号はローレベルとなり、優先信号デコーダ１４２１のア
ンドゲートＡＤ１４２４の一方の入力端子に供給される
とともに、ビット線駆動部１４２２の駆動トランジスタ
ＮＡ１１およびＮＡ２２のゲートに供給される。その結
果、駆動トランジスタＮＡ１１およびＮＡ２２は非導通
状態に保持される。また、アンドゲーＡＤ１４２４の他
方の入力端子にはハイレベルの優先信号ＰＳが供給され
ているが、アンドゲートＡＤ１４２３の出力信号はロー
レベルとなり、駆動トランジスタＮＡ２３のゲートに供
給される。その結果、駆動トランジスタＮＡ２３は非導
通状態に保持される。

【００６０】駆動トランジスタＮＡ１２およびＮＡ１３
が導通状態に保持され、駆動トランジスタＮＡ１１が非
導通状態に保持されることから、第１のノードＮＤ１４
Ａは接地レベル０Ｖ（ローレベル）に保持され、この電
位は図３（Ｆ）に示すように、第１のビット線Ｂ１１に
伝搬される。また、駆動トランジスタＮＡ２１が導通状
態に保持され、駆動トランジスタＮＡ２２およびＮＡ２
３が非導通状態に保持されることから、第２のノードＮ
Ｄ１４Ｂは電源電圧Ｖ_DDレベル（ハイレベル）に保持さ
れ、この電位は図３（Ｇ）に示すように、第１のビット
線Ｂ１１ｂに伝搬される。そして、第１のコントロール
回路１６においては、第１のアドレス信号ＡＤＲ１を受
けて第１のワードイネーブル信号ＷＯＩ１が所定のタイ
ミングで生成されて、ハイレベルで第１のローデコーダ
１２のアンドゲートＡＤ１２１〜ＡＤ１２ｍの他方の入
力端子に供給される。これにより、第１のローデコーダ
１２により、図３（Ｂ）に示すように、第１のワード線
Ｗ１１のみが所定期間、所定レベル、具体的には電源電
圧Ｖ_DDレベル＋α（αはＮＭＯトランジスタのしきい値
電圧以上の値）に設定される。その結果、同一行に配置
され、第１のワード線Ｗ１１に接続された、メモリセル
ＭＣ１１（〜ＭＣ１ｎ）のアクセストランジスタＴＮ１
１，ＴＮ１２が所定期間、導通状態となる。ここで、書
き込み対象のメモリセルＭＣ１１に注目すると、第１の
記憶ノードＮＤ１が第１のビット線Ｂ１１に電気的に接
続され、第２の記憶ノードＮＤ２が第１のビット線Ｂ１
１ｂに電気的に接続される。

【００６１】したがって、第１のビット線Ｂ１１のロー
レベル（０Ｖ）がアクセストランジスタＴＮ１１を介し
てメモリセルＭＣ１１の第１の記憶ノードＮＤ１に伝達
される。これと並行して、第１のビット線Ｂ１１ｂのハ
イレベル（電源電圧Ｖ_DDレベル）がアクセストランジス
タＴＮ１２を介してメモリセルＭＣ１１の第２の記憶ノ
ードＮＤ２に伝達される。そして、所定期間が経過する
と、第１のコントロール回路１２による第１のワードイ
ネーブル信号ＷＯＩ１がローレベルに設定され、その結
果、図３（Ｂ）に示すように、第１のワード線Ｗ１１の
レベルが０Ｖに切り替えられる。これにより、メモリセ
ルＭＣ１１のアクセストランジスタＴＮ１１およびＴＮ
Ｍ１２は非導通状態となり、メモリセルＭＣ１１の第１
の記憶ノードＮＤ１にデータ「０」、第２の記憶ノード
ＮＤ２にデータ「１」がラッチされる。すなわち、期間
Ｔ１において、メモリセルＭＣ１１へのデータ「０」の
書き込みが完了する。

【００６２】なお、第１の入出力ポート１４、第２の入
出力ポート１５によりそれぞれ異なるアドレスのメモリ
セルにデータ「０」またはデータ「１」を書き込む場
合、以上の動作と同様の動作が行われる。

【００６３】次に、期間Ｔ２で第１の入出力ポート１４
の書込回路１４２によりメモリセルＭＣ１１に対してデ
ータ「１」を書き込み、第２の入出力ポート１５の書込
回路１５２によりメモリセルＭＣ１１に対してデータ
「０」を書き込もうとする場合の動作について説明す
る。

【００６４】この期間Ｔ２においても、第１のアドレス
信号ＡＤＲ１が第１のコントロール回路１６を介して第
１のローデコーダ１２に供給される。第１のコントロー
ル回路１６には第１のライト信号ＷＲ１が入力され、図
３（Ｄ）に示すように、ハイレベル（電源電圧Ｖ_DDレベ
ル）の第１のイネーブル信号ＷＥ１が生成されて第１の
入出力ポート１４に供給される。そして、この期間Ｔ２
においては、第１の入出力ポート１４には、図３（Ｅ）
に示すように、ハイレベルのデータ「１」が入力され
る。また、図３（Ａ）に示すように、優先信号ＰＳは期
間２においてもアクティブのハイレベルに設定されてい
る。

【００６５】このような状態において、第１のローデコ
ーダ１２においては、入力した第１のアドレス信号ＡＤ
Ｒ１がデコードされ、アドレス信号ａｄｒ１１〜ａｄｒ
ｍ１のうち、アドレス信号ａｄｒ１１のみがハイレベル
に設定され、アンドゲートＡＤ１２１の一方の入力端子
に供給され、他のアドレス信号ａｄｒ２１〜ａｄｒｍ１
がローレベルでアンドゲートＡＤ１２２〜ＡＤ１２ｍの
一方の入力端子に供給される。

【００６６】また、図３（Ｃ）に示すように、カラム選
択信号ＳＣＬ１１が期間Ｔ２においてもアクティブのハ
イレベルに設定されてカラム選択回路１４１に入力され
る。これにより、カラム選択回路１４１の転送ゲートＴ
Ｍ１４１１およびＴＭ１４１２が導通状態となり、書込
回路１４２２の第１のノードＮＤ１４Ａと第１のビット
線Ｂ１１が電気的に接続され、第２のノードＮＤ１４Ｂ
が第１のビット線Ｂ１１ｂに電気的に接続される。

【００６７】上述したように、第１の書込データＤＴＩ
１がハイレベルのデータ「１」で第１の入出力ポート１
４に入力される。第１の入出力ポート１４では、ハイレ
ベルの第１の書込データＤＴＩ１が入力されてアンドゲ
ートＡＤ１４２２の他方の入力端子に供給されるととも
に、インバータＩＮＶ１４２１を介してローレベルでア
ンドゲートＡＤ１４２１の他方の入力端子に供給され
る。また、上述したように、ハイレベルの第１のライト
イネーブル信号ＷＥ１が入力され、アンドゲートＡＤ１
４２１およびＡＤ１４２２の一方の入力端子に供給され
ている。

【００６８】したがって、アンドゲートＡＤ１４２１の
出力信号はローレベルとなり、優先信号デコーダ１４２
１のアンドゲートＡＤ１４２３の一方の入力端子に供給
されるとともに、ビット線駆動部１４２２の駆動トラン
ジスタＮＡ１２およびＮＡ２１のゲートに供給される。
その結果、駆動トランジスタＮＡ１２およびＮＡ２１は
非導通状態に保持される。また、アンドゲーＡＤ１４２
３の他方の入力端子にはハイレベルの優先信号ＰＳが供
給されているが、アンドゲートＡＤ１４２３の出力信号
はローレベルとなり、駆動トランジスタＮＡ１３のゲー
トに供給される。その結果、駆動トランジスタＮＡ１３
は非導通状態に保持される。

【００６９】一方、アンドゲートＡＤ１４２２の出力信
号はハイレベルとなり、優先信号デコーダ１４２１のア
ンドゲートＡＤ１４２４の一方の入力端子に供給される
とともに、ビット線駆動部１４２２の駆動トランジスタ
ＮＡ１１およびＮＡ２２のゲートに供給される。その結
果、駆動トランジスタＮＡ１１およびＮＡ２２は導通状
態に保持される。また、アンドゲーＡＤ１４２４の他方
の入力端子にはハイレベルの優先信号ＰＳが供給されて
いることから、アンドゲートＡＤ１４２３の出力信号は
ハイレベルとなり、駆動トランジスタＮＡ２３のゲート
に供給される。その結果、駆動トランジスタＮＡ２３は
導通状態に保持される。

【００７０】駆動トランジスタＮＡ１２およびＮＡ１３
が非導通状態に保持され、駆動トランジスタＮＡ１１が
導通状態に保持されることから、第１のノードＮＤ１４
Ａは電源電圧Ｖ_DDレベル（ハイレベル）に保持され、こ
の電位は第１のビット線Ｂ１１に伝搬される。また、駆
動トランジスタＮＡ２１が非導通状態に保持され、駆動
トランジスタＮＡ２２およびＮＡ２３が導通状態に保持
されることから、第２のノードＮＤ１４Ｂは接地レベル
０Ｖ（ローレベル）に保持され、この電位は第１のビッ
ト線Ｂ１１ｂに伝搬される。そして、第１のコントロー
ル回路１６においては、第１のアドレス信号ＡＤＲ１を
受けて第１のワードイネーブル信号ＷＯＩ１が所定のタ
イミングで生成されて、ハイレベルで第１のローデコー
ダ１２のアンドゲートＡＤ１２１〜ＡＤ１２ｍの他方の
入力端子に供給される。これにより、第１のローデコー
ダ１２により、図３（Ｂ）に示すように、第１のワード
線Ｗ１１のみが期間Ｔ２中の所定期間、所定レベル、具
体的には電源電圧Ｖ_DDレベル＋α（αはＮＭＯトランジ
スタのしきい値電圧以上の値）に設定される。その結
果、同一行に配置され、第１のワード線Ｗ１１に接続さ
れた、メモリセルＭＣ１１（〜ＭＣ１ｎ）のアクセスト
ランジスタＴＮ１１，ＴＮ１２が所定期間、導通状態と
なる。ここで、書き込み対象のメモリセルＭＣ１１に注
目すると、第１の記憶ノードＮＤ１が第１のビット線Ｂ
１１に電気的に接続され、第２の記憶ノードＮＤ２が第
１のビット線Ｂ１１ｂに電気的に接続される。

【００７１】したがって、第１のビット線Ｂ１１のハイ
レベル（電源電圧Ｖ_DDレベル）がアクセストランジスタ
ＴＮ１１を介してメモリセルＭＣ１１の第１の記憶ノー
ドＮＤ１に伝達される。これと並行して、第１のビット
線Ｂ１１ｂのローレベルレベル（０Ｖ）がアクセストラ
ンジスタＴＮ１２を介してメモリセルＭＣ１１の第２の
記憶ノードＮＤ２に伝達される。

【００７２】上述した第１のローデコーダ１２、第１の
入出力ポート１４、第１のコントロール回路１６に係る
一連の動作に並行して、第２のローデコーダ１３、第２
の入出力ポート１５、第２のコントロール回路１７にお
いては、以下の動作が行われる。

【００７３】第２のアドレス信号ＡＤＲ２が第２のコン
トロール回路１７を介して第２のローデコーダ１３に供
給される。第２のコントロール回路１７には第１のライ
ト信号ＷＲ２が入力され、図３（Ｊ）に示すように、ハ
イレベル（電源電圧Ｖ_DDレベル）の第２のイネーブル信
号ＷＥ２が生成されて第２の入出力ポート１５に供給さ
れる。期間Ｔ２においては、第２の入出力ポート１５に
は、図３（Ｋ）に示すように、ローレベルのデータ
「０」が入力される。

【００７４】このような状態において、第２のローデコ
ーダ１３においては、入力した第２のアドレス信号ＡＤ
Ｒ２がデコードされ、アドレス信号ａｄｒ１２〜ａｄｒ
ｍ２のうち、アドレス信号ａｄｒ１２のみがハイレベル
に設定され、アンドゲートＡＤ１３１の一方の入力端子
に供給され、他のアドレス信号ａｄｒ２２〜ａｄｒｍ２
がローレベルでアンドゲートＡＤ１３２〜ＡＤ１３ｍの
一方の入力端子に供給される。

【００７５】また、図３（Ｉ）に示すように、カラム選
択信号ＳＣＬ１２が期間Ｔ２においてアクティブのハイ
レベルに設定されてカラム選択回路１５１に入力され
る。これにより、カラム選択回路１５１の転送ゲートＴ
Ｍ１５１１およびＴＭ１５１２が導通状態となり、書込
回路１５２２の第１のノードＮＤ１５Ａと第２のビット
線Ｂ１２が電気的に接続され、第２のノードＮＤ１５Ｂ
が第２のビット線Ｂ１２ｂに電気的に接続される。

【００７６】上述したように、第２の書込データＤＴＩ
２がローレベルのデータ「０」で第２の入出力ポート１
５に入力される。第２の入出力ポート１５では、ローレ
ベルの第２の書込データＤＴＩ２が入力されてアンドゲ
ートＡＤ１５２１の他方の入力端子に供給されるととも
に、インバータＩＮＶ１５２１を介してハイレベルでア
ンドゲートＡＤ１５２２の他方の入力端子に供給され
る。また、上述したように、ハイレベルの第２のライト
イネーブル信号ＷＥ２が入力され、アンドゲートＡＤ１
５２１およびＡＤ１５２２の一方の入力端子に供給され
ている。

【００７７】したがって、アンドゲートＡＤ１５２１の
出力信号はローレベルとなり、優先信号デコーダ１５２
１のアンドゲートＡＤ１５２３の一方の入力端子に供給
されるとともに、ビット線駆動部１４２２の駆動トラン
ジスタＮＢ１１およびＮＢ２２のゲートに供給される。
その結果、駆動トランジスタＮＢ１１およびＮＢ２２は
非導通状態に保持される。また、アンドゲーＡＤ１５２
３の他方の入力端子にはインバータ１８を介してローレ
ベルの優先信号ＰＳが供給されていることから、アンド
ゲートＡＤ１５２３の出力信号はローレベルとなり、駆
動トランジスタＮＢ２３のゲートに供給される。その結
果、駆動トランジスタＮＢ２３は非導通状態に保持され
る。

【００７８】一方、アンドゲートＡＤ１５２２の出力信
号はハイレベルとなり、優先信号デコーダ１５２１のア
ンドゲートＡＤ１５２４の一方の入力端子に供給される
とともに、ビット線駆動部１５２２の駆動トランジスタ
ＮＢ１２およびＮＢ２１のゲートに供給される。その結
果、駆動トランジスタＮＡ１２およびＮＡ２１は導通状
態に保持される。また、アンドゲーＡＤ１５２４の他方
の入力端子にはインバータ１８を介してローレベルの優
先信号ＰＳが供給されていることから、アンドゲートＡ
Ｄ１５２３の出力信号はローレベルとなり、駆動トラン
ジスタＮＢ１３のゲートに供給される。その結果、駆動
トランジスタＮＢ１３は非導通状態に保持される。

【００７９】駆動トランジスタＮＢ１２が導通状態に保
持され、駆動トランジスタＮＢ１１およびＮＢ１３が非
導通状態に保持されることから、第１のノードＮＤ１５
Ａは接地レベル０Ｖ（ローレベル）に保持され、この電
位は第２のビット線Ｂ１２に伝搬される。また、駆動ト
ランジスタＮＢ２１が導通状態に保持され、駆動トラン
ジスタＮＢ２２およびＮＢ２３が非導通状態に保持され
ることから、第２のノードＮＤ１５Ｂは電源電圧Ｖ_DDレ
ベル（ハイレベル）に保持され、この電位は第２のビッ
ト線Ｂ１２ｂに伝搬される。

【００８０】そして、第２のコントロール回路１７にお
いては、第２のアドレス信号ＡＤＲ２を受けて第２のワ
ードイネーブル信号ＷＯＩ２が所定のタイミングで生成
されて、ハイレベルで第２のローデコーダ１３のアンド
ゲートＡＤ１３１〜ＡＤ１３ｍの他方の入力端子に供給
される。これにより、第２のローデコーダ１３により、
図３（Ｈ）に示すように、第２のワード線Ｗ１２のみが
所定期間、所定レベル、具体的には電源電圧Ｖ_DDレベル
＋α（αはＮＭＯトランジスタのしきい値電圧以上の
値）に設定される。その結果、同一行に配置され、第１
のワード線Ｗ１２に接続された、メモリセルＭＣ１１
（〜ＭＣ１ｎ）のアクセストランジスタＴＮ２１，ＴＮ
２２が所定期間、導通状態となる。ここで、書き込み対
象のメモリセルＭＣ１１に注目すると、第１の記憶ノー
ドＮＤ１が第２のビット線Ｂ１２に電気的に接続され、
第２の記憶ノードＮＤ２が第２のビット線Ｂ１２ｂに電
気的に接続される。

【００８１】このとき、上述したように、メモリセルＭ
Ｃ１１の第１の記憶ノードＮＤ１はアクセストランジス
タＴＭ１１を介して第１のビット線Ｂ１１に電気的に接
続されている。したがって、この期間Ｔ２の書き込み動
作においては、第１のビット線Ｂ１１と第２のビット線
Ｂ１２がアクセストランジスタＴＮ１１およびＴＮ２１
を通して電気的に接続され、電源電圧Ｖ_DDレベルの第１
のビット線Ｂ１１の電位が、図３（Ｆ）に示すように、
電源電圧Ｖ_DDレベルより降下し、略Ｖ_DD／２レベルに遷
移する。

【００８２】同様に、メモリセルＭＣ１１の第２の記憶
ノードＮＤ２はアクセストランジスタＴＮ１２を介して
第１のビット線Ｂ１１ｂに電気的に接続されている。し
たがって、この期間Ｔ２の書き込み動作においては、第
１のビット線Ｂ１１ｂと第２のビット線Ｂ１２ｂがアク
セストランジスタＴＮ１２およびＴＮ２２を通して電気
的に接続され、電源電圧Ｖ_DDレベルの第２のビット線Ｂ
１２ｎの電位が、図３（Ｋ）に示すように、電源電圧Ｖ
_DDレベルより降下し、略Ｖ_DD／２レベルに遷移する。

【００８３】したがって、このままでは、メモリセルＭ
Ｃ１１の第１の記憶ノードＮＤ１および第２の記憶ノー
ドＮＤ２の電位は、電源電圧Ｖ_DDの中間値となってしま
う。その結果、第１のワードＷ１１および第２のワード
線Ｗ１２の電位が０Ｖに切り替えられ、アクセストラン
ジスタＴＮ１１，ＴＮ１２、ＴＮ２１，ＴＮ２２が非導
通状態に切り替えられた後、第１の記憶ノードＮＤ１お
よび第２の記憶ノードＮＤ２の電位が０Ｖおよび電源電
圧Ｖ_DDレベルのいずれになるが不定である。

【００８４】しかしながら、本実施形態では、優先信号
ＰＳが第１の入出力ポート１４にアクティブのハイレベ
ルで供給されていることから、上述したように、駆動ト
ランジスタＮＡ２３が導通状態に保持され、第１のビッ
ト線Ｂ１１ｂを接地ラインに導通させている。そして、
第１の入出力ポート１４に接続された第１のビット線Ｂ
１１ｂの電位と第２の入出力ポート１５に接続された第
２のビット線Ｂ１２ｂの電位は、接地ラインと導通する
駆動トランジスタＮＡ２２，ＮＡ２３と電源電圧Ｖ_DDの
供給ラインと導通する駆動トランジスタＮＢ２１の電流
駆動能力によって決まる。ここで、上述したように本実
施形態においては、第１のビット線Ｂ１１ｂと接続され
た駆動トランジスタＮＡ２２と、第２のビット線Ｂ１２
ｂに接続された駆動トランジスタＮＢ２１の電流駆動能
力は同じ大きさに設定されているが、第１のビット線Ｂ
１１ｂと接続された駆動トランジスタＮＡ２３の電流駆
動能力は、駆動トランジスタＮＢ２１の電流駆動能力よ
り大きく設定されている。したがって、第１のビット線
Ｂ１１ｂの電位は、電源電圧Ｖ_DDの中間値より低い、よ
り接地レベル側になっている。

【００８５】その結果、メモリセルＭＣ１１の第２の記
憶ノードＮＤ２の電位は、アクセストランジスタＴＮ１
１，ＴＮ１２、ＴＮ２１，ＴＮ２２が非導通状態に切り
替えられた後、接地レベル０Ｖに遷移することができ
る。そして、メモリセルＭＣ１１はラッチ構造となって
いることから、第１の記憶ノードＮＤ１の電位はインバ
ータＩＮＶ２を介して電源電圧Ｖ_DDレベルに遷移する。
これにより、メメモリセルＭＣ１１の第１の記憶ノード
ＮＤ１にデータ「１」、第２の記憶ノードＮＤ２にデー
タ「０」がラッチされる。すなわち、期間Ｔ２において
は、優先信号ＰＳで指定された第１の入出力ポート１４
による書き込むべきデータ「１」が、第２の入出力ポー
ト１５による書き込むべきデータ「０」に優先して、メ
モリセルＭＣ１１に書き込まれる。

【００８６】以上説明したように、本実施形態によれ
ば、第１のコントロール回路１６による第１のライトイ
ネーブ信号ＷＥ１をアクティブを受けると第１の書込
（入力）データＤＴＩ１のレベルに応じて、カラム選択
信号により選択された列の第１のビット線対Ｂｉ１およ
びＢｉ１ｂの電位を接地電位０Ｖおよび電源電圧Ｖ_DDレ
ベル、または電源電圧Ｖ_DDレベルおよび接地電位０Ｖに
設定し、優先信号ＰＳをアクティブで受けると、複数の
ポートから同一アドレスのメモリセルに書き込みが重複
する際、他のポートに優先して、アドレス指定のメモリ
セルに所望のデータを書き込む書込回路１４２を含む第
１の入出力ポート１４と、第２のコントロール回路１７
による第２のライトイネーブ信号ＷＥ２をアクティブを
受けると第２の書込（入力）データＤＴＩ２のレベルに
応じて、カラム選択信号により選択された列の第２のビ
ット線対Ｂｉ１およびＢｉ１ｂの電位を接地電位０Ｖお
よび電源電圧Ｖ_DDレベル、または電源電圧Ｖ_DDレベルお
よび接地電位０Ｖに設定し、優先信号ＰＳをアクティブ
で受けると、複数のポートから同一アドレスのメモリセ
ルに書き込みが重複する際、他のポートに優先して、ア
ドレス指定のメモリセルに所望のデータを書き込む書込
回路１５２を含む第２の入出力ポート１５を設けたの
で、回路構成が複雑な外付けの調停回路を必要とせず、
少ない追加素子によって書き込みデータをどちらかに優
先させることができる。

【００８７】なお、上述した説明では、２ポート・メモ
リセルを例に説明したが、本発明はこれに限定されるも
のではなく、さらに多ポートメモリセルを有するマルチ
ポートメモリに適用できることはいうまでもない。ポー
ト数が増えても、たとえば図４に示すように、増加した
ポート数に応じた数の電流駆動能力の大きい第２の駆動
トランジスタＮＡ（ＮＢ）１４，ＮＡ（ＮＢ）１５，・
・・、ＮＡ（ＮＢ）２４，ＮＡ（ＮＢ）２５，・・・、
をビット線と接地ラインとの間にさらに並列に接続し、
これらの駆動トランジスタのゲートに優先信号デコーダ
１４２１（１５２１）のデコード結果を供給するように
構成することで容易に対応可能である。

【００８８】

【発明の効果】以上説明したように、本発明によれば、
回路構成が複雑な調停回路を必要とせず、少ない追加素
子によって書き込みデータをどちらかに優先させること
ができる利点がある。

【図面の簡単な説明】

【図１】本発明に係るマルチポートメモリの一実施形態
を示すブロック図である。

【図２】図１の要部であるメモリセル、入出力ポートの
具体的な構成例を示す回路図である。

【図３】図１および図２の回路の動作を説明するための
タイミングチャートである。

【図４】ポート数が増えた場合の入出力ポートの構成を
説明するための図である。

【符号の説明】

１０…マルチポートメモリ、１１…メモリセルアレイ、
１２…第１のローデコーダ、１３…第２のローデコー
ダ、１４…第１の入出力ポート、１４１…カラム選択回
路、１４２…書込回路、１４３…読出回路、１５…第２
の入出力ポート、１５１…カラム選択回路、１５２…書
込回路、１５３…読出回路、１６…第１のコントロール
回路、１７…第２のコントロール回路、１８…インバー
タ、ＭＣ１１〜ＭＣｍｎ…メモリセル、ＮＤ１…第１の
記憶ノード、ＮＤ２…第２の記憶ノード、ＴＮ１１〜Ｔ
Ｎ２２…アクセストランジスタ、Ｂｊ１, Ｂｊｉｂ…第
１のビット線対、Ｂｊ２, Ｂｊ２ｂ…第２のビット線
対、Ｗ１１〜Ｗｍ１…第１のワード線、Ｗ１２〜Ｗｍ２
…第２のワード線、ＡＤＲ１…第１のアドレス信号、Ａ
ＤＲ２…第２のアドレス信号、ＷＥ１…第１のライトイ
ネーブル信号、ＷＥ２…第２のライトイネーブル信号、
ＲＥ１…第１のリードイネーブル信号、ＲＥ２…第２の
リードイネーブル信号、ＮＡ１１〜ＮＡ１５，ＮＡ２１
〜ＮＡ２５、ＮＢ１１〜ＮＢ１５，ＮＢ２１〜ＮＢ２５
…駆動トランジスタ。

Claims

【特許請求の範囲】

【請求項１】複数のビット線対と、相補的な第１のレベルおよび第２のレベルのデータを保
持可能な第１の記憶ノードおよび第２の記憶ノードを有
し、上記第１の記憶ノードがそれぞれ異なる第１のアク
セス用スイッチング素子を介して上記複数のビット線対
の一方のビット線にそれぞれ接続され、上記第２の記憶
ノードがそれぞれ異なる第２のアクセス用スイッチング
素子を介して上記複数のビット線対の他方のビット線に
それぞれ接続され、上記各第１のアクセス用スイッチン
グ素子および各第２のアクセス用スイッチング素子のう
ち、アドレス指定により共通のビット線対に接続された
第１および第２のアクセス用スイッチング素子対を導通
状態に個別に保持可能で、複数のビット線対のデータを
同時にアクセス可能な少なくとも一つのメモリセルと、上記各ビット線対とデータの授受を行う複数のポート
と、を有し、上記各ポートは、書き込み時に接続されているビット線
対のレベルを書き込むべきデータレベルに応じて互いに
相補的な第１のレベルおよび第２のレベルに設定し、優
先信号をアクティブで受けると、複数のポートから同一
アドレスのメモリセルに書き込みが重複する際、他のポ
ートに優先して、アドレス指定のメモリセルに所望のデ
ータを書き込む書込回路を含むマルチポートメモリ。
【請求項２】上記書込回路は、入力データに応じて接
続されているビット線対の一方のビット線を第１のレベ
ルに相当する第１の電源電位に接続し、他方のビット線
を第２のレベルに相当する第２の電源電位に接続する第
１の駆動トランジスタ群と、上記優先信号をアクティブ
で受けたときのみ、接続されているビット線対の一方の
ビット線または他方のビット線を、上記第１の電源電位
または第２の電源電位に接続する第２の駆動トランジス
タ群とを有し、上記第２の駆動トランジスタの電流駆動能力は、上記第
１の駆動トランジスタの電流駆動能力より大きく設定さ
れている請求項１記載のマルチポートメモリ。
【請求項３】上記各ポートには、カラム選択信号に応
じて、対応するビット線対と書込回路とを作動的に接続
するカラム選択回路を含む請求項１記載のマルチポート
メモリ。
【請求項４】上記各ポートには、カラム選択信号に応
じて、対応するビット線対と書込回路とを作動的に接続
するカラム選択回路を含む請求項２記載のマルチポート
メモリ。
【請求項５】上記各ポートには、読み出し時に対応す
るビット線対に読み出されたデータを上記カラム選択回
路を介して入力して、増幅、確定させて出力する読出回
路を含む請求項３記載のマルチポートメモリ。
【請求項６】上記各ポートには、読み出し時に対応す
るビット線対に読み出されたデータを上記カラム選択回
路を介して入力して、増幅、確定させて出力する読出回
路を含む請求項４記載のマルチポートメモリ。
【請求項７】複数のビット線対と、相補的な第１のレベルおよび第２のレベルのデータを保
持可能な第１の記憶ノードおよび第２の記憶ノードを有
し、上記第１の記憶ノードがそれぞれ異なる第１のアク
セス用スイッチング素子を介して上記複数のビット線対
の一方のビット線にそれぞれ接続され、上記第２の記憶
ノードがそれぞれ異なる第２のアクセス用スイッチング
素子を介して上記複数のビット線対の他方のビット線に
それぞれ接続され、上記各第１のアクセス用スイッチン
グ素子および各第２のアクセス用スイッチング素子のう
ち、アドレス指定により共通のビット線対に接続された
第１および第２のアクセス用スイッチング素子対を導通
状態に個別に保持可能で、複数のビット線対のデータを
同時にアクセス可能な複数のメモリセルと、上記各ビット線対とデータの授受を行う複数のポート
と、を有し、上記複数のが少なくとも複数列にわたってマトリクス状
に配列され、上記各ポートは、カラム選択信号に応じて、対応するビ
ット線対と書込回路とを作動的に接続するカラム選択回
路と、書き込み時に接続されているビット線対のレベルを書き
込むべきデータレベルに応じて互いに相補的な第１のレ
ベルおよび第２のレベルに設定し、優先信号をアクティ
ブで受けると、複数のポートから同一アドレスのメモリ
セルに書き込みが重複する際、他のポートに優先して、
アドレス指定のメモリセルに所望のデータを書き込む書
込回路とを含むマルチポートメモリ。
【請求項８】上記書込回路は、入力データの応じて接
続されているビット線対の一方のビット線を第１のレベ
ルに相当する第１の電源電位に接続し、他方のビット線
を第２のレベルに相当する第２の電源電位に接続する第
１の駆動トランジスタ群と、上記優先信号をアクティブ
で受けたときのみ、接続されているビット線対の一方の
ビット線または他方のビット線を、上記第１の電源電位
または第２の電源電位に接続する第２の駆動トランジス
タ群とを有し、上記第２の駆動トランジスタの電流駆動能力は、上記第
１の駆動トランジスタの電流駆動能力より大きく設定さ
れている請求項７記載のマルチポートメモリ。
【請求項９】上記各ポートのカラム選択回路は、カラ
ム選択信号に応じて、異なる列の複数のビット線対のう
ち、アドレス指定されたメモリセルが接続されたビット
線対と書込回路とを作動的に接続する請求項７記載のマ
ルチポートメモリ。
【請求項１０】上記各ポートのカラム選択回路は、カ
ラム選択信号に応じて、異なる列の複数のビット線対の
うち、アドレス指定されたメモリセルが接続されたビッ
ト線対と書込回路とを作動的に接続する請求項８記載の
マルチポートメモリ。
【請求項１１】上記各ポートには、読み出し時に対応
するビット線対に読み出されたデータを上記カラム選択
回路を介して入力して、増幅、確定させて出力する読出
回路を含む請求項１０記載のマルチポートメモリ。
【請求項１２】上記各ポートには、読み出し時に対応
するビット線対に読み出されたデータを上記カラム選択
回路を介して入力して、増幅、確定させて出力する読出
回路を含む請求項１０記載のマルチポートメモリ。