JP2015102911A - 電子機器 - Google Patents
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Abstract
Description
プログラムを実行するプロセッサと、当該プロセッサが実行するプログラムが予め格納されている、主記憶として利用される不揮発性メモリとを有する電子機器において、
前記電子機器の電源投入時又はリセット時に、前記不揮発性メモリへ所定の信号を供給するリセット制御部を有し、
前記不揮発性メモリは、
プログラムを格納するための第1の格納領域と、
前記プロセッサにより実行する際のプログラムを格納するための第2の格納領域と、
前記リセット制御部からの前記所定の信号を受信したことに応じて、前記第1の格納領域に格納されたプログラムを前記第2の格納領域に転送する転送部と、
前記転送部による前記転送が完了したことに応じて、前記第1の格納領域と前記不揮発性メモリの外部とを切断し、前記第2の格納領域と前記不揮発性メモリの外部とのバスを接続すると共に、転送完了を示す信号を前記リセット制御部に通知する通知部とを有し、
前記リセット制御部は、前記不揮発性メモリから前記転送完了を示す信号を受信したことに応じて、前記プロセッサにリセット解除信号を出力することを特徴とする。
第1の実施形態を図1、図2、図3を用いて説明する。なお、以下において、同一構成要素には同じ記号および符号を付しその説明を省略する。図1は、第1の実施の形態に係る電子機器の構成を示す図である。図2は、第1の実施の形態に係る、タイミングチャートを示す図である。図3は、第1の実施の形態に係る、プログラムの配置を示す図である。
第2の実施形態を図3、図4、図5を用いて説明する。なお、以下において、同一構成要素には同じ記号および符号を付しその説明を省略する。図3は、本発明の第2の実施の形態に係る、プログラムの配置を示す図である。図4は、第2の実施の形態に係る、電子機器の構成を示す図である。図5は、第2の実施の形態に係る、タイミングチャートを示す図である。
第3の実施形態を図3、図6、図7を用いて説明する。なお、以下において、同一構成要素には同じ記号および符号を付しその説明を省略する。図3は、第3の実施の形態に係る、プログラムの配置を示す図である。図6は、第3の実施の形態に係る、電子機器の構成を示す図である。図7は、第3の実施の形態に係る、タイミングチャートを示す図である。
第4の実施形態を図8、図9、図10、図11を用いて説明する。なお、以下において、同一構成要素には同じ記号および符号を付しその説明を省略する。図8は、第4の実施の形態に係る、電子機器の構成を示す図である。図9は、第4の実施の形態に係る、タイミングチャートを示す図である。図10は、第4の実施の形態に係る、CPUフローチャートを示す図である。図11は、第4の実施の形態に係る、プログラムの配置を示す図である。
ユーザからの制御により電子機器800電源がオンして、第1の実施形態と同様の、T1からT17のタイミングで電子機器800が起動する。
CPU138がファームウェアのアップデートがあるか否かを判定する。この判定は、ユーザによる指示でも良いし、場合によってはネットワーク上の予め設定されたアドレスに該当するファームウェアがアップロードされているか否かで行っても構わない。
CPU138は、プログラム2を使用した通常のアプリケーション実行を行う。
CPU138は、不揮発性メモリ801にバス切り替えコマンドを発行する。
CPU138は、バンク104のページ1のファームアップ制御プログラムを実行して、不図示のDMACを起動する事で、不図示の更新ファームウェアの格納された記録媒体(または、ダウンロードしたファームウェア)から、バンク802のプログラム格納領域に更新ファームウェアを書き込む。
Claims (7)
- プログラムを実行するプロセッサと、当該プロセッサが実行するプログラムが予め格納されている、主記憶として利用される不揮発性メモリとを有する電子機器において、
前記電子機器の電源投入時又はリセット時に、前記不揮発性メモリへ所定の信号を供給するリセット制御部を有し、
前記不揮発性メモリは、
プログラムを格納するための第1の格納領域と、
前記プロセッサにより実行する際のプログラムを格納するための第2の格納領域と、
前記リセット制御部からの前記所定の信号を受信したことに応じて、前記第1の格納領域に格納されたプログラムを前記第2の格納領域に転送する転送部と、
前記転送部による前記転送が完了したことに応じて、前記第1の格納領域と前記不揮発性メモリの外部とを切断し、前記第2の格納領域と前記不揮発性メモリの外部とのバスを接続すると共に、転送完了を示す信号を前記リセット制御部に通知する通知部とを有し、
前記リセット制御部は、前記不揮発性メモリから前記転送完了を示す信号を受信したことに応じて、前記プロセッサにリセット解除信号を出力する
ことを特徴とする電子機器。 - 前記不揮発性メモリは複数のバンクを有し、前記第1の格納領域と前記第2の格納領域は、異なるバンクとすることを特徴とする請求項1に記載の電子機器。
- 前記転送部は、2つのバンクを接続するためのコマンド、2つのバンクを活性化するコマンド、転送する際のソースとなるバンクとディスティネーションとなるバンクを示すコマンドを発行することを特徴とする請求項2に記載の電子機器。
- 前記転送部は、前記不揮発性メモリの各バンクのセンスアンプの入出力であり、ページサイズと同じビット幅で転送する請求項2又は3に記載の電子機器。
- 前記転送部は、前記不揮発性メモリの各バンクのセンスアンプの入出力であり、ページサイズのビット幅より小さく、前記不揮発性メモリのデータバスのビット幅より大きいビット幅で転送する請求項2又は3に記載の電子機器。
- 前記転送部は、前記不揮発性メモリの各バンクのカラムデコーダの入出力であり、前記不揮発性メモリのデータのバス幅と同じビット幅で転送することを特徴とする請求項2又は3に記載の電子機器。
- 前記第1の格納領域は、前記不揮発性メモリに対する予め設定されたコマンドが発行された場合のみ、前記第1の格納領域と前記不揮発性メモリの外部とを接続することで、前記第1の格納領域に対するリード及びライトのアクセスが可能な状態に移行する
ことを特徴とする請求項1乃至6のいずれか1項に記載の電子機器。
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- 2014-11-06 US US14/534,458 patent/US9275709B2/en not_active Expired - Fee Related
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