JPH08314801A

JPH08314801A - メモリ管理方式

Info

Publication number: JPH08314801A
Application number: JP11803395A
Authority: JP
Inventors: Yasushi Nomoto; 靖司野本; Kazuhiko Miura; 和彦三浦
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1995-05-17
Filing date: 1995-05-17
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】電源投入時において、ブートＲＯＭを用いず
にＲＯＭのデータをＲＡＭへロードすることができるよ
うにする。【構成】ＲＯＭ３内に、電源切断時にも保持すべき基
本プログラム３ａが格納されている。ＲＡＭ４内の記憶
領域の一部にも、ＲＯＭ３のアドレスと同じアドレスが
設定されている。データリード手段１は、電源投入時に
基本プログラム３ａの先頭のアドレス「Ａ０００」から
順に、基本プログラム３ａのリード要求を出力する。こ
のリード要求は、基本プログラム３ａ全てに対して行わ
れる。アクセス制御手段２は、リード要求をＲＯＭ３に
対して出力し、ＲＯＭ３からリードされたデータを、Ｒ
ＡＭ４内の対応するアドレスに格納する。これにより、
ＲＯＭ３内の基本プログラム３ａが全てＲＡＭ４にロー
ドされる。データリード要求手段１は、ＲＯＭ３内の全
てのデータをリードすると、メモリ切替え信号を出力す
る。アクセス制御手段２はメモリ切替え信号を受け取る
と、以後の基本プログラムに対するアクセス要求をＲＡ
Ｍ４に対して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のメモリを管理する
データ処置システムのメモリ管理方式に関し、特にアク
セス速度の遅いＲＯＭとアクセス速度の速いＲＡＭとを
用いてデータを管理するメモリ管理方式に関する。

【０００２】

【従来の技術】数値制御装置や各種コンピュータのよう
に、プロセッサがプログラムを実行することにより各種
データ処理を行うシステムでは、システムを動作される
のに必要な基本的なプログラムはＲＯＭに格納されてい
る。このようなシステムでは、ＲＯＭに格納された基本
的なプログラムを実行することにより、システムの動作
環境が構築される。ところが、ＲＯＭのアクセス速度は
一般的なＣＰＵの処理速度に比べ低速である。従って、
ＲＯＭから直接プログラムを読み取っていたのではＣＰ
Ｕの性能を発揮することができない。

【０００３】そこで、従来のデータ処理システムでは、
ＲＯＭよりも高速にアクセスできるＲＡＭが設けられて
おり、電源投入時にＲＯＭ内のプログラムをＲＡＭへロ
ードするようにしている。これにより、その後は高速に
プログラムを実行することが可能となる。

【０００４】このように電源投入時にＲＯＭ内のプログ
ラムをＲＡＭにロードするには、ＲＯＭ、ＲＡＭ以外に
ブートＲＯＭが必要となる。ブートＲＯＭには、システ
ム全体の初期化命令、およびＲＯＭ内のプログラムのロ
ード命令が格納されている。そして、電源投入時には、
まずブートＲＯＭ内の命令が実行される。ＲＯＭ内のプ
ログラムがＲＡＭにロードされた後は、ＲＡＭのメモリ
空間上のアドレスを指定して、ＲＯＭに格納されていた
プログラムを実行する。

【０００５】

【発明が解決しようとする課題】しかし、従来のデータ
処理システムではＲＯＭのデータのＲＡＭへのローディ
ングが、ブートＲＯＭ内のプログラムにより管理されて
いるため、ハードウェアの構成を変更すると、ブートＲ
ＯＭのプログラムも同時に書き換えなければならないと
いう問題点があった。例えば、ＲＯＭの交換によりＲＯ
Ｍの記憶容量が変更された場合には、ブートＲＯＭ内の
プログラムを書き換えなければ、電源投入時にプログラ
ムをロードすることができない。

【０００６】また、データ処置システムには、メインの
プロセッサ以外に、特定の機能を制御するための個別の
プロセッサを有するものがある。数値制御装置では、軸
制御回路やＰＭＣが個別のプロセッサを有している。こ
のような複数のプロセッサを有するシステムでは、電源
投入時にメインのプロセッサ以外のプロセッサからアラ
ームが発生する場合がある。アラームが発生すると、割
り込み処理サイクルが実行されアラームの発生要因が調
査される。このようなアラームがデータのロード完了前
に発生すると、ブートＲＯＭ上の割り込み処理ルーチン
により割り込み処理が実行される。

【０００７】ところが、ブートＲＯＭには必要最低限の
プログラムしか格納されていない。そのため、アラーム
発生要因の詳細な情報を出力することができなかった
り、日本語の表示機能が設定されておらずアラームメッ
セージを日本語で表示することができない等の問題点が
あった。

【０００８】本発明はこのような点に鑑みてなされたも
のであり、電源投入時において、ブートＲＯＭを用いず
にＲＯＭのデータをＲＡＭへロードすることができるデ
ータ処理システムのメモリ管理方式を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明では上記課題を解
決するために、複数のメモリを管理するデータ処置シス
テムのメモリ管理方式において、電源遮断時にも保持す
べき基本プログラムを格納するＲＯＭと、前記ＲＯＭよ
り高速にアクセスが可能であり、前記基本プログラムが
格納されているアドレスと同じアドレスの記憶領域を有
するＲＡＭと、電源投入時に前記基本プログラムをリー
ドし、リードが完了するとメモリ切替え信号を出力する
データリード手段と、前記データリード手段がリードし
た前記基本プログラムを前記ＲＡＭ内の対応するアドレ
スに格納し、前記メモリ切替え信号が出力された後の前
記基本プログラムに対するアクセス要求を前記ＲＡＭに
対して出力するアクセス制御手段と、を有することを特
徴とするメモリ管理方式が提供される。

【００１０】

【作用】上記構成によれば、ＲＯＭは、電源遮断時にも
保持すべき基本プログラムを格納する。ＲＡＭは、ＲＯ
Ｍより高速にアクセスが可能であり、基本プログラムが
格納されているアドレスと同じアドレスの記憶領域を有
する。データリード手段は、電源投入時に基本プログラ
ムをリードし、リードが完了するとメモリ切替え信号を
出力する。アクセス制御手段は、データリード手段がリ
ードした基本プログラムをＲＡＭ内の対応するアドレス
に格納し、メモリ切替え信号が出力された後の基本プロ
グラムに対するアクセス要求をＲＡＭに対して出力す
る。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の概略構成を示すブロック図であ
る。この図において、メモリとしてＲＯＭ３と、ＲＯＭ
３よりも高速にアクセス可能なＲＡＭ４とが設けられて
いる。この図では、ＲＯＭ３に割り当てられているメモ
リマップ上のアドレスは「Ａ０００〜ＡＦＦＦ」であ
る。ＲＯＭ３内に、電源切断時にも保持すべき基本プロ
グラム３ａが格納されている。一方、ＲＡＭ４内の記憶
領域の一部にも、ＲＯＭ３のアドレスと同じアドレスが
設定されている。

【００１２】データリード手段１は、電源投入時に基本
プログラム３ａの先頭のアドレス「Ａ０００」から順
に、基本プログラム３ａのリード要求を出力する。この
リード要求は、基本プログラム３ａ全てに対して行われ
る。アクセス制御手段２は、リード要求をＲＯＭ３に対
して出力し、ＲＯＭ３からリードされたデータを、ＲＡ
Ｍ４内の対応するアドレスに格納する。これにより、Ｒ
ＯＭ３内の基本プログラム３ａが全てＲＡＭ４にロード
される。

【００１３】データリード要求手段１は、ＲＯＭ３内の
全てのデータをリードすると、メモリ切替え信号を出力
する。アクセス制御手段２はメモリ切替え信号を受け取
ると、以後の基本プログラム（メモリ空間「Ａ０００〜
ＡＦＦＦ」）に対するアクセス要求をＲＡＭ４に対して
出力する。従って、基本プログラム３ａは、ＲＡＭ４上
のメモリ空間を利用して実行される。

【００１４】図２は、本発明を実施するための数値制御
装置のハードウェアの概略構成を示すブロック図であ
る。数値制御装置はプロセッサ１１を中心に構成されて
いる。プロセッサ１１には、ＲＯＭ１２とＲＡＭ１３と
が接続されている。ＲＯＭ１２にはシステムプログラム
が格納されている。このシステムプログラムを実行する
ことにより、数値制御装置全体が制御される。ＲＡＭ１
３にはＳＲＡＭ等が使用され、ＲＯＭ１２のアドレスと
同じアドレスが割り当てられている。

【００１５】ＲＯＭ１２とＲＡＭ１３とは、アドレスバ
スとデータバスとを共有している。この共有のバスによ
りバス１９に接続されている。また、ＲＯＭ１２とＲＡ
Ｍ１３の制御信号はセレクタ１７を介して入力される。
セレクタ１７は、ＲＯＭ１２とＲＡＭ１３とに対するリ
ード要求のアクセス先の切替えを行う。電源投入時には
リード信号をＲＯＭ１２に対して出力しており、プロセ
ッサ１１からメモリ切替え信号が入力されると、リード
信号をＲＡＭ１３に対して出力する。

【００１６】不揮発性メモリ１４には図示されていない
バッテリによってバックアップされたＣＭＯＳが使用さ
れ、電源切断後も保持すべきパラメータ、加工プログラ
ム、工具補正データ、ピッチ誤差補正データ等が記憶さ
れる。

【００１７】ＣＲＴ／ＭＤＩユニット２０は、数値制御
装置の前面あるいは機械操作盤と同じ位置に配置され、
データ及び図形の表示、データ入力、数値制御装置の運
転に使用される。グラフィック制御回路２１は数値デー
タ及び図形データ等のディジタル信号を表示用のラスタ
信号に変換し、表示装置２２に送り、表示装置２２はこ
れらの数値及び図形を表示する。表示装置２２にはＣＲ
Ｔあるいは液晶表示装置が使用される。

【００１８】キーボード２３は数値キー、シンボリック
キー、文字キー及び機能キーから構成され、加工プログ
ラムの作成、編集及び数値制御装置の運転に使用され
る。ソフトウェアキー２４は表示装置２２の下部に設け
られ、その機能は表示装置に表示される。表示装置の画
面が変化すれば、表示される機能に対応して、ソフトウ
ェアキーの機能も変化する。

【００１９】軸制御回路１５は個別のプロセッサを有し
ており、プロセッサ１１からの軸の移動指令を受けて、
軸の移動指令をサーボアンプ１６に出力する。サーボア
ンプ１６はこの移動指令を増幅し、工作機械３０に結合
されたサーボモータを駆動し、工作機械３０の工具とワ
ークの相対運動を制御する。なお、軸制御回路１５及び
サーボアンプ１６はサーボモータの軸数に対応した数だ
け設けられる。

【００２０】ＰＭＣ（プログラマブル・マシン・コント
ローラ）１８はプロセッサ１１からバス１９経由でＭ
（補助）機能信号、Ｓ（スピンドル速度制御）機能信
号、Ｔ（工具選択）機能信号等を受け取る。そして、こ
れらの信号をシーケンス・プログラムで処理して、出力
信号を出力し、工作機械３０内の空圧機器、油圧機器、
電磁アクチュエイタ等を制御する。また、工作機械３０
内の機械操作盤のボタン信号、スイッチ信号及びリミッ
トスイッチ等の信号を受けて、シーケンス処理を行い、
バス１９を経由してプロセッサ１１に必要な入力信号を
転送する。

【００２１】なお、図２ではスピンドルモータ制御回路
及びスピンドルモータ用アンプ等は省略してある。ま
た、上記の例ではプロセッサ１１は１個で説明したが、
複数のプロセッサを使用してマルチプロセッサ構成にす
ることもできる。

【００２２】図３はセレクタの内部構成を示す図であ
る。セレクタ１７の内部には３つのスイッチ１７ａ，１
７ｂ，１７ｃが設けられている。これらのスイッチ１７
ａ，１７ｂ，１７ｃは、メモリ切替え信号により切り換
えられる。

【００２３】スイッチ１７ａにはチップセレクト信号が
入力され、メモリ切替え信号が「０」の場合には、ＲＯ
Ｍ１２のチップセレクト信号入力端子ＣＳに接続する。
メモリ切替え信号が「１」の場合には、ＲＡＭ１３のチ
ップセレクト信号入力端子ＣＳに接続する。

【００２４】スイッチ１７ｂにはリード信号が入力さ
れ、メモリ切替え信号が「０」の場合には、ＲＯＭ１２
のリード信号入力端子ＲＤとＲＡＭ１３のライト信号入
力端子ＷＲとに接続する。メモリ切替え信号が「１」の
場合には、ＲＡＭ１３のリード信号入力端子ＲＤに接続
する。

【００２５】スイッチ１７ｃには、スイッチ１７ａがＲ
ＯＭ１２に対して出力するチップセレクト信号が入力さ
れ、メモリ切替え信号が「０」の場合には、ＲＡＭ１３
のチップセレクト信号入力端子ＣＳに接続する。メモリ
切替え信号が「１」の場合には、ＲＡＭ１３のチップセ
レクト信号入力端子ＣＳへの接続を切断する。

【００２６】また、数値制御装置のバス１９（図２に示
す）からのアドレスを伝送するアドレスバスは、ＲＯＭ
１２とＲＡＭ１３とに接続されている。データバスも同
様に、ＲＯＭ１２とＲＡＭ１３とに接続されている。

【００２７】このような構成において、電源投入時に
は、数値制御装置のプロセッサから、ＲＯＭ１２の先頭
のアドレスに対するリード要求が出力される。リード要
求が出力されると、チップセレクト信号とリード信号と
が「１」になり、要求するデータのアドレスが出力され
る。なお、メモリ切替え信号は初期値として「０」が設
定されている。つまり、電源投入時にはメモリ切替え信
号は「０」が出力されている。

【００２８】従って、ＲＯＭ１２の入力信号は、チップ
セレクト信号入力端子ＣＳとリード信号入力端子ＲＤの
信号が「１」になる。そして、プロセッサからのアドレ
スが入力される。これにより、指定されたアドレスのデ
ータが出力される。一方、ＲＡＭ１３の入力信号は、チ
ップセレクト信号入力端子ＣＳとライト信号入力端子Ｒ
Ｄの信号が「１」になる。そして、プロセッサからのア
ドレスと、ＲＯＭ１２が出力したデータとが入力され
る。これにより、ＲＯＭ１２からリードされたデータ
が、ＲＡＭ１３内の同一のアドレスに格納される。

【００２９】プロセッサは、ＲＯＭ１２内の全てデータ
をリードする。従って、ＲＯＭ１２に格納されていたプ
ログラムは、全てＲＡＭ１３にロードされる。プロセッ
サはリードが完了するとメモリ切替え信号を「１」にす
る。これにより、セレクタ１７内のスイッチ１７ａ，１
７ｂ，１７ｃが切り換えられる。この結果、以後ＲＯＭ
１２のアドレスを指定したアクセス要求は、全てＲＡＭ
１３内に設けられた同じアドレスのメモリ領域に対する
アクセス要求となる。

【００３０】ところで、上記のようなプロセッサが行う
リード要求の出力やメモリ切替え信号の出力は、ＲＯＭ
１２に格納されたプログラムにより実行させることがで
きる。つまり、ＲＯＭ１２に格納されたプログラムの先
頭に、「ＲＯＭ１２のデータを全てリードした後、メモ
リ切替え信号を１にする。」という命令を格納してお
く。そして、電源投入時には、ＲＯＭ１２の先頭のアド
レスをリードするように設定しておく。これにより、プ
ロセッサに対し、電源投入時のＲＯＭ１２内のデータの
リードと、ＲＯＭ１２のデータリード完了後のメモリ切
替え信号の出力とを実行させることができる。

【００３１】なお、電源投入時にプロセッサが行うリー
ドは、そのデータをＲＡＭ１３に格納するためにのみ行
われるため、読み出し動作を行うだけで十分である。従
って、プロセッサがＲＯＭ１２からリードしたデータ
は、実行されずに廃棄される。

【００３２】図４は電源投入時にプロセッサが実行する
処理手順を示すフローチャートである。この処理は、数
値制御装置の電源が投入されることにより開始される。〔Ｓ１〕ＲＯＭの先頭のアドレスに格納されている命令
をリードし、実行する。これにより、以降の処理を行う
ための命令がプロセッサに与えられる。なお、このとき
のメモリ切替え信号は「０」である。つまり、ＲＯＭか
らリードされるデータは、並行してＲＡＭ内の対応する
アドレスに格納される。〔Ｓ２〕前回リードしたデータの次のアドレスのデータ
をリードする。この際、プロセッサにリードされたデー
タは、前回リードしたデータに上書きされる。〔Ｓ３〕ＲＯＭ内の全てのデータのリードが完了したか
どうか判断し、完了していればステップ４に進み、完了
していなければステップ２に進む。プロセッサがリード
したデータは同時にＲＡＭに格納されているため、全て
のデータがリードされたということは、ＲＯＭ内のプロ
グラムが全てＲＡＭにロードされたことを意味する。〔Ｓ４〕セレクタに入力されているメモリ切替え信号を
「１」にする。これにより、セレクタ内のスイッチが切
り換えられる。そして、以後のＲＯＭに対するアクセス
要求は、ＲＡＭに対して出力される。

【００３３】以上のようにして、ＲＯＭ自身に格納され
たプログラムの命令により、ＲＯＭ内に格納されたプロ
グラムをＲＡＭにロードすることができる。従って、ブ
ートＲＯＭを設ける必要がない。その結果、ＲＯＭを交
換する際にも、他のプログラムとの整合性をとる必要が
なくなる。

【００３４】また、ＲＯＭ内のプログラムをＲＡＭにロ
ードした後も、他の装置からそのプログラムにアクセス
するためのアドレスは同じである。従って、各種のプロ
グラムを作成する際に、目的のプログラムがＲＯＭ内に
あるのか、あるいはＲＡＭにロードされているのかを区
別する必要がない。その結果、ＲＯＭ内のプログラムの
ローディング中に発生する割り込み処理のための処理ル
ーチンも、ＲＯＭ内の処理ルーチンを使用することがで
きるようになる。

【００３５】つまり、ＲＯＭ内には、通常動作中に割り
込みが発生した時の為の割り込み処理ルーチンが格納さ
れている。そして、ＲＯＭのプログラムをＲＡＭにロー
ディング中に他のプロセッサから割り込み要求が発生し
た場合にも、ＲＯＭに格納された割り込み処理ルーチン
により詳細なアラームの発生要因の調査を行うことがで
きる。しかも、日本語でメッセージを表示させることも
容易である。

【００３６】また、上記の説明では数値制御装置のメイ
ンのプロセッサと、そのプロセッサに制御されるメモリ
（ＲＯＭ、ＲＡＭ）との間の処理において本発明を適用
したが、個別のプロセッサとメモリとを有する各種周辺
機器において本発明を適用することもできる。図２の数
値制御装置の例では、軸制御回路１５、ＰＭＣ１８、及
びグラフィック制御回路２１に適用することが可能であ
る。

【００３７】従来は、電源投入時の、周辺機器内のＲＡ
Ｍへのプログラムのロードは、ブートＲＯＭのプログラ
ムにより制御されていた。従って、周辺装置を増設する
際にもブートＲＯＭ内のプログラムの変更が必要だっ
た。しかし、本発明を周辺機器のボード上のプログラム
とメモリとの間の処理に適用することにより、各周辺機
器は自分自身でプログラムをロードすることができるよ
うになる。そのため、周辺機器を増設する際には、シス
テム全体のソフトウェアの変更が最小限度ですむ。

【００３８】

【発明の効果】以上説明したように本発明では、ＲＡＭ
内にＲＯＭのアドレスと同一のアドレスの領域を設け、
電源投入時にはＲＯＭのデータをリードすることにより
プログラムをＲＡＭにロードすることができるようにし
たため、ＲＯＭのデータのロードのためにブートＲＯＭ
等を設ける必要がなくなり、ハードウェア構成を変更し
た際に、プログラムのローディングのためのソフトウェ
アとの整合性を考慮せずにすむ。しかも、ＲＡＭにロー
ドされたプログラムのアドレスはＲＯＭのアドレスと同
じであるため、ＲＯＭ内のプログラムがロード前である
かロード後であるかを区別することなくプログムを作成
することができる。

【図面の簡単な説明】

【図１】本発明の概略構成を示すブロック図である。

【図２】本発明を実施するための数値制御装置のハード
ウェアの概略構成を示すブロック図である。

【図３】セレクタの内部構成を示す図である。

【図４】電源投入時にプロセッサが実行する処理手順を
示すフローチャートである。

【符号の説明】

１データリード手段２アクセス制御手段３ＲＯＭ４ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】複数のメモリを管理するデータ処置シス
テムのメモリ管理方式において、電源遮断時にも保持すべき基本プログラムを格納するＲ
ＯＭと、前記ＲＯＭより高速にアクセスが可能であり、前記基本
プログラムが格納されているアドレスと同じアドレスの
記憶領域を有するＲＡＭと、電源投入時に前記基本プログラムをリードし、リードが
完了するとメモリ切替え信号を出力するデータリード手
段と、前記データリード手段がリードした前記基本プログラム
を前記ＲＡＭ内の対応するアドレスに格納し、前記メモ
リ切替え信号が出力された後の前記基本プログラムに対
するアクセス要求を前記ＲＡＭに対して出力するアクセ
ス制御手段と、を有することを特徴とするメモリ管理方式。
【請求項２】前記データリード手段は、前記ＲＯＭに
格納された初期動作用プログラムを電源投入時に実行す
ることにより、前記基本プログラムのリード、及びメモ
リ切替え信号の出力を行うことを特徴とする請求項１記
載のメモリ管理方式。
【請求項３】前記アクセス制御手段は、前記ＲＯＭの
アドレスバスとデータバスとが前記ＲＡＭに接続された
状態で、電源投入時に前記基本プログラムに対するリー
ド要求が出力されると、前記リード要求を前記ＲＯＭに
対して出力するとともに前記ＲＡＭ内の同じアドレスに
対してライト要求を出力することにより、前記データリ
ード手段がリードした前記基本プログラムを前記ＲＡＭ
内の対応するアドレスに格納することを特徴とする請求
項１記載のメモリ管理方式。
【請求項４】前記データ処理システムは、数値制御装
置であることを特徴とする請求項１記載のメモリ管理方
式。
【請求項５】前記データ処理システムは、メインのシ
ステムに増設するためのボード上に構成された周辺機器
であることを特徴とする請求項１記載のメモリ管理方
式。