JPH08137513A

JPH08137513A - メモリ管理方式

Info

Publication number: JPH08137513A
Application number: JP27640294A
Authority: JP
Inventors: Shoichi Otsuka; 昭一大塚; Koushin Irie; 厚神入江
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1994-11-10
Filing date: 1994-11-10
Publication date: 1996-05-31

Abstract

(57)【要約】（修正有）【目的】一定間隔で必ず処理すべきタスクを有する制御
装置においても、高速メモリを用いてデータ処理の高速
化が図れるようにする。【構成】ベースアドレス記憶手段１には、優先順位の高
い高優先度プログラムの先頭番地を格納し、ベースアド
レス転送手段２は、装置の電源投入時に当ベースアドレ
スをメモリ領域データ記憶手段５に転送する。オプショ
ンパラメータ記憶手段３には、オプションパラメータを
格納し、プログラムサイズ設定手段４は、メモリ領域デ
ータ記憶手段５内のプログラムサイズを設定する。プロ
セッサからメモリアクセス要求が出力されると、アクセ
ス制御手段６は、要求されたアドレスがメモリ領域デー
タの示す領域に含まれるか否かを判断し、メモリ領域デ
ータの示す領域に対するアクセス要求であれば、アクセ
スを高速メモリ８に対して行わせ、そうでなければアク
セスをメインメモリ７に対して行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメインメモリに格納した
システムプログラムによりマルチタスク処理をリアルタ
イムで行う制御装置のメモリ管理方式に関し、特に優先
度の高いタスクを一定間隔で必ず実行する制御装置のメ
モリ管理方式に関する。

【０００２】

【従来の技術】コンピュータや数値制御装置等のデータ
処理装置では、各種データ処理を実行中には、頻繁にＲ
ＡＭへのアクセスが発生する。そのため、プロセッサの
高速化に伴いＲＡＭへのアクセス速度を高速化する必要
がある。ＲＡＭのアクセス速度が遅ければ、プロセッサ
の処理速度がいくら高速であっても、その能力を発揮す
ることができない。

【０００３】ＲＡＭとして一般的に使用されているもの
には、大容量化が可能なＤＲＡＭと、小容量ながら高速
アクセスが可能な高速ＳＲＡＭとがある。メインメモリ
として、全て高速ＳＲＡＭを使用すれば高速のアクセス
が可能となるが、高速ＳＲＡＭはＤＲＡＭに比べ非常に
高価であるため、大容量にすることができない。

【０００４】そこで多くのパーソナルコンピュータ等で
は、ＤＲＡＭをメインメモリとして用い、高速ＳＲＡＭ
をキャシュメモリとして用いている。プロセッサがメイ
ンメモリにアクセスした際に、そのデータをキャッシュ
メモリである高速ＳＲＡＭに保存しておくことにより、
次に同じデータをアクセスする際には、高速ＳＲＡＭか
ら短時間で取り出すことができる。このようなキャッシ
ュメモリの使用は、キャッシュのヒット率が高ければ、
データ処理の高速化に有効である。

【０００５】

【発明が解決しようとする課題】しかし、数値制御装置
やロボット制御装置等の制御装置では、マルチタスク環
境においてリアルタイムにデータ処理を行う必要があ
る。このとき最も優先順位の高いタスクは、補間周期
（ＩＴＰ）ごとに必ず実行しなければならない。

【０００６】このような制御装置等において、高速ＳＲ
ＡＭをキャッシュメモリとして使用した場合に、優先順
位の高いタスクを実行するための高優先度プログラムが
必ずキャッシュメモリ内に格納されているとは限らな
い。つまり、高優先度プログラムを実行した後、他のプ
ログラムが実行されると、高優先度プログラムのデータ
はキャッシュメモリから押し出されてしまう。従って、
数値制御装置においてＳＲＡＭをキャッシュメモリとし
て使用しても、高優先度プログラムへのアクセスが高速
に行われず、十分なメモリアクセス高速化の効果が得ら
れない。しかも、キャッシュメモリを制御するには複雑
な制御回路が必要である。

【０００７】このように、一定間隔で必ず処理すべきタ
スクを有する制御装置では、ＳＲＡＭをキャッシュメモ
リとして使用しても、十分なデータ処理の高速化につな
がらないという問題点があった。

【０００８】本発明はこのような点に鑑みてなされたも
のであり、一定間隔で必ず処理すべきタスクを有する制
御装置においても、高速メモリを用いてデータ処理の高
速化が図れるメモリ管理方式を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】本発明では上記課題を解
決するために、マルチタスク処理をリアルタイムで行う
制御装置のメモリ管理方式において、システムプログラ
ム内の、一定周期で必ず実行しなければならない優先順
位の高いタスクを実行するための高優先度プログラムを
格納する高速メモリと、前記高優先度プログラム以外の
前記システムプログラムを格納するメインメモリと、前
記高優先度プログラムのベースアドレスとプログラムサ
イズとを格納するメモリ領域データ記憶手段と、前記ベ
ースアドレスと前記プログラムサイズとにより前記高優
先度プログラムのメモリ領域を認識し、出力されたメモ
リアクセス要求が前記高優先度プログラムに対するアク
セスか否かを判断し、前記高優先度プログラムに対する
アクセスは前記高速メモリに対して行わせ、前記高優先
度プログラム以外のプログラムに対するアクセスはメイ
ンメモリ対して行わせるアクセス制御手段と、を有する
ことを特徴とするメモリ管理方式が提供される。

【００１０】また上記構成に加え、ベースアドレスを電
源切断時にも保持する書換え可能なベースアドレス記憶
手段と、電源投入時に前記ベースアドレスを前記メモリ
領域データ記憶手段に転送するベースアドレス転送手段
と、をさらに有することを特徴とするメモリ管理方式が
提供される。

【００１１】

【作用】高速メモリは、システムプログラム内の、一定
周期で必ず実行しなければならない優先順位の高いタス
クを実行するための高優先度プログラムを格納する。メ
インメモリは、高優先度プログラム以外のシステムプロ
グラムを格納する。メモリ領域データ記憶手段は、高優
先度プログラムのベースアドレスとプログラムサイズと
を格納する。アクセス制御手段は、メモリアクセス要求
が出力されると、ベースアドレスとプログラムサイズと
により高優先度プログラムに対するアクセスかどうかを
判断し、高優先度プログラムに対するアクセスの場合、
高速メモリに対してアクセスを行わせる。

【００１２】これにより、システムプログラムをロード
する際には、高優先度プログラムは高速メモリに転送さ
れ、以後高優先度プログラムに対するアクセスが常に高
速に行われる。

【００１３】また、書換え可能なベースアドレス記憶手
段はベースアドレスを電源切断時にも保持する。ベース
アドレス転送手段は、電源投入時にベースアドレスをメ
モリ領域データ記憶手段に転送する。

【００１４】これにより、システムプログラムの更新等
によりベースアドレスに変更が生じても、容易にベース
アドレスの値を書換え、電源投入時には書き換えられた
ベースアドレスを有効にすることができる。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明のメモリ管理方式の概略構成を示す
ブロック図である。ベースアドレス記憶手段１には、優
先順位の高いタスクを実行するための高優先度プログラ
ムの先頭番地であるベースアドレスを格納している。ベ
ースアドレス記憶手段１は、電源切断時にもデータを保
持することができる書換え可能なメモリである。ベース
アドレス転送手段２は、制御装置の電源投入時に、ベー
スアドレス記憶手段１内に格納されたベースアドレスを
メモリ領域データ記憶手段５に転送する。

【００１６】一方、オプションパラメータ記憶手段３に
は、高優先度プログラムに付加すべきオプションプログ
ラムを指定するオプションパラメータを格納している。
オプションパラメータ記憶手段３は、電源切断時にもデ
ータを保持することができる書換え可能なメモリであ
る。プログラムサイズ設定手段４は、制御装置の電源投
入時に、オプションパラメータ記憶手段３内に格納され
たオプションパラメータに応じて、メモリ領域データ記
憶手段５内のプログラムサイズを設定する。

【００１７】そして、プロセッサからメモリアクセス要
求が出力されると、アクセス制御手段６は、要求された
アドレスがメモリ領域データの示す領域に含まれるか否
かを判断する。そこで、メモリ領域データの示す領域に
対するアクセス要求であれば、アクセスを高速メモリ８
に対して行わせ、そうでなければアクセスをメインメモ
リ７に対して行わせる。

【００１８】従って、システムプログラムをメインメモ
リ７にロードする際には、既にメモリ領域データがメモ
リ領域データ記憶手段５に設定されているため、高優先
度プログラム以外はメインメモリ７に格納され、高優先
度プログラムは高速メモリ８に格納される。

【００１９】このようにして、高優先度プログラムを必
ず高速メモリ８に格納しておくことができ、優先順位の
高いタスクが高速に実行される。さらに、システムプロ
グラムを更新する際には、ベースアドレス記憶手段１内
に保持されたベースアドレスを同時に更新することによ
り、高優先度プログラムが格納される領域が変化して
も、常に高優先度プログラムを高速メモリ８に格納する
ことができる。また、システムプログラムにオプション
を追加する場合には、オペレータによりオプションパラ
メータが設定される。そして、電源投入時にはプログラ
ムサイズ設定手段４が、オプションパラメータを参照し
プログラムサイズを設定するため、オプションプログラ
ムの追加により高優先度プログラムのサイズが変わって
も、メモリ領域データの値を逐次変更することができ
る。

【００２０】図２は本発明を実施するための数値制御装
置の例を示すブロック図である。数値制御装置はプロセ
ッサ１１を中心に構成されている。プロセッサ１１は、
メインメモリであるＤＲＡＭ１２に一時的の格納された
システムプログラムに従って数値制御装置全体を制御す
る。ＤＲＡＭ１２にはシステムプログラム以外に、一時
的な計算データ、表示データ、入出力信号等が格納され
る。ＤＲＡＭ１２は、記憶容量が２〜８ＭＢ、アクセス
速度が７０ｎｓ程度である。また、高速ＳＲＡＭ１３
は、システムプログラム内の高優先度プログラムを格納
する。高速ＳＲＡＭ１３は数百ＫＢの記憶容量である
が、８ｎｓの高速のアクセス速度を有している。この高
速ＳＲＡＭが図１に示す高速メモリ８である。

【００２１】これらの、ＤＲＡＭ１２と高速ＳＲＡＭ１
３とは、メモリアクセスコントローラ２０により制御さ
れている。メモリアクセスコントローラ２０は、高優先
度プログラムのメモリ領域を認識しており、メモリアク
セス要求があると、要求されたアドレスのデータがＤＲ
ＡＭ１２と高速ＳＲＡＭ１３とのどちらに格納されてい
るかを判断する。そして、要求されたデータを格納して
いるメモリを使用可能にする。

【００２２】また、プロセッサ１１は、バッファ１４を
介して各種装置と接続されている。ＦＲＯＭ１５には、
システムプログラム、及び高優先度プログラムのベース
アドレスが格納されており、電源切断時にもこれらデー
タを保持する。オペレータは、システムプログラムを更
新する際には、必要に応じてベースアドレスの値も更新
する。

【００２３】ＳＲＡＭ１６はバッテリ１６ａによってバ
ックアップされ、電源切断後も保持すべきパラメータ、
加工プログラム、工具補正データ、ピッチ誤差補正デー
タ等が記憶される。パラメータには、高優先度プログラ
ムに付加すべきオプションプログラムを指定するための
オプションパラメータも含まれる。ＥＰＲＯＭ１９に
は、数値制御装置の基本動作を制御するプログラム（ブ
ートストラップ等）が格納されている。

【００２４】ＰＭＣ（プログラマブル・マシン・コント
ローラ）１７はプロセッサ１１からＭ（補助）機能信
号、Ｓ（スピンドル速度制御）機能信号、Ｔ（工具選
択）機能信号等を受け取る。そして、これらの信号をシ
ーケンス・プログラムで処理して、出力信号を出力し、
工作機械を制御する。また、Ｉ／Ｏインタフェース（Ｉ
／Ｏ）１８が受け取った、工作機械内の機械操作盤のボ
タン信号、スイッチ信号及びリミットスイッチ等の信号
を、ＰＭＣ１７がシーケンス処理を行い、プロセッサ１
１に必要な入力信号を転送する。

【００２５】これらの装置は、バスインタフェース３１
を介してバス３２に接続されている。バス３２には、図
示されていないＣＲＴ／ＭＤＩユニット等が接続されて
いる。

【００２６】図３はメモリアクセスコントローラの内部
構成を示すブロック図である。メモリアクセスコントロ
ーラ２０内にはポインティングレジスタ２１が設けられ
ている。ポインティングレジスタ２１は、高優先度プロ
グラムのベースアドレス２１ａ（高優先度プログラムの
先頭のアドレス）とプログラムサイズ２１ｂ（高優先度
プログラムの容量）のデータが格納されている。このポ
インティングレジスタ２１が、図１に示すメモリ領域デ
ータ記憶手段５である。

【００２７】アクセス制御回路２２は、ポインティング
レジスタ２１内のデータにより高優先度プログラムのメ
モリ領域を認識している。そして、メモリアクセス要求
が出力された際にプロセッサからアドレス（ＡＤＤ）が
入力されると、そのアドレスが高優先度プログラムのア
ドレスであるかどうかを判断する。高優先度プログラム
内のアドレスであれば高速ＳＲＡＭに有効信号（ＥＮＡ
ＢＬＥ１）を出力し、高優先度プログラムのアドレスで
なければＤＲＡＭに有効信号（ＥＮＡＢＬＥ２）を出力
する。そして、有効信号が入力されたメモリだけが、プ
ロセッサからのアクセスが可能となる。

【００２８】タイマ２３は、高速ＳＲＡＭに対する有効
信号（ＥＮＡＢＬＥ１）出力されると、高速ＳＲＡＭの
アクセス時間（８ｎｓ）経過後に、プロセッサに対しレ
ディ信号（ＲＤＹ）を出力する。また、ＤＲＡＭに対す
る有効信号（ＥＮＡＢＬＥ２）出力されると、ＤＲＡＭ
のアクセス時間（７０ｎｓ）経過後に、プロセッサに対
しレディ信号（ＲＤＹ）を出力する。プロセッサは、レ
ディ信号（ＲＤＹ）を受け取ることによりメモリからの
データが確定したことを認識し、次のデータ処理を開始
する。なお、アクセス制御回路２２とタイマ２３とで、
図１に示すアクセス制御手段６を構成している。

【００２９】上記の様なハードウェア構成の数値制御装
置において、まず電源投入時の動作について説明する。
図４は電源投入時の数値制御装置内の処理手順を示すフ
ローチャートである。〔Ｓ１〕電源が投入されると、ＦＲＯＭ内に保持されて
いるベースアドレスを、メモリアクセスコントローラ内
のポインティングレジスタへ転送する。〔Ｓ２〕バッテリでバックアップされたＳＲＡＭ内のオ
プションパラメータにより、高優先度プログラムのサイ
ズを決定し、ポインティングレジスタへ登録する。〔Ｓ３〕ポインティングレジスタ内のデータが確定する
と、ＦＲＯＭに保持されているシステムプログラムのメ
モリへのロードが実行される。このとき、高優先度プロ
グラムは高速ＳＲＡＭへ転送され、高優先度プログラム
以外のプログラムはＤＲＡＭへ転送される。

【００３０】以後、数値制御装置内のプロセッサは、Ｄ
ＲＡＭあるいは高速ＳＲＡＭ内に格納されたシステムプ
ログラムに従い各種データ処理を実行する。図５はシス
テムプログラムのメモリマップと格納先を示す図であ
る。ポインティングレジスタ２１には、高優先度プログ
ラムのベースアドレス「１００００」、プログラムサイ
ズ「１００００」が格納されている。つまり、この例に
示すアドレスマップ４０では、アドレス１００００〜１
ＦＦＦＦ番地が高優先度プログラムのメモリ領域４１で
ある。従って、１００００〜１ＦＦＦＦ番地のデータ
は、高速ＳＲＡＭ１３に転送され、それ以外のアドレス
（０００００〜０ＦＦＦＦ，２００００〜ＦＦＦＦＦ）
のデータは、ＤＲＡＭ１２に転送される。

【００３１】図６は数値制御装置のメモリアクセスの処
理手順を示すフローチャートである。このフローチャー
トは、プログラム等がメモリアクセス要求を出力した際
に開始される。〔Ｓ４〕高優先度プログラムへのアクセスかどうかを判
断し、高優先度プログラムへのアクセスであればステッ
プ５へ進み、高優先度プログラム以外のプログラムへの
アクセスであればステップ８へ進む。〔Ｓ５〕高速ＳＲＡＭを有効状態にする。〔Ｓ６〕プロセッサは、高速ＳＲＡＭに対しアクセスを
行う。〔Ｓ７〕プロセッサがメモリアクセス要求を出力してか
ら８ｎｓ後に、タイマはプロセッサにＲＤＹを出力す
る。〔Ｓ８〕ＤＲＡＭを有効状態にする。〔Ｓ９〕プロセッサは、ＤＲＡＭに対しアクセスを行
う。〔Ｓ１０〕プロセッサがメモリアクセス要求を出力して
から７０ｎｓ後に、タイマはプロセッサにＲＤＹを出力
する。

【００３２】このようにして、高優先度プログラムによ
り実行される優先順位の高いタスクは、８ｎｓのメモリ
アクセス速度で高速に実行できる。従って、数値制御装
置のデータ処理全体が非常に高速に処理される。

【００３３】図７は実行タスクの時間変化を示す図であ
る。図において、タスクの優先順位は３段階に分かれて
いる。まず、最も優先順位の高いタスク（タスク１）
は、軸制御等を制御するタスクである。このタスク実行
時のメモリアクセス速度は８ｎｓである。次に優先順位
の高いタスク（タスク２）は、機械の動作と直接関係し
ない、各種タスクである。このタスク実行時のメモリア
クセス速度は７０ｎｓである。最も優先順位の低いタス
ク（タスク３）は、表示装置に画面表示を行うタスクの
ように、時間的制限の少ないタスクである。このタスク
実行時のメモリアクセス速度は７０ｎｓである。なお、
この時の補間周期は８ｍｓである。時刻ｔ₀において、
タスク１の実行が開始される。時刻ｔ₁において、タス
ク１の実行が終了し、タスク２の実行が開始される。時
刻ｔ₂において、タスク２の実行が終了し、タスク３の
実行が開始される。時刻ｔ₃において、補間周期が１サ
イクル終了する。このため、タスク３は処理途中であっ
ても中断される。そして、タスク１の実行が開始され
る。時刻ｔ₄において、タスク１の実行が終了し、タス
ク２の実行が開始される。時刻ｔ₅において、補間周期
が１サイクル終了する。このため、タスク２は処理途中
であっても中断される。

【００３４】このように、最も優先順位の高いタスク
は、メモリアクセス速度８ｎｓで高速に処理されるた
め、常に補間周期内で処理を終了することができる。し
かも、タスク１は補間周期毎に必ず実行されるため、こ
のタスク１の処理速度が速くなることにより、数値制御
装置全体の処理速度も高速化できる。

【００３５】一方、高優先度プログラムのベースアドレ
スは、ＦＲＯＭ内に格納されているため、任意に書き換
えることができる。従って、バージョンアップ等のシス
テムプログラムの変更の際に、高優先度プログラムのベ
ースアドレスが変化しても、常に高優先度プログラムを
高速ＳＲＡＭ内に格納し、実行することができる。

【００３６】なお、上記の説明では制御装置を数値制御
装置であるとして説明したが、ロボット制御装置でも同
様に実施できる。

【００３７】

【発明の効果】以上説明したように本発明では、高優先
度プログラムを高速メモリに格納し実行するため、最も
優先順位の高いタスクを高速に処理することができる。
さらに、システムプログラムの変更により、メモリマッ
プ上の高優先度プログラムの位置が変化した際には、シ
ステムプログラムの変更と同時に、電源切断時にも保持
されるベースアドレスの値を変更することにより、常に
高優先度プログラムを高速メモリに格納することができ
る。

【００３８】この結果、装置全体のデータ処理速度が向
上し、しかもシステムプログラムが変更されても、デー
タ処理速度を高速のまま維持することができる。

【図面の簡単な説明】

【図１】本発明のメモリ管理方式の概略構成を示すブロ
ック図である。

【図２】本発明を実施するための数値制御装置の例を示
すブロック図である。

【図３】メモリアクセスコントローラの内部構成を示す
ブロック図である。

【図４】電源投入時の数値制御装置内の処理手順を示す
フローチャートである。

【図５】システムプログラムのメモリマップと格納先を
示す図である。

【図６】数値制御装置のメモリアクセスの処理手順を示
すフローチャートである。

【図７】実行タスクの時間変化を示す図である。

【符号の説明】

１ベースアドレス記憶手段２ベースアドレス転送手段３オプションパラメータ記憶手段４プログラムサイズ設定手段５メモリ領域データ記憶手段６アクセス制御手段７メインメモリ８高速メモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 12/06 ５２２Ｂ 7623−5Ｂ

Claims

【特許請求の範囲】

【請求項１】マルチタスク処理をリアルタイムで行う
制御装置のメモリ管理方式において、システムプログラム内の、一定周期で必ず実行しなけれ
ばならない優先順位の高いタスクを実行するための高優
先度プログラムを格納する高速メモリと、前記高優先度プログラム以外の前記システムプログラム
を格納するメインメモリと、前記高優先度プログラムのベースアドレスとプログラム
サイズとを格納するメモリ領域データ記憶手段と、前記ベースアドレスと前記プログラムサイズとにより前
記高優先度プログラムのメモリ領域を認識し、出力され
たメモリアクセス要求が前記高優先度プログラムに対す
るアクセスか否かを判断し、前記高優先度プログラムに
対するアクセスは前記高速メモリに対して行わせ、前記
高優先度プログラム以外のプログラムに対するアクセス
はメインメモリ対して行わせるアクセス制御手段と、を有することを特徴とするメモリ管理方式。
【請求項２】前記ベースアドレスを電源切断時にも保
持する書換え可能なベースアドレス記憶手段と、電源投
入時に前記ベースアドレスを前記メモリ領域データ記憶
手段に転送するベースアドレス転送手段と、をさらに有
することを特徴とする請求項１記載のメモリ管理方式。
【請求項３】前記高優先度プログラムに付加すべきオ
プションプログラムを指定するオプションパラメータ
を、電源切断時にも保持する書換え可能なオプションパ
ラメータ記憶手段と、電源投入時に前記オプションパラ
メータに応じて前記プログラムサイズを設定するプログ
ラムサイズ設定手段と、をさらに有することを特徴とす
る請求項１記載のメモリ管理方式。
【請求項４】前記制御装置は、数値制御装置であるこ
とを特徴とする請求項１記載のメモリ管理方式。
【請求項５】前記制御装置は、ロボット制御装置であ
ることを特徴とする請求項１記載のメモリ管理方式。