JPH09330598A - 記憶装置及びその特性劣化状態判定方法 - Google Patents
記憶装置及びその特性劣化状態判定方法Info
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- JPH09330598A JPH09330598A JP14717596A JP14717596A JPH09330598A JP H09330598 A JPH09330598 A JP H09330598A JP 14717596 A JP14717596 A JP 14717596A JP 14717596 A JP14717596 A JP 14717596A JP H09330598 A JPH09330598 A JP H09330598A
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- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously
Abstract
(57)【要約】
【課題】 消去回数に依存せずに、書き込み及び消去回
数に偏りなく各消去ブロックを使用することができる記
憶装置及びその特性劣化状態判定方法を得る。 【解決手段】 インタフェース部と、ブロック消去型の
複数の不揮発性メモリからなるメモリ部と、メモリ部の
管理及び制御を行うコントロール部と、アドレス変換テ
ーブルとを備え、コントロール部は、空き領域を有する
消去ブロックを検出し、メモリ部に指令信号を出力し
て、空き領域を有する所望の消去ブロックにパルス電圧
を印加させ、メモリ部は、パルス電圧を印加するごとに
消去ブロックの消去が完了したか否かを検出し、未消去
の場合、コントロール部は、再び、所望の消去ブロック
にパルス電圧を印加させるプロセスを繰り返し、印加さ
せたパルス電圧のパルス数から消去ブロックの特性の劣
化状態を判定する。
数に偏りなく各消去ブロックを使用することができる記
憶装置及びその特性劣化状態判定方法を得る。 【解決手段】 インタフェース部と、ブロック消去型の
複数の不揮発性メモリからなるメモリ部と、メモリ部の
管理及び制御を行うコントロール部と、アドレス変換テ
ーブルとを備え、コントロール部は、空き領域を有する
消去ブロックを検出し、メモリ部に指令信号を出力し
て、空き領域を有する所望の消去ブロックにパルス電圧
を印加させ、メモリ部は、パルス電圧を印加するごとに
消去ブロックの消去が完了したか否かを検出し、未消去
の場合、コントロール部は、再び、所望の消去ブロック
にパルス電圧を印加させるプロセスを繰り返し、印加さ
せたパルス電圧のパルス数から消去ブロックの特性の劣
化状態を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の有限の消去回数を有するブロック消去型の不揮発性
メモリを用いた記憶装置に関するものである。
等の有限の消去回数を有するブロック消去型の不揮発性
メモリを用いた記憶装置に関するものである。
【０００２】
【従来の技術】一般に、記憶装置にデータの書き込みを
行った場合、記憶装置内の一部の領域に頻繁に書き込み
及び消去が行われる。例えば、ＤＯＳ（Disk Operating
System）による管理下におかれた記憶装置では、ＦＡ
Ｔ（File Allocation Table）や内部に記憶されている
ファイル情報を格納する領域であるディレクトリ・エン
トリ・テーブル等のデータ管理に使用される領域は、頻
繁に書き込み及び消去が繰り返される。ハードディスク
のような磁気記憶装置の場合、書き込み及び消去の回数
に制限がないため、データ書き込み及び消去の回数の偏
りは問題にならないが、記憶装置にフラッシュメモリを
使用した場合、データ管理領域に使用されているメモリ
だけが消去可能な回数を超えることになり、この時点で
記憶装置は使用不可能となる。
行った場合、記憶装置内の一部の領域に頻繁に書き込み
及び消去が行われる。例えば、ＤＯＳ（Disk Operating
System）による管理下におかれた記憶装置では、ＦＡ
Ｔ（File Allocation Table）や内部に記憶されている
ファイル情報を格納する領域であるディレクトリ・エン
トリ・テーブル等のデータ管理に使用される領域は、頻
繁に書き込み及び消去が繰り返される。ハードディスク
のような磁気記憶装置の場合、書き込み及び消去の回数
に制限がないため、データ書き込み及び消去の回数の偏
りは問題にならないが、記憶装置にフラッシュメモリを
使用した場合、データ管理領域に使用されているメモリ
だけが消去可能な回数を超えることになり、この時点で
記憶装置は使用不可能となる。
【０００３】そこで、従来においては、上記問題の解決
策として、アドレス変換テーブルの使用と、フラッシュ
メモリの消去回数を記憶する消去回数記憶領域の導入が
行われていた。通常、記憶装置内にはＩＣメモリをなす
フラッシュメモリが数個から数十個搭載されており、各
フラッシュメモリにはそれぞれ複数の消去ブロックが存
在する。図８は、従来のフラッシュメモリにおける消去
ブロックの内部構成例を示した概略図である。図８にお
いて、消去ブロック１００は、消去ブロック１００の消
去回数を記憶しておく消去回数記憶領域１０１と、情報
処理機器からなり記憶装置を接続するホストシステム装
置から指定されたアドレスを記憶しておく領域であるホ
スト指定アドレス記憶領域１０２と、上記ホストシステ
ム装置からのデータを記憶しておくデータ記憶領域１０
３とからなる。
策として、アドレス変換テーブルの使用と、フラッシュ
メモリの消去回数を記憶する消去回数記憶領域の導入が
行われていた。通常、記憶装置内にはＩＣメモリをなす
フラッシュメモリが数個から数十個搭載されており、各
フラッシュメモリにはそれぞれ複数の消去ブロックが存
在する。図８は、従来のフラッシュメモリにおける消去
ブロックの内部構成例を示した概略図である。図８にお
いて、消去ブロック１００は、消去ブロック１００の消
去回数を記憶しておく消去回数記憶領域１０１と、情報
処理機器からなり記憶装置を接続するホストシステム装
置から指定されたアドレスを記憶しておく領域であるホ
スト指定アドレス記憶領域１０２と、上記ホストシステ
ム装置からのデータを記憶しておくデータ記憶領域１０
３とからなる。
【０００４】このように、上記消去回数記憶領域１０１
に記憶された消去回数から、消去を所定の回数行った消
去ブロックは、それ以降書き込み及び消去を行うことを
禁止し、消去回数の少ない他の消去ブロックにデータを
書き込むようにするため、各消去ブロックにおける消去
回数の均一化を行うことができた。ここで、通常、上記
所定の回数として、デバイスメーカが規定しているフラ
ッシュメモリの消去回数の上限値が使用されていた。
に記憶された消去回数から、消去を所定の回数行った消
去ブロックは、それ以降書き込み及び消去を行うことを
禁止し、消去回数の少ない他の消去ブロックにデータを
書き込むようにするため、各消去ブロックにおける消去
回数の均一化を行うことができた。ここで、通常、上記
所定の回数として、デバイスメーカが規定しているフラ
ッシュメモリの消去回数の上限値が使用されていた。
【０００５】
【発明が解決しようとする課題】しかし、該上限値は、
問題が起こらない消去回数としてデバイスメーカが保証
する値であり、実際には消去ブロックごとに、書き込み
及び消去にかかる時間のばらつき、及び使用不可能にな
るまでの消去回数のばらつきがある。このため、フラッ
シュメモリにおける各消去ブロックの消去可能回数を上
記上限値としてフラッシュメモリを使用した場合、上限
値を超えてもまだ十分に使用可能な特性を有する消去ブ
ロックを有効活用できないばかりでなく、何らかのトラ
ブルによって、上記上限値になるまでに特性が劣化して
使用不可能になった消去ブロックを発見することが困難
であった。
問題が起こらない消去回数としてデバイスメーカが保証
する値であり、実際には消去ブロックごとに、書き込み
及び消去にかかる時間のばらつき、及び使用不可能にな
るまでの消去回数のばらつきがある。このため、フラッ
シュメモリにおける各消去ブロックの消去可能回数を上
記上限値としてフラッシュメモリを使用した場合、上限
値を超えてもまだ十分に使用可能な特性を有する消去ブ
ロックを有効活用できないばかりでなく、何らかのトラ
ブルによって、上記上限値になるまでに特性が劣化して
使用不可能になった消去ブロックを発見することが困難
であった。
【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、消去回数に依存することな
く、書き込み及び消去回数に偏りなく有効に各消去ブロ
ックを使用することができる、ブロック消去型の不揮発
性メモリを用いた記憶装置及びその特性劣化状態判定方
法を得ることを目的とする。
めになされたものであり、消去回数に依存することな
く、書き込み及び消去回数に偏りなく有効に各消去ブロ
ックを使用することができる、ブロック消去型の不揮発
性メモリを用いた記憶装置及びその特性劣化状態判定方
法を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、情報処理機器
からなるホストシステム装置に使用されるブロック消去
型の不揮発性メモリを用いた記憶装置においてなされた
ものである。すなわち、本発明は、このような記憶装置
において、ホストシステム装置と接続するためのインタ
フェース部と、パルス電圧を印加して消去されるブロッ
ク消去型の複数の不揮発性メモリで構成されたメモリ部
と、上記インタフェース部を介してホストシステム装置
とのデータの入出力を行い、メモリ部の管理及び制御を
行うコントロール部と、ホストシステム装置がデータ管
理に使用している論理セクタアドレスと、記憶装置内で
データ管理するために使用される物理セクタアドレスを
対応づけたテーブルであるアドレス変換テーブルとを備
え、上記コントロール部は、アドレス変換テーブルから
メモリ部における空き領域を有する消去ブロックを検出
し、メモリ部に対して指令信号を出力して、データを記
憶するための空き領域を有する所望の消去ブロックにパ
ルス電圧を印加させ、メモリ部は、上記所望の消去ブロ
ックにパルス電圧を印加するごとに、該消去ブロックの
消去が完了したか否かを検出し、未消去の場合には、コ
ントロール部は、再び、メモリ部に対して所望の消去ブ
ロックにパルス電圧を印加させるプロセスを繰り返し、
印加させたパルス電圧のパルス数から、消去ブロックに
おける特性の劣化状態を判定することを特徴とする記憶
装置を提供するものである。
からなるホストシステム装置に使用されるブロック消去
型の不揮発性メモリを用いた記憶装置においてなされた
ものである。すなわち、本発明は、このような記憶装置
において、ホストシステム装置と接続するためのインタ
フェース部と、パルス電圧を印加して消去されるブロッ
ク消去型の複数の不揮発性メモリで構成されたメモリ部
と、上記インタフェース部を介してホストシステム装置
とのデータの入出力を行い、メモリ部の管理及び制御を
行うコントロール部と、ホストシステム装置がデータ管
理に使用している論理セクタアドレスと、記憶装置内で
データ管理するために使用される物理セクタアドレスを
対応づけたテーブルであるアドレス変換テーブルとを備
え、上記コントロール部は、アドレス変換テーブルから
メモリ部における空き領域を有する消去ブロックを検出
し、メモリ部に対して指令信号を出力して、データを記
憶するための空き領域を有する所望の消去ブロックにパ
ルス電圧を印加させ、メモリ部は、上記所望の消去ブロ
ックにパルス電圧を印加するごとに、該消去ブロックの
消去が完了したか否かを検出し、未消去の場合には、コ
ントロール部は、再び、メモリ部に対して所望の消去ブ
ロックにパルス電圧を印加させるプロセスを繰り返し、
印加させたパルス電圧のパルス数から、消去ブロックに
おける特性の劣化状態を判定することを特徴とする記憶
装置を提供するものである。
【０００８】具体的には、上記コントロール部は、印加
させたパルス電圧のパルス数が所定値を超えても消去ブ
ロックの消去が完了しなかった場合、該消去ブロックを
書き込み及び消去不可能な不良消去ブロックであると判
定して、該不良消去ブロックにホストシステム装置から
入力されたデータを記憶させず、また、印加させたパル
ス電圧のパルス数が所定値以下で消去ブロックの消去が
完了した場合、該消去ブロックを書き込み及び消去可能
状態にある正常消去ブロックであると判定し、該正常消
去ブロックにホストシステム装置から入力されたデータ
を記憶させる。
させたパルス電圧のパルス数が所定値を超えても消去ブ
ロックの消去が完了しなかった場合、該消去ブロックを
書き込み及び消去不可能な不良消去ブロックであると判
定して、該不良消去ブロックにホストシステム装置から
入力されたデータを記憶させず、また、印加させたパル
ス電圧のパルス数が所定値以下で消去ブロックの消去が
完了した場合、該消去ブロックを書き込み及び消去可能
状態にある正常消去ブロックであると判定し、該正常消
去ブロックにホストシステム装置から入力されたデータ
を記憶させる。
【０００９】更に、上記メモリ部の各消去ブロックに対
応させて、消去を行うごとに、消去が完了するまでに印
加させたパルス電圧のパルス数を記憶すると共に不良消
去ブロックに対して使用を禁止するためのフラグを設け
たブロック情報記憶部を備え、上記コントロール部は、
上記フラグが使用禁止を示す状態に設定された消去ブロ
ックを使用しないようにする。また、上記ブロック情報
記憶部は、不揮発性メモリで構成され、上記コントロー
ル部内に設けてもよく、又は上記メモリ部の各消去ブロ
ック内にそれぞれ設けてもよい。
応させて、消去を行うごとに、消去が完了するまでに印
加させたパルス電圧のパルス数を記憶すると共に不良消
去ブロックに対して使用を禁止するためのフラグを設け
たブロック情報記憶部を備え、上記コントロール部は、
上記フラグが使用禁止を示す状態に設定された消去ブロ
ックを使用しないようにする。また、上記ブロック情報
記憶部は、不揮発性メモリで構成され、上記コントロー
ル部内に設けてもよく、又は上記メモリ部の各消去ブロ
ック内にそれぞれ設けてもよい。
【００１０】具体的には、上記コントロール部は、印加
させたパルス電圧のパルス数が所定値を超えても消去ブ
ロックの消去が完了しなかった場合、該消去ブロックを
書き込み及び消去不可能な不良消去ブロックであると判
定して、該不良消去ブロックに対応する上記フラグを使
用禁止を示す状態に設定すると共に上記不良消去ブロッ
クにホストシステム装置から入力されたデータを記憶さ
せず、また、印加させたパルス電圧のパルス数が所定値
以下で消去ブロックの消去が完了した場合、該消去ブロ
ックを書き込み及び消去可能状態にある正常消去ブロッ
クであると判定して該パルス数を上記ブロック情報記憶
部に記憶させると共に、上記正常消去ブロックにホスト
システム装置から入力されたデータを記憶させる。
させたパルス電圧のパルス数が所定値を超えても消去ブ
ロックの消去が完了しなかった場合、該消去ブロックを
書き込み及び消去不可能な不良消去ブロックであると判
定して、該不良消去ブロックに対応する上記フラグを使
用禁止を示す状態に設定すると共に上記不良消去ブロッ
クにホストシステム装置から入力されたデータを記憶さ
せず、また、印加させたパルス電圧のパルス数が所定値
以下で消去ブロックの消去が完了した場合、該消去ブロ
ックを書き込み及び消去可能状態にある正常消去ブロッ
クであると判定して該パルス数を上記ブロック情報記憶
部に記憶させると共に、上記正常消去ブロックにホスト
システム装置から入力されたデータを記憶させる。
【００１１】また、上記コントロール部は、上記メモリ
部に対して、空き領域を有すると共に上記フラグが使用
禁止を示す状態に設定されていない消去ブロックの内、
上記ブロック情報記憶部に記憶されたパルス数が最も小
さい消去ブロックにパルス電圧を印加させる。
部に対して、空き領域を有すると共に上記フラグが使用
禁止を示す状態に設定されていない消去ブロックの内、
上記ブロック情報記憶部に記憶されたパルス数が最も小
さい消去ブロックにパルス電圧を印加させる。
【００１２】更に、本発明は、情報処理機器からなるホ
ストシステム装置と接続するためのインタフェース手段
と、パルス電圧を印加することによって消去されるブロ
ック消去型の複数の不揮発性メモリで構成されたメモリ
手段と、上記インタフェース手段を介してホストシステ
ム装置とのデータの入出力を行うと共に、メモリ手段の
管理及び制御を行うコントロール手段と、ホストシステ
ム装置がデータ管理に使用している論理セクタアドレス
と内部でデータ管理するために使用される物理セクタア
ドレスとを対応づけたアドレス変換テーブルとを備える
記憶装置の特性劣化状態判定方法においてなされたもの
である。
ストシステム装置と接続するためのインタフェース手段
と、パルス電圧を印加することによって消去されるブロ
ック消去型の複数の不揮発性メモリで構成されたメモリ
手段と、上記インタフェース手段を介してホストシステ
ム装置とのデータの入出力を行うと共に、メモリ手段の
管理及び制御を行うコントロール手段と、ホストシステ
ム装置がデータ管理に使用している論理セクタアドレス
と内部でデータ管理するために使用される物理セクタア
ドレスとを対応づけたアドレス変換テーブルとを備える
記憶装置の特性劣化状態判定方法においてなされたもの
である。
【００１３】すなわち、本発明は、このような半導体セ
ンサの出力調整方法において、上記アドレス変換テーブ
ルから上記メモリ手段における空き領域を有する消去ブ
ロックを検出し、データを記憶するための空き領域を有
する所望の消去ブロックにパルス電圧を印加し、上記所
望の消去ブロックにパルス電圧を印加するごとに、該消
去ブロックの消去が完了したか否かを検出し、未消去の
場合には、再び、上記所望の消去ブロックにパルス電圧
を印加するプロセスを繰り返し、印加したパルス電圧の
パルス数から、上記メモリ手段の消去ブロックにおける
特性の劣化状態を判定することを特徴とする記憶装置の
特性劣化状態判定方法を提供するものである。
ンサの出力調整方法において、上記アドレス変換テーブ
ルから上記メモリ手段における空き領域を有する消去ブ
ロックを検出し、データを記憶するための空き領域を有
する所望の消去ブロックにパルス電圧を印加し、上記所
望の消去ブロックにパルス電圧を印加するごとに、該消
去ブロックの消去が完了したか否かを検出し、未消去の
場合には、再び、上記所望の消去ブロックにパルス電圧
を印加するプロセスを繰り返し、印加したパルス電圧の
パルス数から、上記メモリ手段の消去ブロックにおける
特性の劣化状態を判定することを特徴とする記憶装置の
特性劣化状態判定方法を提供するものである。
【００１４】具体的には、印加したパルス電圧のパルス
数が所定値を超えても消去ブロックの消去が完了しなか
った場合、該消去ブロックを書き込み及び消去不可能な
不良消去ブロックであると判定して、該不良消去ブロッ
クにホストシステム装置から入力されたデータを記憶せ
ず、印加したパルス電圧のパルス数が所定値以下で消去
ブロックの消去が完了した場合、該消去ブロックを書き
込み及び消去可能状態にある正常消去ブロックであると
判定し、該正常消去ブロックにホストシステム装置から
入力されたデータを記憶する。
数が所定値を超えても消去ブロックの消去が完了しなか
った場合、該消去ブロックを書き込み及び消去不可能な
不良消去ブロックであると判定して、該不良消去ブロッ
クにホストシステム装置から入力されたデータを記憶せ
ず、印加したパルス電圧のパルス数が所定値以下で消去
ブロックの消去が完了した場合、該消去ブロックを書き
込み及び消去可能状態にある正常消去ブロックであると
判定し、該正常消去ブロックにホストシステム装置から
入力されたデータを記憶する。
【００１５】更に、各消去ブロックに対応させて、消去
を行うごとに、消去が完了するまでに印加したパルス電
圧のパルス数を記憶すると共に、不良消去ブロックに対
して使用を禁止するためのフラグを設け、該フラグが使
用禁止を示す状態に設定された消去ブロックを使用しな
いようにしてもよい。
を行うごとに、消去が完了するまでに印加したパルス電
圧のパルス数を記憶すると共に、不良消去ブロックに対
して使用を禁止するためのフラグを設け、該フラグが使
用禁止を示す状態に設定された消去ブロックを使用しな
いようにしてもよい。
【００１６】具体的には、印加したパルス電圧のパルス
数が所定値を超えても消去ブロックの消去が完了しなか
った場合、該消去ブロックを書き込み及び消去不可能な
不良消去ブロックであると判定して、該不良消去ブロッ
クに対応する上記フラグを使用禁止を示す状態に設定す
ると共に、上記不良消去ブロックにホストシステム装置
から入力されたデータを記憶せず、印加したパルス電圧
のパルス数が所定値以下で消去ブロックの消去が完了し
た場合、該消去ブロックを書き込み及び消去可能状態に
正常消去ブロックであると判定して該パルス数を記憶す
ると共に、上記正常消去ブロックにホストシステム装置
から入力されたデータを記憶する。また、空き領域を有
すると共に上記フラグが使用禁止を示す状態に設定され
ていない消去ブロックの内、記憶したパルス数が最も小
さい消去ブロックにパルス電圧を印加する。
数が所定値を超えても消去ブロックの消去が完了しなか
った場合、該消去ブロックを書き込み及び消去不可能な
不良消去ブロックであると判定して、該不良消去ブロッ
クに対応する上記フラグを使用禁止を示す状態に設定す
ると共に、上記不良消去ブロックにホストシステム装置
から入力されたデータを記憶せず、印加したパルス電圧
のパルス数が所定値以下で消去ブロックの消去が完了し
た場合、該消去ブロックを書き込み及び消去可能状態に
正常消去ブロックであると判定して該パルス数を記憶す
ると共に、上記正常消去ブロックにホストシステム装置
から入力されたデータを記憶する。また、空き領域を有
すると共に上記フラグが使用禁止を示す状態に設定され
ていない消去ブロックの内、記憶したパルス数が最も小
さい消去ブロックにパルス電圧を印加する。
【００１７】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
記憶装置の例を示した概略のブロック図である。図１に
おいて、記憶装置１は、インタフェース回路２と、内部
制御用ＣＰＵ３と、データ入出力用のデータバッファ４
と、アドレス変換テーブル５と、フラッシュメモリ制御
回路６と、フラッシュメモリで構成されたメモリ部７と
からなる。上記インタフェース回路２は、内部制御用Ｃ
ＰＵ３に接続され、内部制御用ＣＰＵ３は、データバッ
ファ４及びアドレス変換テーブル５に接続されると共
に、フラッシュメモリ制御回路６を介してメモリ部７に
接続されている。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
記憶装置の例を示した概略のブロック図である。図１に
おいて、記憶装置１は、インタフェース回路２と、内部
制御用ＣＰＵ３と、データ入出力用のデータバッファ４
と、アドレス変換テーブル５と、フラッシュメモリ制御
回路６と、フラッシュメモリで構成されたメモリ部７と
からなる。上記インタフェース回路２は、内部制御用Ｃ
ＰＵ３に接続され、内部制御用ＣＰＵ３は、データバッ
ファ４及びアドレス変換テーブル５に接続されると共
に、フラッシュメモリ制御回路６を介してメモリ部７に
接続されている。
【００１８】このような構成の記憶装置１が情報処理機
器からなるホストシステム装置１０に接続されると、ホ
ストシステム装置１０は、上記インタフェース回路２を
介して上記内部制御用ＣＰＵ３に接続される。なお、上
記インタフェース回路２はインタフェース部をなし、内
部制御用ＣＰＵ３及びフラッシュメモリ制御回路６はコ
ントロール部をなす。
器からなるホストシステム装置１０に接続されると、ホ
ストシステム装置１０は、上記インタフェース回路２を
介して上記内部制御用ＣＰＵ３に接続される。なお、上
記インタフェース回路２はインタフェース部をなし、内
部制御用ＣＰＵ３及びフラッシュメモリ制御回路６はコ
ントロール部をなす。
【００１９】上記のような構成で、上記インタフェース
回路２は、上記ホストシステム装置１０とデータの入出
力を行い、上記内部制御用ＣＰＵ３は、記憶装置１内の
信号制御を行って記憶装置１の動作を管理し、フラッシ
ュメモリ制御回路６は、内部制御用ＣＰＵ３からのメモ
リ部７に対する、読み出し又は書き込みを指令するコマ
ンドやアドレスデータ等に応じて、アウトプットイネー
ブル信号及びチップセレクト信号等の制御信号をメモリ
部７に出力して、メモリ部７を制御する。例えば、内部
制御用ＣＰＵ３からセクタ番号が入力されるとフラッシ
ュメモリ制御回路６は、入力されたセクタ番号に対応す
るメモリ部７のアドレスデータを生成してメモリ部７に
出力する。
回路２は、上記ホストシステム装置１０とデータの入出
力を行い、上記内部制御用ＣＰＵ３は、記憶装置１内の
信号制御を行って記憶装置１の動作を管理し、フラッシ
ュメモリ制御回路６は、内部制御用ＣＰＵ３からのメモ
リ部７に対する、読み出し又は書き込みを指令するコマ
ンドやアドレスデータ等に応じて、アウトプットイネー
ブル信号及びチップセレクト信号等の制御信号をメモリ
部７に出力して、メモリ部７を制御する。例えば、内部
制御用ＣＰＵ３からセクタ番号が入力されるとフラッシ
ュメモリ制御回路６は、入力されたセクタ番号に対応す
るメモリ部７のアドレスデータを生成してメモリ部７に
出力する。
【００２０】メモリ部７を構成するフラッシュメモリ
は、電気的に書き込み及び消去可能な不揮発性のメモリ
であり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。また、メモリ部７のフラッ
シュメモリは、データを８ビット又は１６ビット単位で
しか書き込み又は読み出しができないのに対して、ホス
トシステム装置１０とは５１２バイト単位でデータのや
りとりを行う必要があるため、データバッファ４を内部
制御用ＣＰＵ３とメモリ部７とのキャッシュメモリとし
て使用する。
は、電気的に書き込み及び消去可能な不揮発性のメモリ
であり、データの消去は数Ｋ〜数十Ｋバイトの消去ブロ
ック単位で一括に行い、同じアドレスにデータの上書き
ができないデバイスである。また、メモリ部７のフラッ
シュメモリは、データを８ビット又は１６ビット単位で
しか書き込み又は読み出しができないのに対して、ホス
トシステム装置１０とは５１２バイト単位でデータのや
りとりを行う必要があるため、データバッファ４を内部
制御用ＣＰＵ３とメモリ部７とのキャッシュメモリとし
て使用する。
【００２１】上記メモリ部７は、ＩＣメモリをなす数個
から数十個のフラッシュメモリで形成されており、各フ
ラッシュメモリにはそれぞれ複数の消去ブロックが存在
する。図２は、上記メモリ部７を形成するフラッシュメ
モリにおける消去ブロックの内部構成例を示した概略図
である。図２において、消去ブロック２０は、上記ホス
トシステム装置１０から入力されたアドレスデータを記
憶しておく領域であるホスト指定アドレス記憶領域２１
と、上記ホストシステム装置１０からのデータを記憶し
ておくデータ記憶領域２２とからなる。
から数十個のフラッシュメモリで形成されており、各フ
ラッシュメモリにはそれぞれ複数の消去ブロックが存在
する。図２は、上記メモリ部７を形成するフラッシュメ
モリにおける消去ブロックの内部構成例を示した概略図
である。図２において、消去ブロック２０は、上記ホス
トシステム装置１０から入力されたアドレスデータを記
憶しておく領域であるホスト指定アドレス記憶領域２１
と、上記ホストシステム装置１０からのデータを記憶し
ておくデータ記憶領域２２とからなる。
【００２２】上記アドレス変換テーブル５は、ホストシ
ステム装置１０がデータ管理に使用しているＬＳＡ（Lo
gical Sector Address）すなわち論理セクタアドレス
と、記憶装置１内でデータ管理するために使用されるＰ
ＳＡ（Physical Sector Address）すなわち物理セクタ
アドレスを対応づけたテーブルである。上記ＬＳＡは固
定されており、ＰＳＡは記憶装置１内の内部制御用ＣＰ
Ｕ３によって自由に書き換えることができる。このよう
に、上記アドレス変換テーブル５を用いることで、ホス
トシステム装置１０から要求されるＬＳＡに左右される
ことなくメモリ部７のフラッシュメモリの任意の領域に
データを管理することができる。なお、上記アドレス変
換テーブル５は、頻繁に書き換えられるため、通常ＳＲ
ＡＭやＤＲＡＭが用いられる。
ステム装置１０がデータ管理に使用しているＬＳＡ（Lo
gical Sector Address）すなわち論理セクタアドレス
と、記憶装置１内でデータ管理するために使用されるＰ
ＳＡ（Physical Sector Address）すなわち物理セクタ
アドレスを対応づけたテーブルである。上記ＬＳＡは固
定されており、ＰＳＡは記憶装置１内の内部制御用ＣＰ
Ｕ３によって自由に書き換えることができる。このよう
に、上記アドレス変換テーブル５を用いることで、ホス
トシステム装置１０から要求されるＬＳＡに左右される
ことなくメモリ部７のフラッシュメモリの任意の領域に
データを管理することができる。なお、上記アドレス変
換テーブル５は、頻繁に書き換えられるため、通常ＳＲ
ＡＭやＤＲＡＭが用いられる。
【００２３】内部制御用ＣＰＵ３に、インタフェース回
路２を介して、ホストシステム装置１０から指定された
ＬＳＡにデータを書き込む要求が入力された場合、ま
ず、内部制御用ＣＰＵ３は、上記フラッシュメモリ制御
回路６に書き込みを指令するコマンドを出力すると共
に、アドレス変換テーブル５からメモリ部７内の空き領
域を確認し、データを書き込むことができる空き領域が
メモリ部７内に存在するならば、その任意の空き領域を
示すＰＳＡをフラッシュメモリ制御回路６に出力する。
路２を介して、ホストシステム装置１０から指定された
ＬＳＡにデータを書き込む要求が入力された場合、ま
ず、内部制御用ＣＰＵ３は、上記フラッシュメモリ制御
回路６に書き込みを指令するコマンドを出力すると共
に、アドレス変換テーブル５からメモリ部７内の空き領
域を確認し、データを書き込むことができる空き領域が
メモリ部７内に存在するならば、その任意の空き領域を
示すＰＳＡをフラッシュメモリ制御回路６に出力する。
【００２４】フラッシュメモリ制御回路６は、内部制御
用ＣＰＵ３からの指令に従って、内部制御用ＣＰＵ３か
ら入力されたＰＳＡを、メモリ部７のフラッシュメモリ
のアドレスに変換し、該変換したアドレス、アウトプッ
トイネーブル信号及びチップセレクト信号等の制御信号
をメモリ部７に出力する。これと共に、フラッシュメモ
リ制御回路６は、内部制御用ＣＰＵ３から指定されたメ
モリ部７の消去ブロックに対して、データ記憶領域２２
にホストシステム装置１０から入力されデータバッファ
４に一時的に格納されたデータを書き込み、ホスト指定
アドレス記憶領域２１にホストシステム装置１０から入
力されたＬＳＡを記憶させる。また、内部制御用ＣＰＵ
３は、該ＬＳＡに対応させて、上記データを書き込んだ
メモリ部７のＰＳＡをアドレス変換テーブル５に記憶さ
せ、アドレス変換テーブル５を更新する。
用ＣＰＵ３からの指令に従って、内部制御用ＣＰＵ３か
ら入力されたＰＳＡを、メモリ部７のフラッシュメモリ
のアドレスに変換し、該変換したアドレス、アウトプッ
トイネーブル信号及びチップセレクト信号等の制御信号
をメモリ部７に出力する。これと共に、フラッシュメモ
リ制御回路６は、内部制御用ＣＰＵ３から指定されたメ
モリ部７の消去ブロックに対して、データ記憶領域２２
にホストシステム装置１０から入力されデータバッファ
４に一時的に格納されたデータを書き込み、ホスト指定
アドレス記憶領域２１にホストシステム装置１０から入
力されたＬＳＡを記憶させる。また、内部制御用ＣＰＵ
３は、該ＬＳＡに対応させて、上記データを書き込んだ
メモリ部７のＰＳＡをアドレス変換テーブル５に記憶さ
せ、アドレス変換テーブル５を更新する。
【００２５】次に、上記内部制御用ＣＰＵ３に、インタ
フェース回路２を介して、ホストシステム装置１０から
指定されたＬＳＡにデータを上書きする要求が入力され
た場合も、内部制御用ＣＰＵ３及びフラッシュメモリ制
御回路６は、上記と同じようにして書き込み動作を行
う。このように、更新前のメモリ部７におけるフラッシ
ュメモリ内のデータはそのままにしておいて、メモリ部
７のフラッシュメモリのデータ領域が不足してきたとき
に該データを消去する。これは、メモリ部７のフラッシ
ュメモリの消去回数を必要最小限に抑えるためである。
また、メモリ部７のフラッシュメモリの消去ブロックの
消去を行う場合は、あらかじめ、消去する消去ブロック
内に記憶された有効なデータを他の消去ブロックの空き
領域に退避させてから、消去ブロックの消去を行ってア
ドレス変換テーブル５を更新する。
フェース回路２を介して、ホストシステム装置１０から
指定されたＬＳＡにデータを上書きする要求が入力され
た場合も、内部制御用ＣＰＵ３及びフラッシュメモリ制
御回路６は、上記と同じようにして書き込み動作を行
う。このように、更新前のメモリ部７におけるフラッシ
ュメモリ内のデータはそのままにしておいて、メモリ部
７のフラッシュメモリのデータ領域が不足してきたとき
に該データを消去する。これは、メモリ部７のフラッシ
ュメモリの消去回数を必要最小限に抑えるためである。
また、メモリ部７のフラッシュメモリの消去ブロックの
消去を行う場合は、あらかじめ、消去する消去ブロック
内に記憶された有効なデータを他の消去ブロックの空き
領域に退避させてから、消去ブロックの消去を行ってア
ドレス変換テーブル５を更新する。
【００２６】ここで、ＩＣメモリをなすフラッシュメモ
リは、消去ブロックを消去する際、該消去ブロック内の
各メモリセルに消去電圧を印加する。このとき、フロー
ティングゲート内の電子を引き抜きすぎて、メモリセル
がオン状態となる過消去にならないように、消去する消
去ブロック内の各メモリセルにパルス電圧（以下、これ
を消去パルスと呼ぶ）を印加しベリファイを行いなが
ら、徐々にフローティングゲート内の電子を抜いていく
という公知の手法を用いる。このため、特性が劣化した
フラッシュメモリにおいては、消去が完了するまでに印
加される消去パルスのパルス数（以下、これを消去パル
ス数と呼ぶ）が多くなる。
リは、消去ブロックを消去する際、該消去ブロック内の
各メモリセルに消去電圧を印加する。このとき、フロー
ティングゲート内の電子を引き抜きすぎて、メモリセル
がオン状態となる過消去にならないように、消去する消
去ブロック内の各メモリセルにパルス電圧（以下、これ
を消去パルスと呼ぶ）を印加しベリファイを行いなが
ら、徐々にフローティングゲート内の電子を抜いていく
という公知の手法を用いる。このため、特性が劣化した
フラッシュメモリにおいては、消去が完了するまでに印
加される消去パルスのパルス数（以下、これを消去パル
ス数と呼ぶ）が多くなる。
【００２７】このことから、上記内部制御用ＣＰＵ３か
らフラッシュメモリ制御回路６に書き込み指令のコマン
ドが入力され、メモリ部７のフラッシュメモリの消去ブ
ロックを消去する場合、フラッシュメモリ制御回路６
は、該消去する消去ブロックを有するＩＣメモリに対し
てパルス発生信号を出力する。該パルス発生信号が入力
されたＩＣメモリは、パルス発生信号が入力されるごと
に、フラッシュメモリ制御回路６から指定された消去ブ
ロックの各メモリセルに対してワンショットの消去パル
スを印加してベリファイを行い、消去が完了したか否か
の確認を行うと共に、該確認結果をフラッシュメモリ制
御回路６を介して内部制御用ＣＰＵ３に出力する。
らフラッシュメモリ制御回路６に書き込み指令のコマン
ドが入力され、メモリ部７のフラッシュメモリの消去ブ
ロックを消去する場合、フラッシュメモリ制御回路６
は、該消去する消去ブロックを有するＩＣメモリに対し
てパルス発生信号を出力する。該パルス発生信号が入力
されたＩＣメモリは、パルス発生信号が入力されるごと
に、フラッシュメモリ制御回路６から指定された消去ブ
ロックの各メモリセルに対してワンショットの消去パル
スを印加してベリファイを行い、消去が完了したか否か
の確認を行うと共に、該確認結果をフラッシュメモリ制
御回路６を介して内部制御用ＣＰＵ３に出力する。
【００２８】内部制御用ＣＰＵ３は、フラッシュメモリ
制御回路６から消去ブロックの消去が完了しなかったと
いう結果が入力されると、消去パルス数が所定値である
許容消去パルス数を超えた否かの結果をフラッシュメモ
リ制御回路６から入力する。内部制御用ＣＰＵ３は、入
力された結果が、許容消去パルス数以下であった場合、
再び、フラッシュメモリ制御回路６にパルス発生信号を
出力させ、許容消去パルス数を超えていた場合、その消
去ブロックは書き込み及び消去ができない不良消去ブロ
ックであると判定し、該不良消去ブロックを使用するこ
となく、再び、消去ブロックの上記選択動作を行う。
制御回路６から消去ブロックの消去が完了しなかったと
いう結果が入力されると、消去パルス数が所定値である
許容消去パルス数を超えた否かの結果をフラッシュメモ
リ制御回路６から入力する。内部制御用ＣＰＵ３は、入
力された結果が、許容消去パルス数以下であった場合、
再び、フラッシュメモリ制御回路６にパルス発生信号を
出力させ、許容消去パルス数を超えていた場合、その消
去ブロックは書き込み及び消去ができない不良消去ブロ
ックであると判定し、該不良消去ブロックを使用するこ
となく、再び、消去ブロックの上記選択動作を行う。
【００２９】また、内部制御用ＣＰＵ３は、フラッシュ
メモリ制御回路６から消去ブロックの消去が完了したと
いう結果が入力されると、その消去ブロックを書き込み
及び消去可能な消去ブロックであると判定して、フラッ
シュメモリ制御回路６に対してその消去ブロックのデー
タ記憶領域２２にホストシステム装置１０からのデータ
を記憶させ、ホスト指定アドレス記憶領域２１にホスト
システム装置１０から入力されたＬＳＡを記憶させる。
メモリ制御回路６から消去ブロックの消去が完了したと
いう結果が入力されると、その消去ブロックを書き込み
及び消去可能な消去ブロックであると判定して、フラッ
シュメモリ制御回路６に対してその消去ブロックのデー
タ記憶領域２２にホストシステム装置１０からのデータ
を記憶させ、ホスト指定アドレス記憶領域２１にホスト
システム装置１０から入力されたＬＳＡを記憶させる。
【００３０】図３は、上記図１及び図２で示した記憶装
置１におけるメモリ部７のフラッシュメモリの消去ブロ
ックを消去する動作例を示したフローチャートである。
図３において、最初にステップＳ１で、上記内部制御用
ＣＰＵ３は、フラッシュメモリ制御回路６に書き込みコ
マンドを出力すると共に、アドレス変換テーブル５を用
いてデータ記憶領域２２に使用可能な領域を有する消去
ブロックの検索を行い、ステップＳ２で、内部制御用Ｃ
ＰＵ３は、メモリ部７にデータ記憶領域２２に使用可能
な領域を有する消去ブロックが存在するか否かを調べ、
存在した場合（ＹＥＳ）、ステップＳ３に進む。また、
上記内部制御用ＣＰＵ３は、上記ステップＳ２で、メモ
リ部７にデータ記憶領域２２に使用可能な領域を有する
消去ブロックが存在しなかった場合（ＮＯ）、ステップ
Ｓ４で、メモリ部７に空き領域がないと判定して本フロ
ーは終了する。
置１におけるメモリ部７のフラッシュメモリの消去ブロ
ックを消去する動作例を示したフローチャートである。
図３において、最初にステップＳ１で、上記内部制御用
ＣＰＵ３は、フラッシュメモリ制御回路６に書き込みコ
マンドを出力すると共に、アドレス変換テーブル５を用
いてデータ記憶領域２２に使用可能な領域を有する消去
ブロックの検索を行い、ステップＳ２で、内部制御用Ｃ
ＰＵ３は、メモリ部７にデータ記憶領域２２に使用可能
な領域を有する消去ブロックが存在するか否かを調べ、
存在した場合（ＹＥＳ）、ステップＳ３に進む。また、
上記内部制御用ＣＰＵ３は、上記ステップＳ２で、メモ
リ部７にデータ記憶領域２２に使用可能な領域を有する
消去ブロックが存在しなかった場合（ＮＯ）、ステップ
Ｓ４で、メモリ部７に空き領域がないと判定して本フロ
ーは終了する。
【００３１】内部制御用ＣＰＵ３は、ステップＳ３で、
データ記憶領域２２に使用可能な領域を有する任意の消
去ブロックを選択し、該選択した消去ブロックを示すＰ
ＳＡをフラッシュメモリ制御回路６に出力し、ステップ
Ｓ５で、フラッシュメモリ制御回路６を介して、選択し
た消去ブロック内の有効なデータを、他の消去ブロック
のデータ記憶領域２２における使用可能な領域に退避さ
せる。次に、ステップＳ６で、フラッシュメモリ制御回
路６は、内部制御用ＣＰＵ３によって選択された消去ブ
ロックを有するＩＣメモリに対して、選択された消去ブ
ロックの各メモリセルに対してワンショットの消去パル
スを印加するように、上記パルス発生信号を１回出力
し、該パルス発生信号が入力されたＩＣメモリは、フラ
ッシュメモリ制御回路６によって指定された消去ブロッ
クの各メモリセルに対してワンショットの消去パルスを
それぞれ印加する。
データ記憶領域２２に使用可能な領域を有する任意の消
去ブロックを選択し、該選択した消去ブロックを示すＰ
ＳＡをフラッシュメモリ制御回路６に出力し、ステップ
Ｓ５で、フラッシュメモリ制御回路６を介して、選択し
た消去ブロック内の有効なデータを、他の消去ブロック
のデータ記憶領域２２における使用可能な領域に退避さ
せる。次に、ステップＳ６で、フラッシュメモリ制御回
路６は、内部制御用ＣＰＵ３によって選択された消去ブ
ロックを有するＩＣメモリに対して、選択された消去ブ
ロックの各メモリセルに対してワンショットの消去パル
スを印加するように、上記パルス発生信号を１回出力
し、該パルス発生信号が入力されたＩＣメモリは、フラ
ッシュメモリ制御回路６によって指定された消去ブロッ
クの各メモリセルに対してワンショットの消去パルスを
それぞれ印加する。
【００３２】次に、パルス発生信号が入力された上記Ｉ
Ｃメモリは、ステップＳ７で、消去パルスを印加した消
去ブロック内のベリファイを行い、ステップＳ８で、消
去完了したか否かを調べ、消去が完了しなかった場合
（ＮＯ）、ステップＳ９に進み、フラッシュメモリ制御
回路６は、ステップＳ９で、消去パルス数が上記許容消
去パルス数を超えたか否かを調べ、消去パルス数が上記
許容消去パルス数を超えていない場合（ＮＯ）、ステッ
プＳ６に戻る。また、ステップＳ９で、消去パルス数が
上記許容消去パルス数を超えた場合（ＹＥＳ）、ステッ
プＳ１０で、フラッシュメモリ制御回路６は、その結果
を内部制御用ＣＰＵ３に出力し、内部制御用ＣＰＵ３
は、消去パルスを印加させていた消去ブロックが書き込
み及び消去ができない不良消去ブロックであると判定し
て、上記ステップＳ１に戻る。
Ｃメモリは、ステップＳ７で、消去パルスを印加した消
去ブロック内のベリファイを行い、ステップＳ８で、消
去完了したか否かを調べ、消去が完了しなかった場合
（ＮＯ）、ステップＳ９に進み、フラッシュメモリ制御
回路６は、ステップＳ９で、消去パルス数が上記許容消
去パルス数を超えたか否かを調べ、消去パルス数が上記
許容消去パルス数を超えていない場合（ＮＯ）、ステッ
プＳ６に戻る。また、ステップＳ９で、消去パルス数が
上記許容消去パルス数を超えた場合（ＹＥＳ）、ステッ
プＳ１０で、フラッシュメモリ制御回路６は、その結果
を内部制御用ＣＰＵ３に出力し、内部制御用ＣＰＵ３
は、消去パルスを印加させていた消去ブロックが書き込
み及び消去ができない不良消去ブロックであると判定し
て、上記ステップＳ１に戻る。
【００３３】また、上記ステップＳ８で、消去ブロック
の消去が完了した場合（ＹＥＳ）、ステップＳ１１で、
フラッシュメモリ制御回路６はその結果を内部制御用Ｃ
ＰＵ３に出力し、内部制御用ＣＰＵ３は、消去パルスを
印加させていた消去ブロックは書き込み及び消去可能で
あると判定して、ステップＳ１２に進む。ステップＳ１
２で、内部制御用ＣＰＵ３は、フラッシュメモリ制御回
路６に対して、消去を行った消去ブロックのデータ記憶
領域２２にホストシステム装置１０からのデータを記憶
させると共に、ホスト指定アドレス記憶領域２１にホス
トシステム装置１０から入力されたＬＳＡを記憶させて
本フローは終了する。
の消去が完了した場合（ＹＥＳ）、ステップＳ１１で、
フラッシュメモリ制御回路６はその結果を内部制御用Ｃ
ＰＵ３に出力し、内部制御用ＣＰＵ３は、消去パルスを
印加させていた消去ブロックは書き込み及び消去可能で
あると判定して、ステップＳ１２に進む。ステップＳ１
２で、内部制御用ＣＰＵ３は、フラッシュメモリ制御回
路６に対して、消去を行った消去ブロックのデータ記憶
領域２２にホストシステム装置１０からのデータを記憶
させると共に、ホスト指定アドレス記憶領域２１にホス
トシステム装置１０から入力されたＬＳＡを記憶させて
本フローは終了する。
【００３４】このように、本実施の形態１における記憶
装置は、メモリ部７のフラッシュメモリの消去ブロック
を消去する際に要した消去パルス数が、所定値である上
記許容消去パルス数を超えたか否かによって、消去ブロ
ックが特性の劣化等によって書き込み及び消去ができな
い不良消去ブロックであるか否かの判定を行うことがで
き、上記許容消去パルス数以下の消去パルス数で正常に
消去できた消去ブロックにデータを記憶させるようにす
る。このため、各消去ブロックにおいて、真に特性が劣
化して使用不可能になるまで使用することができ、効率
よくフラッシュメモリを使用することができると共に、
何らかのトラブルによって、特性が劣化して使用不可能
になった消去ブロックを発見することができる。
装置は、メモリ部７のフラッシュメモリの消去ブロック
を消去する際に要した消去パルス数が、所定値である上
記許容消去パルス数を超えたか否かによって、消去ブロ
ックが特性の劣化等によって書き込み及び消去ができな
い不良消去ブロックであるか否かの判定を行うことがで
き、上記許容消去パルス数以下の消去パルス数で正常に
消去できた消去ブロックにデータを記憶させるようにす
る。このため、各消去ブロックにおいて、真に特性が劣
化して使用不可能になるまで使用することができ、効率
よくフラッシュメモリを使用することができると共に、
何らかのトラブルによって、特性が劣化して使用不可能
になった消去ブロックを発見することができる。
【００３５】実施の形態２．上記実施の形態１において
は、各消去ブロックにおける消去が完了するまでに要し
た消去パルス数を記憶しておらず、書き込み及び消去が
できない不良消去ブロックを発見した場合においても、
該消去ブロックが不良であることを記憶していなかっ
た。このため、各消去ブロックごとの特性の劣化状態を
把握することができず、一度不良消去ブロックであると
判定した消去ブロックを、後に再度消去パルスを印加し
て不良であるか否かの判定作業を行うことが起こり得る
ため、効率が悪かった。そこで、各消去ブロックごとに
消去が完了するまでに要した消去パルス数を記憶すると
共に不良消去ブロックを記憶するためのブロック情報記
憶部を、記憶装置内に別途設けるようにし、このように
したものを本発明の実施の形態２とする。
は、各消去ブロックにおける消去が完了するまでに要し
た消去パルス数を記憶しておらず、書き込み及び消去が
できない不良消去ブロックを発見した場合においても、
該消去ブロックが不良であることを記憶していなかっ
た。このため、各消去ブロックごとの特性の劣化状態を
把握することができず、一度不良消去ブロックであると
判定した消去ブロックを、後に再度消去パルスを印加し
て不良であるか否かの判定作業を行うことが起こり得る
ため、効率が悪かった。そこで、各消去ブロックごとに
消去が完了するまでに要した消去パルス数を記憶すると
共に不良消去ブロックを記憶するためのブロック情報記
憶部を、記憶装置内に別途設けるようにし、このように
したものを本発明の実施の形態２とする。
【００３６】図４は、本発明の実施の形態２における記
憶装置の例を示した概略のブロック図である。なお、図
４では、上記図１と同じものは同じ符号で示しており、
ここではその説明を省略すると共に、図１との相違点の
み説明する。また、上記メモリ部７を形成するフラッシ
ュメモリにおける消去ブロックの内部構成例は、上記図
２と同じである。図４における図１との相違点は、図１
の内部制御用ＣＰＵ３内に、メモリ部７の各消去ブロッ
クごとに、消去パルス数を記憶させると共に消去ブロッ
クが不良であるか否かの判定結果を示すフラグであるブ
ロック消去禁止フラグを設けたブロック情報記憶部３１
が設けられたことにあり、これに伴って、図１の内部制
御用ＣＰＵ３を内部制御用ＣＰＵ３３とし、図１の記憶
装置１を記憶装置３０としたことにあり、上記ブロック
情報記憶部３１は、不揮発性メモリで構成されている。
憶装置の例を示した概略のブロック図である。なお、図
４では、上記図１と同じものは同じ符号で示しており、
ここではその説明を省略すると共に、図１との相違点の
み説明する。また、上記メモリ部７を形成するフラッシ
ュメモリにおける消去ブロックの内部構成例は、上記図
２と同じである。図４における図１との相違点は、図１
の内部制御用ＣＰＵ３内に、メモリ部７の各消去ブロッ
クごとに、消去パルス数を記憶させると共に消去ブロッ
クが不良であるか否かの判定結果を示すフラグであるブ
ロック消去禁止フラグを設けたブロック情報記憶部３１
が設けられたことにあり、これに伴って、図１の内部制
御用ＣＰＵ３を内部制御用ＣＰＵ３３とし、図１の記憶
装置１を記憶装置３０としたことにあり、上記ブロック
情報記憶部３１は、不揮発性メモリで構成されている。
【００３７】図４において、記憶装置３０は、インタフ
ェース回路２と、内部に上記ブロック情報記憶部３１を
設けた内部制御用ＣＰＵ３３と、データバッファ４と、
アドレス変換テーブル５と、フラッシュメモリ制御回路
６と、メモリ部７とからなる。上記インタフェース回路
２は、内部制御用ＣＰＵ３３に接続され、内部制御用Ｃ
ＰＵ３３は、データバッファ４及びアドレス変換テーブ
ル５に接続されると共に、フラッシュメモリ制御回路６
を介してメモリ部７に接続されている。このような構成
の記憶装置３０が情報処理機器からなるホストシステム
装置１０に接続されると、ホストシステム装置１０は、
上記インタフェース回路２を介して上記内部制御用ＣＰ
Ｕ３３に接続される。なお、上記内部制御用ＣＰＵ３３
及びフラッシュメモリ制御回路６はコントロール部をな
す。
ェース回路２と、内部に上記ブロック情報記憶部３１を
設けた内部制御用ＣＰＵ３３と、データバッファ４と、
アドレス変換テーブル５と、フラッシュメモリ制御回路
６と、メモリ部７とからなる。上記インタフェース回路
２は、内部制御用ＣＰＵ３３に接続され、内部制御用Ｃ
ＰＵ３３は、データバッファ４及びアドレス変換テーブ
ル５に接続されると共に、フラッシュメモリ制御回路６
を介してメモリ部７に接続されている。このような構成
の記憶装置３０が情報処理機器からなるホストシステム
装置１０に接続されると、ホストシステム装置１０は、
上記インタフェース回路２を介して上記内部制御用ＣＰ
Ｕ３３に接続される。なお、上記内部制御用ＣＰＵ３３
及びフラッシュメモリ制御回路６はコントロール部をな
す。
【００３８】フラッシュメモリ制御回路６は、メモリ部
７のＩＣメモリにパルス発生信号を出力するごとに、メ
モリ部７のＩＣメモリから消去ブロックの消去が完了し
たか否かの結果を得、該結果を内部制御用ＣＰＵ３３に
出力する。内部制御用ＣＰＵ３３は、フラッシュメモリ
制御回路６から消去ブロックの消去が完了したという結
果が入力されると、消去ブロックが消去完了するまでに
要した消去パルス数をフラッシュメモリ制御回路６から
入力して上記ブロック情報記憶部３１に記憶させる。
７のＩＣメモリにパルス発生信号を出力するごとに、メ
モリ部７のＩＣメモリから消去ブロックの消去が完了し
たか否かの結果を得、該結果を内部制御用ＣＰＵ３３に
出力する。内部制御用ＣＰＵ３３は、フラッシュメモリ
制御回路６から消去ブロックの消去が完了したという結
果が入力されると、消去ブロックが消去完了するまでに
要した消去パルス数をフラッシュメモリ制御回路６から
入力して上記ブロック情報記憶部３１に記憶させる。
【００３９】また、内部制御用ＣＰＵ３３は、フラッシ
ュメモリ制御回路６から消去ブロックの消去が完了しな
かったという結果が入力されると、消去パルス数が所定
値である許容消去パルス数を超えた否かの結果をフラッ
シュメモリ制御回路６から入力し、該入力された結果か
らその消去ブロックが書き込み及び消去不可能な不良消
去ブロックであるか否かを判定し、該判定結果に応じて
上記ブロック情報記憶部３１内に設けられたブロック消
去禁止フラグの設定を行う。
ュメモリ制御回路６から消去ブロックの消去が完了しな
かったという結果が入力されると、消去パルス数が所定
値である許容消去パルス数を超えた否かの結果をフラッ
シュメモリ制御回路６から入力し、該入力された結果か
らその消去ブロックが書き込み及び消去不可能な不良消
去ブロックであるか否かを判定し、該判定結果に応じて
上記ブロック情報記憶部３１内に設けられたブロック消
去禁止フラグの設定を行う。
【００４０】このように、内部制御用ＣＰＵ３３は、上
記消去パルス数をメモリ部７の各消去ブロックごとにブ
ロック情報記憶部３１に記憶させ、不良であるか否かの
判定結果を示すフラグであるブロック消去禁止フラグ
を、メモリ部７の各消去ブロックごとにブロック情報記
憶部３１に設け、上記ブロック消去禁止フラグは、消去
ブロックが書き込み及び消去が不可能であると判定され
たときだけセットされる。
記消去パルス数をメモリ部７の各消去ブロックごとにブ
ロック情報記憶部３１に記憶させ、不良であるか否かの
判定結果を示すフラグであるブロック消去禁止フラグ
を、メモリ部７の各消去ブロックごとにブロック情報記
憶部３１に設け、上記ブロック消去禁止フラグは、消去
ブロックが書き込み及び消去が不可能であると判定され
たときだけセットされる。
【００４１】上記のような構成において、内部制御用Ｃ
ＰＵ３３に、インタフェース回路２を介して、ホストシ
ステム装置１０から指定されたＬＳＡにデータを書き込
む要求が入力された場合、まず、内部制御用ＣＰＵ３３
は、上記フラッシュメモリ制御回路６に書き込みを指令
するコマンドを出力すると共に、アドレス変換テーブル
５からメモリ部７内の空き領域を確認する。次に、内部
制御用ＣＰＵ３３は、データを書き込むことができる空
き領域がメモリ部７内に存在するならば、ブロック情報
記憶部３１から、空き領域を有する消去ブロックの内、
上記ブロック消去禁止フラグがセットされていない消去
ブロックを選択し、更に、該選択した消去ブロックの
内、最も消去パルス数が小さい消去ブロックを選択し
て、該消去ブロックを示すＰＳＡをフラッシュメモリ制
御回路６に出力する。
ＰＵ３３に、インタフェース回路２を介して、ホストシ
ステム装置１０から指定されたＬＳＡにデータを書き込
む要求が入力された場合、まず、内部制御用ＣＰＵ３３
は、上記フラッシュメモリ制御回路６に書き込みを指令
するコマンドを出力すると共に、アドレス変換テーブル
５からメモリ部７内の空き領域を確認する。次に、内部
制御用ＣＰＵ３３は、データを書き込むことができる空
き領域がメモリ部７内に存在するならば、ブロック情報
記憶部３１から、空き領域を有する消去ブロックの内、
上記ブロック消去禁止フラグがセットされていない消去
ブロックを選択し、更に、該選択した消去ブロックの
内、最も消去パルス数が小さい消去ブロックを選択し
て、該消去ブロックを示すＰＳＡをフラッシュメモリ制
御回路６に出力する。
【００４２】フラッシュメモリ制御回路６は、パルス発
生信号を出力するごとにメモリ部７のＩＣメモリから入
力された、消去ブロックの消去が完了したか否かの確認
結果を内部制御用ＣＰＵ３３に出力する。内部制御用Ｃ
ＰＵ３３は、フラッシュメモリ制御回路６から消去ブロ
ックの消去が完了しなかったという結果が入力される
と、消去パルス数が所定値である許容消去パルス数を超
えた否かの結果をフラッシュメモリ制御回路６から入力
する。内部制御用ＣＰＵ３３は、入力した結果が、許容
消去パルス数以下であった場合、再び、フラッシュメモ
リ制御回路６にパルス発生信号を出力させ、許容消去パ
ルス数を超えていた場合、その消去ブロックは書き込み
及び消去ができない不良消去ブロックであると判定し、
ブロック情報記憶部３１に不良消去ブロックに対する上
記ブロック消去禁止フラグをセットした後、再び、消去
ブロックの上記選択動作を行う。
生信号を出力するごとにメモリ部７のＩＣメモリから入
力された、消去ブロックの消去が完了したか否かの確認
結果を内部制御用ＣＰＵ３３に出力する。内部制御用Ｃ
ＰＵ３３は、フラッシュメモリ制御回路６から消去ブロ
ックの消去が完了しなかったという結果が入力される
と、消去パルス数が所定値である許容消去パルス数を超
えた否かの結果をフラッシュメモリ制御回路６から入力
する。内部制御用ＣＰＵ３３は、入力した結果が、許容
消去パルス数以下であった場合、再び、フラッシュメモ
リ制御回路６にパルス発生信号を出力させ、許容消去パ
ルス数を超えていた場合、その消去ブロックは書き込み
及び消去ができない不良消去ブロックであると判定し、
ブロック情報記憶部３１に不良消去ブロックに対する上
記ブロック消去禁止フラグをセットした後、再び、消去
ブロックの上記選択動作を行う。
【００４３】また、内部制御用ＣＰＵ３３は、消去パル
ス数が許容消去パルス数を超えることなく、フラッシュ
メモリ制御回路６から消去ブロックの消去が完了したと
いう結果が入力されると、その消去ブロックを書き込み
及び消去可能な消去ブロックであると判定して、消去パ
ルス数をブロック情報記憶部３１に記憶させると共に、
フラッシュメモリ制御回路６に対してその消去ブロック
のデータ記憶領域２２にホストシステム装置１０からの
データを記憶させ、ホスト指定アドレス記憶領域２１に
ホストシステム装置１０から入力されたＬＳＡを記憶さ
せる。なお、上記以外の内部制御用ＣＰＵ３３の動作
は、上記図１の内部制御用ＣＰＵ３と同じであるのでそ
の説明を省略する。
ス数が許容消去パルス数を超えることなく、フラッシュ
メモリ制御回路６から消去ブロックの消去が完了したと
いう結果が入力されると、その消去ブロックを書き込み
及び消去可能な消去ブロックであると判定して、消去パ
ルス数をブロック情報記憶部３１に記憶させると共に、
フラッシュメモリ制御回路６に対してその消去ブロック
のデータ記憶領域２２にホストシステム装置１０からの
データを記憶させ、ホスト指定アドレス記憶領域２１に
ホストシステム装置１０から入力されたＬＳＡを記憶さ
せる。なお、上記以外の内部制御用ＣＰＵ３３の動作
は、上記図１の内部制御用ＣＰＵ３と同じであるのでそ
の説明を省略する。
【００４４】図５は、上記図４で示した記憶装置３０に
おけるメモリ部７のフラッシュメモリの消去ブロックを
消去する動作例を示したフローチャートである。図５に
おいて、最初にステップＳ２１で、上記内部制御用ＣＰ
Ｕ３３は、フラッシュメモリ制御回路６に書き込みコマ
ンドを出力すると共に、アドレス変換テーブル５を用い
てデータ記憶領域２２に使用可能な領域を有する消去ブ
ロックの検索を行い、ステップＳ２２で、内部制御用Ｃ
ＰＵ３３は、メモリ部７にデータ記憶領域２２に使用可
能な領域を有する消去ブロックが存在するか否かを調
べ、存在した場合（ＹＥＳ）、ステップＳ２３に進む。
また、上記内部制御用ＣＰＵ３３は、上記ステップＳ２
２で、メモリ部７にデータ記憶領域２２に使用可能な領
域を有する消去ブロックが存在しなかった場合（Ｎ
Ｏ）、ステップＳ２４で、メモリ部７に空き領域がない
と判定して本フローは終了する。
おけるメモリ部７のフラッシュメモリの消去ブロックを
消去する動作例を示したフローチャートである。図５に
おいて、最初にステップＳ２１で、上記内部制御用ＣＰ
Ｕ３３は、フラッシュメモリ制御回路６に書き込みコマ
ンドを出力すると共に、アドレス変換テーブル５を用い
てデータ記憶領域２２に使用可能な領域を有する消去ブ
ロックの検索を行い、ステップＳ２２で、内部制御用Ｃ
ＰＵ３３は、メモリ部７にデータ記憶領域２２に使用可
能な領域を有する消去ブロックが存在するか否かを調
べ、存在した場合（ＹＥＳ）、ステップＳ２３に進む。
また、上記内部制御用ＣＰＵ３３は、上記ステップＳ２
２で、メモリ部７にデータ記憶領域２２に使用可能な領
域を有する消去ブロックが存在しなかった場合（Ｎ
Ｏ）、ステップＳ２４で、メモリ部７に空き領域がない
と判定して本フローは終了する。
【００４５】内部制御用ＣＰＵ３３は、ステップＳ２３
で、ブロック情報記憶部３１から、空き領域を有する消
去ブロックの内、上記ブロック消去禁止フラグがセット
されていない消去ブロックを選択し、更に、該選択した
消去ブロックの内、最も消去パルス数が小さい消去ブロ
ックを選択して、該消去ブロックを示すＰＳＡをフラッ
シュメモリ制御回路６に出力する。次に、ステップＳ２
５で、内部制御用ＣＰＵ３３は、フラッシュメモリ制御
回路６を介して、選択した消去ブロック内の有効なデー
タを、他の消去ブロックのデータ記憶領域２２における
使用可能な領域に退避させて、ステップＳ２６に進む。
で、ブロック情報記憶部３１から、空き領域を有する消
去ブロックの内、上記ブロック消去禁止フラグがセット
されていない消去ブロックを選択し、更に、該選択した
消去ブロックの内、最も消去パルス数が小さい消去ブロ
ックを選択して、該消去ブロックを示すＰＳＡをフラッ
シュメモリ制御回路６に出力する。次に、ステップＳ２
５で、内部制御用ＣＰＵ３３は、フラッシュメモリ制御
回路６を介して、選択した消去ブロック内の有効なデー
タを、他の消去ブロックのデータ記憶領域２２における
使用可能な領域に退避させて、ステップＳ２６に進む。
【００４６】ステップＳ２６で、フラッシュメモリ制御
回路６は、内部制御用ＣＰＵ３３によって選択された消
去ブロックを有するＩＣメモリに対して、選択された消
去ブロックの各メモリセルに対してワンショットの消去
パルスを印加するように、上記パルス発生信号を１回出
力し、該パルス発生信号が入力されたＩＣメモリは、フ
ラッシュメモリ制御回路６によって指定された消去ブロ
ックの各メモリセルに対してワンショットの消去パルス
をそれぞれ印加する。
回路６は、内部制御用ＣＰＵ３３によって選択された消
去ブロックを有するＩＣメモリに対して、選択された消
去ブロックの各メモリセルに対してワンショットの消去
パルスを印加するように、上記パルス発生信号を１回出
力し、該パルス発生信号が入力されたＩＣメモリは、フ
ラッシュメモリ制御回路６によって指定された消去ブロ
ックの各メモリセルに対してワンショットの消去パルス
をそれぞれ印加する。
【００４７】次に、パルス発生信号が入力された上記Ｉ
Ｃメモリは、ステップＳ２７で、消去パルスを印加した
消去ブロック内のベリファイを行い、ステップＳ２８
で、消去が完了したか否かを調べ、消去が完了しなかっ
た場合（ＮＯ）、ステップＳ２９に進み、フラッシュメ
モリ制御回路６は、ステップＳ２９で、消去パルス数が
上記許容消去パルス数を超えたか否かを調べ、消去パル
ス数が上記許容消去パルス数を超えていない場合（Ｎ
Ｏ）、ステップＳ２６に戻る。また、ステップＳ２９
で、消去パルス数が上記許容消去パルス数を超えた場合
（ＹＥＳ）、ステップＳ３０で、フラッシュメモリ制御
回路６は、その結果を内部制御用ＣＰＵ３３に出力し、
内部制御用ＣＰＵ３３は、消去パルスを印加させていた
消去ブロックが書き込み及び消去ができない不良消去ブ
ロックであると判定して、ステップＳ３１に進む。内部
制御用ＣＰＵ３３は、ステップＳ３１で、ブロック情報
記憶部３１に不良消去ブロックに対する上記ブロック消
去禁止フラグをセットした後、ステップＳ２１に戻る。
Ｃメモリは、ステップＳ２７で、消去パルスを印加した
消去ブロック内のベリファイを行い、ステップＳ２８
で、消去が完了したか否かを調べ、消去が完了しなかっ
た場合（ＮＯ）、ステップＳ２９に進み、フラッシュメ
モリ制御回路６は、ステップＳ２９で、消去パルス数が
上記許容消去パルス数を超えたか否かを調べ、消去パル
ス数が上記許容消去パルス数を超えていない場合（Ｎ
Ｏ）、ステップＳ２６に戻る。また、ステップＳ２９
で、消去パルス数が上記許容消去パルス数を超えた場合
（ＹＥＳ）、ステップＳ３０で、フラッシュメモリ制御
回路６は、その結果を内部制御用ＣＰＵ３３に出力し、
内部制御用ＣＰＵ３３は、消去パルスを印加させていた
消去ブロックが書き込み及び消去ができない不良消去ブ
ロックであると判定して、ステップＳ３１に進む。内部
制御用ＣＰＵ３３は、ステップＳ３１で、ブロック情報
記憶部３１に不良消去ブロックに対する上記ブロック消
去禁止フラグをセットした後、ステップＳ２１に戻る。
【００４８】また、上記ステップＳ２８で、消去ブロッ
クの消去が完了した場合（ＹＥＳ）、ステップＳ３２
で、フラッシュメモリ制御回路６はその結果を内部制御
用ＣＰＵ３３に出力し、内部制御用ＣＰＵ３３は、消去
パルスを印加させていた消去ブロックは書き込み及び消
去可能であると判定して、ステップＳ３３に進む。内部
制御用ＣＰＵ３３は、ステップＳ３３で、消去が完了し
た消去ブロックに要した消去パルス数をブロック情報記
憶部３１に記憶させ、ステップＳ３４で、フラッシュメ
モリ制御回路６に対して、消去を行った消去ブロックの
データ記憶領域２２にホストシステム装置１０からのデ
ータを記憶させると共に、ホスト指定アドレス記憶領域
２１にホストシステム装置１０から入力されたＬＳＡを
記憶させて本フローは終了する。
クの消去が完了した場合（ＹＥＳ）、ステップＳ３２
で、フラッシュメモリ制御回路６はその結果を内部制御
用ＣＰＵ３３に出力し、内部制御用ＣＰＵ３３は、消去
パルスを印加させていた消去ブロックは書き込み及び消
去可能であると判定して、ステップＳ３３に進む。内部
制御用ＣＰＵ３３は、ステップＳ３３で、消去が完了し
た消去ブロックに要した消去パルス数をブロック情報記
憶部３１に記憶させ、ステップＳ３４で、フラッシュメ
モリ制御回路６に対して、消去を行った消去ブロックの
データ記憶領域２２にホストシステム装置１０からのデ
ータを記憶させると共に、ホスト指定アドレス記憶領域
２１にホストシステム装置１０から入力されたＬＳＡを
記憶させて本フローは終了する。
【００４９】なお、本実施の形態２においては、上記ブ
ロック情報記憶部３１を内部制御用ＣＰＵ３３内に設け
たが、これに限定するものではなく、内部制御用ＣＰＵ
３３外にブロック情報記憶部３１を設けてもよい。
ロック情報記憶部３１を内部制御用ＣＰＵ３３内に設け
たが、これに限定するものではなく、内部制御用ＣＰＵ
３３外にブロック情報記憶部３１を設けてもよい。
【００５０】このように、本実施の形態２における記憶
装置は、上記実施の形態１と同様の効果に加えて、ブロ
ック情報記憶部３１に、消去が完了するまでに要した消
去パルス数を各消去ブロックごとに記憶すると共に、書
き込み及び消去不可能な不良消去ブロックに対してセッ
トするブロック消去禁止フラグを各消去ブロックごとに
設けたことにより、ブロック消去禁止フラグがセットさ
れた不良消去ブロックは、後に再度消去パルスを印加し
て不良であるか否かの判定作業が行われることがなくな
るため、消去ブロックの選択を効率よく行うことができ
る。また、内部制御用ＣＰＵ３３は、メモリ部７の各フ
ラッシュメモリにおける特性の劣化状態が消去ブロック
単位でリアルタイムに知ることができると共に、消去パ
ルス数が小さい特性のよい消去ブロックから書き込み及
び消去を行うことができ、各消去ブロックの書き込み及
び消去特性を均一化することができる。
装置は、上記実施の形態１と同様の効果に加えて、ブロ
ック情報記憶部３１に、消去が完了するまでに要した消
去パルス数を各消去ブロックごとに記憶すると共に、書
き込み及び消去不可能な不良消去ブロックに対してセッ
トするブロック消去禁止フラグを各消去ブロックごとに
設けたことにより、ブロック消去禁止フラグがセットさ
れた不良消去ブロックは、後に再度消去パルスを印加し
て不良であるか否かの判定作業が行われることがなくな
るため、消去ブロックの選択を効率よく行うことができ
る。また、内部制御用ＣＰＵ３３は、メモリ部７の各フ
ラッシュメモリにおける特性の劣化状態が消去ブロック
単位でリアルタイムに知ることができると共に、消去パ
ルス数が小さい特性のよい消去ブロックから書き込み及
び消去を行うことができ、各消去ブロックの書き込み及
び消去特性を均一化することができる。
【００５１】実施の形態３．上記実施の形態２における
ブロック情報記憶部３１の代わりに、メモリ部７のフラ
ッシュメモリにおける各消去ブロック内に上記消去パル
ス数を記憶し、ブロック消去禁止フラグをメモリ部７の
フラッシュメモリにおける各消去ブロック内に設けるよ
うにしてもよく、このようにしたものを本発明の実施の
形態３とする。図６は、本発明の実施の形態３における
記憶装置の例を示した概略のブロック図である。なお、
図６では、上記図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、上記図１との
相違点のみ説明する。
ブロック情報記憶部３１の代わりに、メモリ部７のフラ
ッシュメモリにおける各消去ブロック内に上記消去パル
ス数を記憶し、ブロック消去禁止フラグをメモリ部７の
フラッシュメモリにおける各消去ブロック内に設けるよ
うにしてもよく、このようにしたものを本発明の実施の
形態３とする。図６は、本発明の実施の形態３における
記憶装置の例を示した概略のブロック図である。なお、
図６では、上記図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に、上記図１との
相違点のみ説明する。
【００５２】図６における図１との相違点は、メモリ部
７の各消去ブロック内に、ブロック消去禁止フラグと消
去パルス数を記憶する領域とを設けたことにあり、内部
制御用ＣＰＵ３は、各消去ブロック内に記憶された消去
パルス数と、各消去ブロック内に設けられたブロック消
去禁止フラグから、消去ブロックを選択するようにした
ことから、図１の内部制御用ＣＰＵ３を内部制御用ＣＰ
Ｕ４３とし、図１のメモリ部７をメモリ部４７とし、こ
れらに伴って、記憶装置１を記憶装置４０としたことに
ある。
７の各消去ブロック内に、ブロック消去禁止フラグと消
去パルス数を記憶する領域とを設けたことにあり、内部
制御用ＣＰＵ３は、各消去ブロック内に記憶された消去
パルス数と、各消去ブロック内に設けられたブロック消
去禁止フラグから、消去ブロックを選択するようにした
ことから、図１の内部制御用ＣＰＵ３を内部制御用ＣＰ
Ｕ４３とし、図１のメモリ部７をメモリ部４７とし、こ
れらに伴って、記憶装置１を記憶装置４０としたことに
ある。
【００５３】図６において、記憶装置４０は、インタフ
ェース回路２と、内部制御用ＣＰＵ４３と、データバッ
ファ４と、アドレス変換テーブル５と、フラッシュメモ
リ制御回路６と、メモリ部４７とからなる。上記インタ
フェース回路２は、内部制御用ＣＰＵ４３に接続され、
内部制御用ＣＰＵ４３は、データバッファ４及びアドレ
ス変換テーブル５に接続されると共に、フラッシュメモ
リ制御回路６を介してメモリ部４７に接続されている。
このような構成の記憶装置４０が情報処理機器からなる
ホストシステム装置１０に接続されると、ホストシステ
ム装置１０は、上記インタフェース回路２を介して上記
内部制御用ＣＰＵ４３に接続される。
ェース回路２と、内部制御用ＣＰＵ４３と、データバッ
ファ４と、アドレス変換テーブル５と、フラッシュメモ
リ制御回路６と、メモリ部４７とからなる。上記インタ
フェース回路２は、内部制御用ＣＰＵ４３に接続され、
内部制御用ＣＰＵ４３は、データバッファ４及びアドレ
ス変換テーブル５に接続されると共に、フラッシュメモ
リ制御回路６を介してメモリ部４７に接続されている。
このような構成の記憶装置４０が情報処理機器からなる
ホストシステム装置１０に接続されると、ホストシステ
ム装置１０は、上記インタフェース回路２を介して上記
内部制御用ＣＰＵ４３に接続される。
【００５４】ここで、図７は、上記メモリ部４７を形成
するフラッシュメモリにおける消去ブロックの内部構成
例を示した概略図である。図７において、消去ブロック
５０は、フラッシュメモリ制御回路６から入力された消
去パルス数を記憶しておく消去パルス数記憶領域５１
と、上記ホストシステム装置１０から入力されたアドレ
スデータを記憶しておく領域であるホスト指定アドレス
記憶領域５２と、ブロック消去禁止フラグ５３と、上記
ホストシステム装置１０からのデータを記憶しておくデ
ータ記憶領域５４とからなる。なお、上記内部制御用Ｃ
ＰＵ４３及びフラッシュメモリ制御回路６はコントロー
ル部をなし、上記消去パルス数記憶領域５１及びブロッ
ク消去禁止フラグ５３はブロック情報記憶部をなす。
するフラッシュメモリにおける消去ブロックの内部構成
例を示した概略図である。図７において、消去ブロック
５０は、フラッシュメモリ制御回路６から入力された消
去パルス数を記憶しておく消去パルス数記憶領域５１
と、上記ホストシステム装置１０から入力されたアドレ
スデータを記憶しておく領域であるホスト指定アドレス
記憶領域５２と、ブロック消去禁止フラグ５３と、上記
ホストシステム装置１０からのデータを記憶しておくデ
ータ記憶領域５４とからなる。なお、上記内部制御用Ｃ
ＰＵ４３及びフラッシュメモリ制御回路６はコントロー
ル部をなし、上記消去パルス数記憶領域５１及びブロッ
ク消去禁止フラグ５３はブロック情報記憶部をなす。
【００５５】フラッシュメモリ制御回路６は、メモリ部
４７のＩＣメモリにパルス発生信号を出力するごとに、
メモリ部４７のＩＣメモリから消去ブロックの消去が完
了したか否かの結果を得、該結果を内部制御用ＣＰＵ４
３に出力する。内部制御用ＣＰＵ４３は、フラッシュメ
モリ制御回路６から消去ブロックの消去が完了したとい
う結果が入力されると、消去ブロックが消去完了するま
でに要した消去パルス数を、フラッシュメモリ制御回路
６から入力して、フラッシュメモリ制御回路６を介し
て、上記消去が完了した消去ブロックの消去パルス数記
憶領域５１に記憶させる。
４７のＩＣメモリにパルス発生信号を出力するごとに、
メモリ部４７のＩＣメモリから消去ブロックの消去が完
了したか否かの結果を得、該結果を内部制御用ＣＰＵ４
３に出力する。内部制御用ＣＰＵ４３は、フラッシュメ
モリ制御回路６から消去ブロックの消去が完了したとい
う結果が入力されると、消去ブロックが消去完了するま
でに要した消去パルス数を、フラッシュメモリ制御回路
６から入力して、フラッシュメモリ制御回路６を介し
て、上記消去が完了した消去ブロックの消去パルス数記
憶領域５１に記憶させる。
【００５６】また、内部制御用ＣＰＵ４３は、フラッシ
ュメモリ制御回路６から消去ブロックの消去が完了しな
かったという結果が入力されると、消去パルス数が所定
値である許容消去パルス数を超えた否かの結果をフラッ
シュメモリ制御回路６から入力し、該入力された結果か
らその消去ブロックが書き込み及び消去不可能な不良消
去ブロックであるか否かを判定し、該判定結果に応じて
その消去ブロック内に設けられたブロック消去禁止フラ
グ５３の設定を行う。
ュメモリ制御回路６から消去ブロックの消去が完了しな
かったという結果が入力されると、消去パルス数が所定
値である許容消去パルス数を超えた否かの結果をフラッ
シュメモリ制御回路６から入力し、該入力された結果か
らその消去ブロックが書き込み及び消去不可能な不良消
去ブロックであるか否かを判定し、該判定結果に応じて
その消去ブロック内に設けられたブロック消去禁止フラ
グ５３の設定を行う。
【００５７】このように、内部制御用ＣＰＵ４３は、上
記消去パルス数をメモリ部４７の各消去ブロックごとに
消去パルス数記憶領域５１に記憶させ、不良であるか否
かの判定結果を示すフラグであるブロック消去禁止フラ
グ５３を、メモリ部４７の各消去ブロック内に設け、上
記ブロック消去禁止フラグ５３は、消去ブロックが書き
込み及び消去が不可能であると判定されたときだけセッ
トされる。
記消去パルス数をメモリ部４７の各消去ブロックごとに
消去パルス数記憶領域５１に記憶させ、不良であるか否
かの判定結果を示すフラグであるブロック消去禁止フラ
グ５３を、メモリ部４７の各消去ブロック内に設け、上
記ブロック消去禁止フラグ５３は、消去ブロックが書き
込み及び消去が不可能であると判定されたときだけセッ
トされる。
【００５８】上記のような構成において、内部制御用Ｃ
ＰＵ４３に、インタフェース回路２を介して、ホストシ
ステム装置１０から指定されたＬＳＡにデータを書き込
む要求が入力された場合、まず、内部制御用ＣＰＵ４３
は、上記フラッシュメモリ制御回路６に書き込みを指令
するコマンドを出力すると共に、アドレス変換テーブル
５からメモリ部４７内の空き領域を確認する。次に、内
部制御用ＣＰＵ４３は、データを書き込むことができる
空き領域がメモリ部４７内に存在するならば、フラッシ
ュメモリ制御回路６を介して、空き領域のある各消去ブ
ロックのブロック消去禁止フラグ５３を調べ、空き領域
を有する消去ブロックの内、上記ブロック消去禁止フラ
グ５３がセットされていない消去ブロックを選択する。
ＰＵ４３に、インタフェース回路２を介して、ホストシ
ステム装置１０から指定されたＬＳＡにデータを書き込
む要求が入力された場合、まず、内部制御用ＣＰＵ４３
は、上記フラッシュメモリ制御回路６に書き込みを指令
するコマンドを出力すると共に、アドレス変換テーブル
５からメモリ部４７内の空き領域を確認する。次に、内
部制御用ＣＰＵ４３は、データを書き込むことができる
空き領域がメモリ部４７内に存在するならば、フラッシ
ュメモリ制御回路６を介して、空き領域のある各消去ブ
ロックのブロック消去禁止フラグ５３を調べ、空き領域
を有する消去ブロックの内、上記ブロック消去禁止フラ
グ５３がセットされていない消去ブロックを選択する。
【００５９】更に、内部制御用ＣＰＵ４３は、フラッシ
ュメモリ制御回路６を介して、該選択した各消去ブロッ
クの消去パルス数記憶領域５１に記憶されている消去パ
ルス数を調べ、上記選択した消去ブロックの内、最も消
去パルス数が小さい消去ブロックを選択して、該消去ブ
ロックを示すＰＳＡをフラッシュメモリ制御回路６に出
力する。
ュメモリ制御回路６を介して、該選択した各消去ブロッ
クの消去パルス数記憶領域５１に記憶されている消去パ
ルス数を調べ、上記選択した消去ブロックの内、最も消
去パルス数が小さい消去ブロックを選択して、該消去ブ
ロックを示すＰＳＡをフラッシュメモリ制御回路６に出
力する。
【００６０】フラッシュメモリ制御回路６は、パルス発
生信号を出力するごとにメモリ部４７のＩＣメモリから
入力された、消去ブロックの消去が完了したか否かの確
認結果を内部制御用ＣＰＵ４３に出力する。内部制御用
ＣＰＵ４３は、フラッシュメモリ制御回路６から消去ブ
ロックの消去が完了しなかったという結果が入力される
と、消去パルス数が所定値である許容消去パルス数を超
えた否かの結果をフラッシュメモリ制御回路６から入力
する。内部制御用ＣＰＵ４３は、入力した結果が、許容
消去パルス数以下であった場合、再び、フラッシュメモ
リ制御回路６にパルス発生信号を出力させ、許容消去パ
ルス数を超えていた場合、その消去ブロックは書き込み
及び消去ができない不良消去ブロックであると判定し、
該不良消去ブロックのブロック消去禁止フラグ５３をセ
ットした後、再び、消去ブロックの上記選択動作を行
う。
生信号を出力するごとにメモリ部４７のＩＣメモリから
入力された、消去ブロックの消去が完了したか否かの確
認結果を内部制御用ＣＰＵ４３に出力する。内部制御用
ＣＰＵ４３は、フラッシュメモリ制御回路６から消去ブ
ロックの消去が完了しなかったという結果が入力される
と、消去パルス数が所定値である許容消去パルス数を超
えた否かの結果をフラッシュメモリ制御回路６から入力
する。内部制御用ＣＰＵ４３は、入力した結果が、許容
消去パルス数以下であった場合、再び、フラッシュメモ
リ制御回路６にパルス発生信号を出力させ、許容消去パ
ルス数を超えていた場合、その消去ブロックは書き込み
及び消去ができない不良消去ブロックであると判定し、
該不良消去ブロックのブロック消去禁止フラグ５３をセ
ットした後、再び、消去ブロックの上記選択動作を行
う。
【００６１】また、内部制御用ＣＰＵ４３は、フラッシ
ュメモリ制御回路６から消去ブロックの消去が完了した
という結果が入力されると、その消去ブロックを書き込
み及び消去可能な消去ブロックであると判定して、フラ
ッシュメモリ制御回路６を介して、その消去ブロックの
消去パルス数記憶領域５１に消去パルス数を記憶させる
と共に、フラッシュメモリ制御回路６に対してその消去
ブロックのデータ記憶領域５４にホストシステム装置１
０からのデータを記憶させ、ホスト指定アドレス記憶領
域５２にホストシステム装置１０から入力されたＬＳＡ
を記憶させる。なお、上記以外の内部制御用ＣＰＵ４３
の動作は、上記図１の内部制御用ＣＰＵ３と同じである
のでその説明を省略する。
ュメモリ制御回路６から消去ブロックの消去が完了した
という結果が入力されると、その消去ブロックを書き込
み及び消去可能な消去ブロックであると判定して、フラ
ッシュメモリ制御回路６を介して、その消去ブロックの
消去パルス数記憶領域５１に消去パルス数を記憶させる
と共に、フラッシュメモリ制御回路６に対してその消去
ブロックのデータ記憶領域５４にホストシステム装置１
０からのデータを記憶させ、ホスト指定アドレス記憶領
域５２にホストシステム装置１０から入力されたＬＳＡ
を記憶させる。なお、上記以外の内部制御用ＣＰＵ４３
の動作は、上記図１の内部制御用ＣＰＵ３と同じである
のでその説明を省略する。
【００６２】上記図６及び図７で示した記憶装置４０に
おけるメモリ部４７のフラッシュメモリの消去ブロック
を消去する動作例を示した図は、上記図５と同じであ
る。しかし、各フローにおける処理が異なるため、図５
における各符号の下に括弧で示した符号（Ｓ４１〜Ｓ５
４）を用いて、記憶装置４０におけるメモリ部４７の消
去ブロックを消去する動作例を説明する。
おけるメモリ部４７のフラッシュメモリの消去ブロック
を消去する動作例を示した図は、上記図５と同じであ
る。しかし、各フローにおける処理が異なるため、図５
における各符号の下に括弧で示した符号（Ｓ４１〜Ｓ５
４）を用いて、記憶装置４０におけるメモリ部４７の消
去ブロックを消去する動作例を説明する。
【００６３】最初にステップＳ４１で、上記内部制御用
ＣＰＵ４３は、フラッシュメモリ制御回路６に書き込み
コマンドを出力すると共に、アドレス変換テーブル５を
用いてデータ記憶領域５４に使用可能な領域を有する消
去ブロックの検索を行い、ステップＳ４２で、内部制御
用ＣＰＵ４３は、メモリ部４７にデータ記憶領域５４に
使用可能な領域を有する消去ブロックが存在するか否か
を調べ、存在した場合（ＹＥＳ）、ステップＳ４３に進
む。また、上記内部制御用ＣＰＵ４３は、上記ステップ
Ｓ４２で、メモリ部４７にデータ記憶領域５４に使用可
能な領域を有する消去ブロックが存在しなかった場合
（ＮＯ）、ステップＳ４４で、メモリ部４７に空き領域
がないと判定して本フローは終了する。
ＣＰＵ４３は、フラッシュメモリ制御回路６に書き込み
コマンドを出力すると共に、アドレス変換テーブル５を
用いてデータ記憶領域５４に使用可能な領域を有する消
去ブロックの検索を行い、ステップＳ４２で、内部制御
用ＣＰＵ４３は、メモリ部４７にデータ記憶領域５４に
使用可能な領域を有する消去ブロックが存在するか否か
を調べ、存在した場合（ＹＥＳ）、ステップＳ４３に進
む。また、上記内部制御用ＣＰＵ４３は、上記ステップ
Ｓ４２で、メモリ部４７にデータ記憶領域５４に使用可
能な領域を有する消去ブロックが存在しなかった場合
（ＮＯ）、ステップＳ４４で、メモリ部４７に空き領域
がないと判定して本フローは終了する。
【００６４】内部制御用ＣＰＵ４３は、ステップＳ４３
で、空き領域を有する各消去ブロックのブロック消去禁
止フラグ５３を調べ、空き領域を有する消去ブロックの
内、上記ブロック消去禁止フラグ５３がセットされてい
ない消去ブロックを選択し、更に、該選択した消去ブロ
ックの消去パルス数記憶領域５１を調べ、上記選択した
消去ブロックの内、最も消去パルス数が小さい消去ブロ
ックを選択して、該消去ブロックを示すＰＳＡをフラッ
シュメモリ制御回路６に出力する。次に、ステップＳ４
５で、内部制御用ＣＰＵ４３は、フラッシュメモリ制御
回路６を介して、選択した消去ブロック内の有効なデー
タを、他の消去ブロックのデータ記憶領域５４における
使用可能な領域に退避させて、ステップＳ４６に進む。
で、空き領域を有する各消去ブロックのブロック消去禁
止フラグ５３を調べ、空き領域を有する消去ブロックの
内、上記ブロック消去禁止フラグ５３がセットされてい
ない消去ブロックを選択し、更に、該選択した消去ブロ
ックの消去パルス数記憶領域５１を調べ、上記選択した
消去ブロックの内、最も消去パルス数が小さい消去ブロ
ックを選択して、該消去ブロックを示すＰＳＡをフラッ
シュメモリ制御回路６に出力する。次に、ステップＳ４
５で、内部制御用ＣＰＵ４３は、フラッシュメモリ制御
回路６を介して、選択した消去ブロック内の有効なデー
タを、他の消去ブロックのデータ記憶領域５４における
使用可能な領域に退避させて、ステップＳ４６に進む。
【００６５】ステップＳ４６で、フラッシュメモリ制御
回路６は、内部制御用ＣＰＵ４３によって選択された消
去ブロックを有するＩＣメモリに対して、選択された消
去ブロックの各メモリセルに対してワンショットの消去
パルスを印加するように、上記パルス発生信号を１回出
力し、該パルス発生信号が入力されたＩＣメモリは、フ
ラッシュメモリ制御回路６によって指定された消去ブロ
ックの各メモリセルに対してワンショットの消去パルス
をそれぞれ印加する。
回路６は、内部制御用ＣＰＵ４３によって選択された消
去ブロックを有するＩＣメモリに対して、選択された消
去ブロックの各メモリセルに対してワンショットの消去
パルスを印加するように、上記パルス発生信号を１回出
力し、該パルス発生信号が入力されたＩＣメモリは、フ
ラッシュメモリ制御回路６によって指定された消去ブロ
ックの各メモリセルに対してワンショットの消去パルス
をそれぞれ印加する。
【００６６】次に、パルス発生信号が入力された上記Ｉ
Ｃメモリは、ステップＳ４７で、消去パルスを印加した
消去ブロック内のベリファイを行い、ステップＳ４８
で、消去完了したか否かを調べ、消去が完了しなかった
場合（ＮＯ）、ステップＳ４９に進み、フラッシュメモ
リ制御回路６は、ステップＳ４９で、消去パルス数が上
記許容消去パルス数を超えたか否かを調べ、消去パルス
数が上記許容消去パルス数を超えていない場合（Ｎ
Ｏ）、ステップＳ４６に戻る。
Ｃメモリは、ステップＳ４７で、消去パルスを印加した
消去ブロック内のベリファイを行い、ステップＳ４８
で、消去完了したか否かを調べ、消去が完了しなかった
場合（ＮＯ）、ステップＳ４９に進み、フラッシュメモ
リ制御回路６は、ステップＳ４９で、消去パルス数が上
記許容消去パルス数を超えたか否かを調べ、消去パルス
数が上記許容消去パルス数を超えていない場合（Ｎ
Ｏ）、ステップＳ４６に戻る。
【００６７】また、ステップＳ４９で、消去パルス数が
上記許容消去パルス数を超えた場合（ＹＥＳ）、ステッ
プＳ５０で、その結果を内部制御用ＣＰＵ４３に出力
し、内部制御用ＣＰＵ４３は、消去パルスを印加させて
いた消去ブロックが書き込み及び消去ができない不良消
去ブロックであると判定して、ステップＳ５１に進む。
内部制御用ＣＰＵ４３は、ステップＳ５１で、不良消去
ブロックにおけるブロック消去禁止フラグ５３をセット
した後、ステップＳ４１に戻る。
上記許容消去パルス数を超えた場合（ＹＥＳ）、ステッ
プＳ５０で、その結果を内部制御用ＣＰＵ４３に出力
し、内部制御用ＣＰＵ４３は、消去パルスを印加させて
いた消去ブロックが書き込み及び消去ができない不良消
去ブロックであると判定して、ステップＳ５１に進む。
内部制御用ＣＰＵ４３は、ステップＳ５１で、不良消去
ブロックにおけるブロック消去禁止フラグ５３をセット
した後、ステップＳ４１に戻る。
【００６８】また、上記ステップＳ４８で、消去ブロッ
クの消去が完了した場合（ＹＥＳ）、ステップＳ５２
で、フラッシュメモリ制御回路６はその結果を内部制御
用ＣＰＵ４３に出力し、内部制御用ＣＰＵ４３は、消去
パルスを印加させていた消去ブロックは書き込み及び消
去可能であると判定して、ステップＳ５３に進む。内部
制御用ＣＰＵ４３は、ステップＳ５３で、消去が完了し
た消去ブロックに要した消去パルス数を、消去が完了し
た消去ブロックの消去パルス数記憶領域５１に記憶さ
せ、ステップＳ５４で、フラッシュメモリ制御回路６に
対して、消去を行った消去ブロックのデータ記憶領域５
４にホストシステム装置１０からのデータを記憶させる
と共に、ホスト指定アドレス記憶領域５２にホストシス
テム装置１０から入力されたＬＳＡを記憶させて本フロ
ーは終了する。
クの消去が完了した場合（ＹＥＳ）、ステップＳ５２
で、フラッシュメモリ制御回路６はその結果を内部制御
用ＣＰＵ４３に出力し、内部制御用ＣＰＵ４３は、消去
パルスを印加させていた消去ブロックは書き込み及び消
去可能であると判定して、ステップＳ５３に進む。内部
制御用ＣＰＵ４３は、ステップＳ５３で、消去が完了し
た消去ブロックに要した消去パルス数を、消去が完了し
た消去ブロックの消去パルス数記憶領域５１に記憶さ
せ、ステップＳ５４で、フラッシュメモリ制御回路６に
対して、消去を行った消去ブロックのデータ記憶領域５
４にホストシステム装置１０からのデータを記憶させる
と共に、ホスト指定アドレス記憶領域５２にホストシス
テム装置１０から入力されたＬＳＡを記憶させて本フロ
ーは終了する。
【００６９】このように、本実施の形態３における記憶
装置は、上記実施の形態１と同様の効果に加えて、各消
去ブロックに、消去が完了するまでに要した消去パルス
数を記憶する領域と、ブロック消去禁止フラグを設けた
ことにより、ブロック消去禁止フラグがセットされた不
良消去ブロックは、後に再度消去パルスを印加して不良
であるか否かの判定作業が行われることがなくなるた
め、消去ブロックの選択が効率よく行うことができる。
また、内部制御用ＣＰＵ４３は、メモリ部４７の各フラ
ッシュメモリにおける特性の劣化状態が消去ブロック単
位でリアルタイムに知ることができると共に、消去パル
ス数が小さい特性のよい消去ブロックから書き込み及び
消去を行うことができ、各消去ブロックの書き込み及び
消去特性を均一化することができる。
装置は、上記実施の形態１と同様の効果に加えて、各消
去ブロックに、消去が完了するまでに要した消去パルス
数を記憶する領域と、ブロック消去禁止フラグを設けた
ことにより、ブロック消去禁止フラグがセットされた不
良消去ブロックは、後に再度消去パルスを印加して不良
であるか否かの判定作業が行われることがなくなるた
め、消去ブロックの選択が効率よく行うことができる。
また、内部制御用ＣＰＵ４３は、メモリ部４７の各フラ
ッシュメモリにおける特性の劣化状態が消去ブロック単
位でリアルタイムに知ることができると共に、消去パル
ス数が小さい特性のよい消去ブロックから書き込み及び
消去を行うことができ、各消去ブロックの書き込み及び
消去特性を均一化することができる。
【００７０】
【発明の効果】上記の説明から明らかなように、本発明
の記憶装置によれば、コントロール部は、アドレス変換
テーブルからメモリ部における空き領域を有する消去ブ
ロックを検出し、メモリ部に対して指令信号を出力し
て、データを記憶するための空き領域を有する所望の消
去ブロックにパルス電圧を印加させ、メモリ部は、上記
所望の消去ブロックにパルス電圧を印加するごとに、該
消去ブロックの消去が完了したか否かを検出し、未消去
の場合には、コントロール部は、再び、メモリ部に対し
て所望の消去ブロックにパルス電圧を印加させるプロセ
スを繰り返し、印加させたパルス電圧のパルス数から、
消去ブロックにおける特性の劣化状態を判定する。
の記憶装置によれば、コントロール部は、アドレス変換
テーブルからメモリ部における空き領域を有する消去ブ
ロックを検出し、メモリ部に対して指令信号を出力し
て、データを記憶するための空き領域を有する所望の消
去ブロックにパルス電圧を印加させ、メモリ部は、上記
所望の消去ブロックにパルス電圧を印加するごとに、該
消去ブロックの消去が完了したか否かを検出し、未消去
の場合には、コントロール部は、再び、メモリ部に対し
て所望の消去ブロックにパルス電圧を印加させるプロセ
スを繰り返し、印加させたパルス電圧のパルス数から、
消去ブロックにおける特性の劣化状態を判定する。
【００７１】すなわち、コントロール部は、印加させた
パルス電圧のパルス数が所定値を超えても消去ブロック
の消去が完了しなかった場合、該消去ブロックを書き込
み及び消去不可能な不良消去ブロックであると判定し
て、該不良消去ブロックにホストシステム装置から入力
されたデータを記憶させない。また、コントロール部
は、印加させたパルス電圧のパルス数が所定値以下で消
去ブロックの消去が完了した場合、該消去ブロックを書
き込み及び消去可能状態にある正常消去ブロックである
と判定し、該正常消去ブロックにホストシステム装置か
ら入力されたデータを記憶させる。
パルス電圧のパルス数が所定値を超えても消去ブロック
の消去が完了しなかった場合、該消去ブロックを書き込
み及び消去不可能な不良消去ブロックであると判定し
て、該不良消去ブロックにホストシステム装置から入力
されたデータを記憶させない。また、コントロール部
は、印加させたパルス電圧のパルス数が所定値以下で消
去ブロックの消去が完了した場合、該消去ブロックを書
き込み及び消去可能状態にある正常消去ブロックである
と判定し、該正常消去ブロックにホストシステム装置か
ら入力されたデータを記憶させる。
【００７２】このように、メモリ部の不揮発性メモリの
消去ブロックを消去する際に要した消去パルス数が、所
定値を超えたか否かによって、消去ブロックが特性の劣
化等によって書き込み及び消去ができない不良消去ブロ
ックであるか否かの判定を行うことができ、上記所定値
以下の消去パルス数で正常に消去できた消去ブロックに
データを記憶させるようにする。このため、各消去ブロ
ックにおいて、真に特性が劣化して使用不可能になるま
で使用することができ、効率よく不揮発性メモリを使用
することができると共に、何らかのトラブルによって、
特性が劣化して使用不可能になった消去ブロックを発見
することができる。このことから、記憶装置における信
頼性の向上を図ることができる。
消去ブロックを消去する際に要した消去パルス数が、所
定値を超えたか否かによって、消去ブロックが特性の劣
化等によって書き込み及び消去ができない不良消去ブロ
ックであるか否かの判定を行うことができ、上記所定値
以下の消去パルス数で正常に消去できた消去ブロックに
データを記憶させるようにする。このため、各消去ブロ
ックにおいて、真に特性が劣化して使用不可能になるま
で使用することができ、効率よく不揮発性メモリを使用
することができると共に、何らかのトラブルによって、
特性が劣化して使用不可能になった消去ブロックを発見
することができる。このことから、記憶装置における信
頼性の向上を図ることができる。
【００７３】更に、コントロール部は、不揮発性メモリ
で構成されコントロール部内又は上記メモリ部の各消去
ブロック内にそれぞれ設けられたブロック情報記憶部に
おいて、上記フラグが使用禁止を示す状態に設定された
消去ブロックを使用しないようにする。すなわち、コン
トロール部は、印加させたパルス電圧のパルス数が所定
値を超えても消去ブロックの消去が完了しなかった場
合、該消去ブロックを書き込み及び消去不可能な不良消
去ブロックであると判定して、対応する上記フラグを使
用禁止を示す状態に設定すると共に該不良消去ブロック
にホストシステム装置から入力されたデータを記憶させ
ない。また、コントロール部は、印加させたパルス電圧
のパルス数が所定値以下で消去ブロックの消去が完了し
た場合、該消去ブロックを書き込み及び消去可能状態に
ある正常消去ブロックであると判定して、該パルス数を
上記ブロック情報記憶部に記憶させると共に、上記正常
消去ブロックにホストシステム装置から入力されたデー
タを記憶させる。
で構成されコントロール部内又は上記メモリ部の各消去
ブロック内にそれぞれ設けられたブロック情報記憶部に
おいて、上記フラグが使用禁止を示す状態に設定された
消去ブロックを使用しないようにする。すなわち、コン
トロール部は、印加させたパルス電圧のパルス数が所定
値を超えても消去ブロックの消去が完了しなかった場
合、該消去ブロックを書き込み及び消去不可能な不良消
去ブロックであると判定して、対応する上記フラグを使
用禁止を示す状態に設定すると共に該不良消去ブロック
にホストシステム装置から入力されたデータを記憶させ
ない。また、コントロール部は、印加させたパルス電圧
のパルス数が所定値以下で消去ブロックの消去が完了し
た場合、該消去ブロックを書き込み及び消去可能状態に
ある正常消去ブロックであると判定して、該パルス数を
上記ブロック情報記憶部に記憶させると共に、上記正常
消去ブロックにホストシステム装置から入力されたデー
タを記憶させる。
【００７４】このように、フラグが使用禁止を示す状態
に設定された不良消去ブロックは、後に再度消去パルス
を印加して不良であるか否かの判定作業が行われること
がなくなるため、消去ブロックの選択を効率よく行うこ
とができる。また、メモリ部の各不揮発性メモリにおけ
る特性の劣化状態が消去ブロック単位でリアルタイムに
知ることができる。これらのことから、記憶装置におけ
る信頼性を更に向上させることができる。
に設定された不良消去ブロックは、後に再度消去パルス
を印加して不良であるか否かの判定作業が行われること
がなくなるため、消去ブロックの選択を効率よく行うこ
とができる。また、メモリ部の各不揮発性メモリにおけ
る特性の劣化状態が消去ブロック単位でリアルタイムに
知ることができる。これらのことから、記憶装置におけ
る信頼性を更に向上させることができる。
【００７５】また、コントロール部は、メモリ部に対し
て、空き領域を有すると共に上記フラグが使用禁止を示
す状態に設定されていない消去ブロックの内、上記ブロ
ック情報記憶部に記憶されたパルス数が最も小さい消去
ブロックにパルス電圧を印加させる。このため、消去パ
ルス数が小さい特性のよい消去ブロックから書き込み及
び消去を行うことができ、各消去ブロックの書き込み及
び消去特性を均一化させることができる。
て、空き領域を有すると共に上記フラグが使用禁止を示
す状態に設定されていない消去ブロックの内、上記ブロ
ック情報記憶部に記憶されたパルス数が最も小さい消去
ブロックにパルス電圧を印加させる。このため、消去パ
ルス数が小さい特性のよい消去ブロックから書き込み及
び消去を行うことができ、各消去ブロックの書き込み及
び消去特性を均一化させることができる。
【００７６】また、本発明における記憶装置の特性劣化
状態判定方法によれば、アドレス変換テーブルからメモ
リ手段における空き領域を有する消去ブロックを検出
し、データを記憶するための空き領域を有する所望の消
去ブロックにパルス電圧を印加し、上記所望の消去ブロ
ックにパルス電圧を印加するごとに、該消去ブロックの
消去が完了したか否かを検出し、未消去の場合には、再
び、上記所望の消去ブロックにパルス電圧を印加するプ
ロセスを繰り返し、印加したパルス電圧のパルス数か
ら、上記メモリ手段の消去ブロックにおける特性の劣化
状態を判定する。
状態判定方法によれば、アドレス変換テーブルからメモ
リ手段における空き領域を有する消去ブロックを検出
し、データを記憶するための空き領域を有する所望の消
去ブロックにパルス電圧を印加し、上記所望の消去ブロ
ックにパルス電圧を印加するごとに、該消去ブロックの
消去が完了したか否かを検出し、未消去の場合には、再
び、上記所望の消去ブロックにパルス電圧を印加するプ
ロセスを繰り返し、印加したパルス電圧のパルス数か
ら、上記メモリ手段の消去ブロックにおける特性の劣化
状態を判定する。
【００７７】すなわち、印加したパルス電圧のパルス数
が所定値を超えても消去ブロックの消去が完了しなかっ
た場合、該消去ブロックを書き込み及び消去不可能な不
良消去ブロックであると判定して、該不良消去ブロック
にホストシステム装置から入力されたデータを記憶しな
い。また、印加したパルス電圧のパルス数が所定値以下
で消去ブロックの消去が完了した場合、該消去ブロック
を書き込み及び消去可能状態にある正常消去ブロックで
あると判定し、該正常消去ブロックにホストシステム装
置から入力されたデータを記憶する。
が所定値を超えても消去ブロックの消去が完了しなかっ
た場合、該消去ブロックを書き込み及び消去不可能な不
良消去ブロックであると判定して、該不良消去ブロック
にホストシステム装置から入力されたデータを記憶しな
い。また、印加したパルス電圧のパルス数が所定値以下
で消去ブロックの消去が完了した場合、該消去ブロック
を書き込み及び消去可能状態にある正常消去ブロックで
あると判定し、該正常消去ブロックにホストシステム装
置から入力されたデータを記憶する。
【００７８】このように、不揮発性メモリの消去ブロッ
クを消去する際に要した消去パルス数が、所定値を超え
たか否かによって、消去ブロックが特性の劣化等によっ
て書き込み及び消去ができない不良消去ブロックである
か否かの判定を行うことができ、上記所定値以下の消去
パルス数で正常に消去できた消去ブロックにデータを記
憶する。このため、各消去ブロックにおいて、真に特性
が劣化して使用不可能になるまで使用することができ、
効率よく不揮発性メモリを使用することができると共
に、何らかのトラブルによって、特性が劣化して使用不
可能になった消去ブロックを発見することができる。こ
のことから、記憶装置における信頼性の向上を図ること
ができる。
クを消去する際に要した消去パルス数が、所定値を超え
たか否かによって、消去ブロックが特性の劣化等によっ
て書き込み及び消去ができない不良消去ブロックである
か否かの判定を行うことができ、上記所定値以下の消去
パルス数で正常に消去できた消去ブロックにデータを記
憶する。このため、各消去ブロックにおいて、真に特性
が劣化して使用不可能になるまで使用することができ、
効率よく不揮発性メモリを使用することができると共
に、何らかのトラブルによって、特性が劣化して使用不
可能になった消去ブロックを発見することができる。こ
のことから、記憶装置における信頼性の向上を図ること
ができる。
【００７９】更に、各消去ブロックに対応させて、消去
を行うごとに、消去が完了するまでに印加したパルス電
圧のパルス数を記憶すると共に、不良消去ブロックに対
して使用を禁止するためのフラグを設け、該フラグが使
用禁止を示す状態に設定された消去ブロックは使用しな
い。すなわち、印加したパルス電圧のパルス数が所定値
を超えても消去ブロックの消去が完了しなかった場合、
該消去ブロックを書き込み及び消去不可能な不良消去ブ
ロックであると判定して、該不良消去ブロックに対応す
る上記フラグを使用禁止を示す状態に設定すると共に、
上記不良消去ブロックにホストシステム装置から入力さ
れたデータを記憶せず、印加したパルス電圧のパルス数
が所定値以下で消去ブロックの消去が完了した場合、該
消去ブロックを書き込み及び消去可能状態に正常消去ブ
ロックであると判定して該パルス数を記憶すると共に、
上記正常消去ブロックにホストシステム装置から入力さ
れたデータを記憶する。
を行うごとに、消去が完了するまでに印加したパルス電
圧のパルス数を記憶すると共に、不良消去ブロックに対
して使用を禁止するためのフラグを設け、該フラグが使
用禁止を示す状態に設定された消去ブロックは使用しな
い。すなわち、印加したパルス電圧のパルス数が所定値
を超えても消去ブロックの消去が完了しなかった場合、
該消去ブロックを書き込み及び消去不可能な不良消去ブ
ロックであると判定して、該不良消去ブロックに対応す
る上記フラグを使用禁止を示す状態に設定すると共に、
上記不良消去ブロックにホストシステム装置から入力さ
れたデータを記憶せず、印加したパルス電圧のパルス数
が所定値以下で消去ブロックの消去が完了した場合、該
消去ブロックを書き込み及び消去可能状態に正常消去ブ
ロックであると判定して該パルス数を記憶すると共に、
上記正常消去ブロックにホストシステム装置から入力さ
れたデータを記憶する。
【００８０】このように、フラグが使用禁止を示す状態
に設定された不良消去ブロックは、後に再度消去パルス
を印加して不良であるか否かの判定作業が行われること
がなくなるため、消去ブロックの選択を効率よく行うこ
とができる。また、各不揮発性メモリにおける特性の劣
化状態が消去ブロック単位でリアルタイムに知ることが
できる。これらのことから、記憶装置における信頼性を
更に向上させることができる。
に設定された不良消去ブロックは、後に再度消去パルス
を印加して不良であるか否かの判定作業が行われること
がなくなるため、消去ブロックの選択を効率よく行うこ
とができる。また、各不揮発性メモリにおける特性の劣
化状態が消去ブロック単位でリアルタイムに知ることが
できる。これらのことから、記憶装置における信頼性を
更に向上させることができる。
【００８１】また、空き領域を有すると共に上記フラグ
が使用禁止を示す状態に設定されていない消去ブロック
の内、記憶したパルス数が最も小さい消去ブロックにパ
ルス電圧を印加する。このため、消去パルス数が小さい
特性のよい消去ブロックから書き込み及び消去を行うこ
とができ、各消去ブロックの書き込み及び消去特性を均
一化させることができる。
が使用禁止を示す状態に設定されていない消去ブロック
の内、記憶したパルス数が最も小さい消去ブロックにパ
ルス電圧を印加する。このため、消去パルス数が小さい
特性のよい消去ブロックから書き込み及び消去を行うこ
とができ、各消去ブロックの書き込み及び消去特性を均
一化させることができる。
【図１】 本発明の実施の形態１における記憶装置の例
を示した概略のブロック図である。
を示した概略のブロック図である。
【図２】 図１のメモリ部７を形成するフラッシュメモ
リにおける消去ブロックの内部構成例を示した概略図で
ある。
リにおける消去ブロックの内部構成例を示した概略図で
ある。
【図３】 図１及び図２で示した記憶装置における消去
ブロックを消去する動作例を示したフローチャートであ
る。
ブロックを消去する動作例を示したフローチャートであ
る。
【図４】 本発明の実施の形態２における記憶装置の例
を示した概略のブロック図である。
を示した概略のブロック図である。
【図５】 図４で示した記憶装置における消去ブロック
を消去する動作例を示したフローチャートである。
を消去する動作例を示したフローチャートである。
【図６】 本発明の実施の形態３における記憶装置の例
を示した概略のブロック図である。
を示した概略のブロック図である。
【図７】 図６のメモリ部４７を形成するフラッシュメ
モリにおける消去ブロックの内部構成例を示した概略図
である。
モリにおける消去ブロックの内部構成例を示した概略図
である。
【図８】 従来のフラッシュメモリにおける消去ブロッ
クの内部構成例を示した概略図である。
クの内部構成例を示した概略図である。
１，３０，４０ 記憶装置、 ２ インタフェース回
路、 ３，３３，４３内部制御用ＣＰＵ、 ５ アドレ
ス変換テーブル、 ６ フラッシュメモリ制御回路、
７，４７ メモリ部、 １０ ホストシステム装置、
２０，５０ 消去ブロック、 ２１，５２ ホスト指定
アドレス記憶領域、 ２２，５４ データ記憶領域、
３１ ブロック情報記憶部、 ５１ 消去パルス数記憶
領域、５３ ブロック消去禁止フラグ
路、 ３，３３，４３内部制御用ＣＰＵ、 ５ アドレ
ス変換テーブル、 ６ フラッシュメモリ制御回路、
７，４７ メモリ部、 １０ ホストシステム装置、
２０，５０ 消去ブロック、 ２１，５２ ホスト指定
アドレス記憶領域、 ２２，５４ データ記憶領域、
３１ ブロック情報記憶部、 ５１ 消去パルス数記憶
領域、５３ ブロック消去禁止フラグ
Claims (17)
- 【請求項１】 情報処理機器からなるホストシステム装
置に使用されるブロック消去型の不揮発性メモリを用い
た記憶装置において、 上記ホストシステム装置と接続するためのインタフェー
ス部と、 パルス電圧を印加することによって消去されるブロック
消去型の複数の不揮発性メモリで構成されたメモリ部
と、 上記インタフェース部を介して上記ホストシステム装置
とのデータの入出力を行うと共に、上記メモリ部の管理
及び制御を行うコントロール部と、 上記ホストシステム装置がデータ管理に使用している論
理セクタアドレスと記憶装置内でデータ管理するために
使用される物理セクタアドレスとを対応づけたアドレス
変換テーブルとを備え、 上記コントロール部は、該アドレス変換テーブルからメ
モリ部における空き領域を有する消去ブロックを検出
し、上記メモリ部に対して指令信号を出力して、データ
を記憶するための空き領域を有する所望の消去ブロック
にパルス電圧を印加させ、メモリ部は、上記所望の消去
ブロックにパルス電圧を印加するごとに、該消去ブロッ
クの消去が完了したか否かを検出し、未消去の場合に
は、上記コントロール部は、再び、メモリ部に対して所
望の消去ブロックにパルス電圧を印加させるプロセスを
繰り返し、印加させたパルス電圧のパルス数から、消去
ブロックにおける特性の劣化状態を判定することを特徴
とする記憶装置。 - 【請求項２】 請求項１に記載の記憶装置にして、上記
コントロール部は、印加させたパルス電圧のパルス数が
所定値を超えても消去ブロックの消去が完了しなかった
場合、該消去ブロックを書き込み及び消去不可能な不良
消去ブロックであると判定して、該不良消去ブロックに
ホストシステム装置から入力されたデータを記憶させな
いことを特徴とする記憶装置。 - 【請求項３】 請求項１又は請求項２のいずれかに記載
の記憶装置にして、上記コントロール部は、印加させた
パルス電圧のパルス数が所定値以下で消去ブロックの消
去が完了した場合、該消去ブロックを書き込み及び消去
可能状態にある正常消去ブロックであると判定し、該正
常消去ブロックにホストシステム装置から入力されたデ
ータを記憶させることを特徴とする記憶装置。 - 【請求項４】 請求項１に記載の記憶装置にして、更
に、上記メモリ部の各消去ブロックに対応させて、消去
を行うごとに、消去が完了するまでに印加させたパルス
電圧のパルス数を記憶すると共に不良消去ブロックに対
して使用を禁止するためのフラグを設けたブロック情報
記憶部を備え、上記コントロール部は、上記フラグが使
用禁止を示す状態に設定された消去ブロックを使用しな
いことを特徴とする記憶装置。 - 【請求項５】 請求項４に記載の記憶装置にして、上記
コントロール部は、印加させたパルス電圧のパルス数が
所定値を超えても消去ブロックの消去が完了しなかった
場合、該消去ブロックを書き込み及び消去不可能な不良
消去ブロックであると判定して、該不良消去ブロックに
対応する上記フラグを使用禁止を示す状態に設定すると
共に上記不良消去ブロックにホストシステム装置から入
力されたデータを記憶させないことを特徴とする記憶装
置。 - 【請求項６】 請求項４又は請求項５のいずれかに記載
の記憶装置にして、上記コントロール部は、印加させた
パルス電圧のパルス数が所定値以下で消去ブロックの消
去が完了した場合、該消去ブロックを書き込み及び消去
可能状態に正常消去ブロックであると判定して該パルス
数を上記ブロック情報記憶部に記憶させると共に、上記
正常消去ブロックにホストシステム装置から入力された
データを記憶させることを特徴とする記憶装置。 - 【請求項７】 請求項４から請求項６のいずれかに記載
の記憶装置にして、上記コントロール部は、上記メモリ
部に対して、空き領域を有すると共に上記フラグが使用
禁止を示す状態に設定されていない消去ブロックの内、
上記ブロック情報記憶部に記憶されたパルス数が最も小
さい消去ブロックにパルス電圧を印加させることを特徴
とする記憶装置。 - 【請求項８】 請求項４から請求項７のいずれかに記載
の記憶装置にして、上記ブロック情報記憶部は、不揮発
性メモリで構成されたことを特徴とする記憶装置。 - 【請求項９】 請求項８に記載の記憶装置にして、上記
ブロック情報記憶部は、上記コントロール部内に設けら
れたことを特徴とする記憶装置。 - 【請求項１０】 請求項８に記載の記憶装置にして、上
記ブロック情報記憶部は、上記メモリ部の各消去ブロッ
ク内にそれぞれ設けられたことを特徴とする記憶装置。 - 【請求項１１】 情報処理機器からなるホストシステム
装置と接続するためのインタフェース手段と、パルス電
圧を印加することによって消去されるブロック消去型の
複数の不揮発性メモリで構成されたメモリ手段と、上記
インタフェース手段を介してホストシステム装置とのデ
ータの入出力を行うと共に、メモリ手段の管理及び制御
を行うコントロール手段と、ホストシステム装置がデー
タ管理に使用している論理セクタアドレスと内部でデー
タ管理するために使用される物理セクタアドレスとを対
応づけたアドレス変換テーブルとを備える記憶装置の特
性劣化状態判定方法において、 上記アドレス変換テーブルから上記メモリ手段における
空き領域を有する消去ブロックを検出し、 データを記憶するための空き領域を有する所望の消去ブ
ロックにパルス電圧を印加し、 上記所望の消去ブロックにパルス電圧を印加するごと
に、該消去ブロックの消去が完了したか否かを検出し、 未消去の場合には、再び、上記所望の消去ブロックにパ
ルス電圧を印加するプロセスを繰り返し、 印加したパルス電圧のパルス数から、上記メモリ手段の
消去ブロックにおける特性の劣化状態を判定することを
特徴とする記憶装置の特性劣化状態判定方法。 - 【請求項１２】 請求項１１に記載の記憶装置の特性劣
化状態判定方法にして、印加したパルス電圧のパルス数
が所定値を超えても消去ブロックの消去が完了しなかっ
た場合、該消去ブロックを書き込み及び消去不可能な不
良消去ブロックであると判定して、該不良消去ブロック
にホストシステム装置から入力されたデータを記憶しな
いことを特徴とする記憶装置の特性劣化状態判定方法。 - 【請求項１３】 請求項１１又は請求項１２のいずれか
に記載の記憶装置の特性劣化状態判定方法にして、印加
したパルス電圧のパルス数が所定値以下で消去ブロック
の消去が完了した場合、該消去ブロックを書き込み及び
消去可能状態にある正常消去ブロックであると判定し、
該正常消去ブロックにホストシステム装置から入力され
たデータを記憶することを特徴とする記憶装置の特性劣
化状態判定方法。 - 【請求項１４】 請求項１１に記載の記憶装置の特性劣
化状態判定方法にして、更に、各消去ブロックに対応さ
せて、消去を行うごとに、消去が完了するまでに印加し
たパルス電圧のパルス数を記憶すると共に、不良消去ブ
ロックに対して使用を禁止するためのフラグを設け、該
フラグが使用禁止を示す状態に設定された消去ブロック
を使用しないことを特徴とする記憶装置の特性劣化状態
判定方法。 - 【請求項１５】 請求項１４に記載の記憶装置の特性劣
化状態判定方法にして、印加したパルス電圧のパルス数
が所定値を超えても消去ブロックの消去が完了しなかっ
た場合、該消去ブロックを書き込み及び消去不可能な不
良消去ブロックであると判定して、該不良消去ブロック
に対応する上記フラグを使用禁止を示す状態に設定する
と共に、上記不良消去ブロックにホストシステム装置か
ら入力されたデータを記憶しないことを特徴とする記憶
装置の特性劣化状態判定方法。 - 【請求項１６】 請求項１４又は請求項１５のいずれか
に記載の記憶装置の特性劣化状態判定方法にして、印加
したパルス電圧のパルス数が所定値以下で消去ブロック
の消去が完了した場合、該消去ブロックを書き込み及び
消去可能状態に正常消去ブロックであると判定して該パ
ルス数を記憶すると共に、上記正常消去ブロックにホス
トシステム装置から入力されたデータを記憶することを
特徴とする記憶装置の特性劣化状態判定方法。 - 【請求項１７】 請求項１４から請求項１６のいずれか
に記載の記憶装置の特性劣化状態判定方法にして、空き
領域を有すると共に上記フラグが使用禁止を示す状態に
設定されていない消去ブロックの内、記憶したパルス数
が最も小さい消去ブロックにパルス電圧を印加すること
を特徴とする記憶装置の特性劣化状態判定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14717596A JPH09330598A (ja) | 1996-06-10 | 1996-06-10 | 記憶装置及びその特性劣化状態判定方法 |
| US08/760,558 US5841699A (en) | 1996-06-10 | 1996-12-04 | Storage device and method to detect its degradation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14717596A JPH09330598A (ja) | 1996-06-10 | 1996-06-10 | 記憶装置及びその特性劣化状態判定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330598A true JPH09330598A (ja) | 1997-12-22 |
Family
ID=15424287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14717596A Pending JPH09330598A (ja) | 1996-06-10 | 1996-06-10 | 記憶装置及びその特性劣化状態判定方法 |
Country Status (2)
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| JP (1) | JPH09330598A (ja) |
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