KR20170102659A - 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법 - Google Patents

페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법 Download PDF

Info

Publication number
KR20170102659A
KR20170102659A KR1020160025042A KR20160025042A KR20170102659A KR 20170102659 A KR20170102659 A KR 20170102659A KR 1020160025042 A KR1020160025042 A KR 1020160025042A KR 20160025042 A KR20160025042 A KR 20160025042A KR 20170102659 A KR20170102659 A KR 20170102659A
Authority
KR
South Korea
Prior art keywords
sensing
data
latch unit
latch
sensing operation
Prior art date
Application number
KR1020160025042A
Other languages
English (en)
Other versions
KR102530071B1 (ko
Inventor
윤현준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160025042A priority Critical patent/KR102530071B1/ko
Priority to US15/361,451 priority patent/US9947394B2/en
Priority to CN201710111215.4A priority patent/CN107154274B/zh
Publication of KR20170102659A publication Critical patent/KR20170102659A/ko
Application granted granted Critical
Publication of KR102530071B1 publication Critical patent/KR102530071B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices

Abstract

페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 불휘발성 메모리 장치의 동작방법은, 제1 센싱 전압을 이용한 제1 센싱 동작을 수행하는 단계와, 상기 제1 센싱 동작에 의해 페이지 버퍼의 제1 래치부에 저장된 제1 데이터에 따라, 다수의 비트 라인들 중 일부의 비트 라인들을 프리차지하는 단계와, 상기 제1 래치부를 리셋하는 단계 및 제2 센싱 전압을 이용한 제2 센싱 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.

Description

페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법{Non-volatile Memory Device including page buffer and Operating Method thereof}
본 발명의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로서, 상세하게는 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법에 관한 것이다.
반도체 메모리 장치로서 불휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리 장치의 예로서 플래시 메모리 장치는 USB(universal serial bus) 드라이브, 디지털 카메라, 이동 전화기, 스마트폰, 태블릿(tablet) PC, 메모리 카드 및 SSD(solid state drive)에서 널리 사용되고 있다.
불휘발성 메모리 장치의 성능을 향상하기 위하여 다수 회의 센싱 동작을 통한 데이터 독출이 수행될 수 있다. 다수 회의 센싱 동작을 수행하는 과정에서, 센싱 동작의 결과를 백업해야 하는 경우, 백업에 필요한 큰 용량의 저장 소자가 필요로 되는 문제가 발생된다.
본 발명의 기술적 사상이 해결하려는 과제는, 데이터의 백업을 위한 덤핑 과정 없이 데이터를 독출할 수 있는 불휘발성 메모리 장치 및 그 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 불휘발성 메모리 장치의 동작방법은, 제1 센싱 전압을 이용한 제1 센싱 동작을 수행하는 단계와, 상기 제1 센싱 동작에 의해 페이지 버퍼의 제1 래치부에 저장된 제1 데이터에 따라, 다수의 비트 라인들 중 일부의 비트 라인들을 프리차지하는 단계와, 상기 제1 래치부를 리셋하는 단계 및 제2 센싱 전압을 이용한 제2 센싱 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
일 실시예에 따라, 상기 불휘발성 메모리 장치의 동작방법은, 상기 제1 센싱 동작 전에 상기 제1 래치부를 리셋하는 단계 및 상기 제1 래치부의 로직 상태에 따라, 상기 다수의 비트 라인들을 함께 프리차지하는 단계를 더 구비하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 제1 센싱 동작은, 프리 리드 레벨을 갖는 상기 제1 센싱 전압을 이용한 코어스(coarse) 센싱 동작이고, 상기 제2 센싱 동작은, 리드 레벨을 갖는 상기 제2 센싱 전압을 이용한 파인(fine) 센싱 동작이며, 상기 프리 리드 레벨은 상기 리드 레벨보다 작은 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 페이지 버퍼는 제2 래치부를 더 포함하고, 상기 제1 및 제2 센싱 동작들을 수행하는 도중, 상기 제2 래치부에는 상기 제1 및 제2 센싱 동작과는 무관한 데이터가 저장되는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 불휘발성 메모리 장치는, 적어도 하나의 센싱 노드와 상기 제1 래치부의 전기적 연결을 제어하는 스위치부를 구비하고, 상기 제1 래치부를 리셋하는 동안, 상기 스위치부는 턴 오프되는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 불휘발성 메모리 장치의 동작방법에 있어서, 상기 불휘발성 메모리 장치는 페이지 버퍼를 구비하고, 상기 페이지 버퍼는 센싱 노드들에 연결되는 제1 래치부와 상기 제1 래치부에 전기적으로 연결되는 제2 래치부를 포함하며, 독출 명령의 수신에 응답하여, 다수의 메모리 셀들에 대한 제1 센싱 동작의 결과를 상기 제1 래치부에 저장하는 단계와, 상기 제1 래치부의 로직 상태에 따라 다수의 비트 라인들 중 일부의 비트 라인들을 선택적으로 프리차지한 후, 상기 제1 래치부에 저장된 결과를 상기 제2 래치부로 덤핑함이 없이 상기 제1 래치부를 제1 로직 상태로 설정하는 단계 및 상기 다수의 메모리 셀들 중 적어도 일부에 대한 제2 센싱 동작의 결과를 상기 제1 래치부에 저장하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 불휘발성 메모리 장치 및 그 동작방법은, 다수 회의 센싱 동작들을 포함하는 독출 과정에서, 데이터 덤핑 구간이 제거됨에 따라 독출 동작의 속도를 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 불휘발성 메모리 장치 및 그 동작방법은, 데이터가 덤핑될 추가의 래치부를 필요로 하지 않으므로 페이지 버퍼의 사이즈를 줄일 수 있으며, 또한 페이지 버퍼에 추가의 래치부가 구비되는 경우에는 상기 추가의 래치부를 데이터 백업 이외의 다른 용도로 이용할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 페이지 버퍼의 다양한 구현 예를 나타내는 블록도이다.
도 5는 페이지 버퍼에서 어느 하나의 비트 라인에 연결된 버퍼의 구현 예를 나타내는 블록도이다.
도 6a,b는 멀티 레벨 셀에서의 문턱 전압 산포 및 센싱 전압의 일 예를 나타내는 그래프이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 독출 동작을 나타내는 플로우차트이다.
도 9 및 도 10은 데이터 덤핑 구간이 존재하는 경우와 존재하지 않는 경우에서의 독출 동작의 예를 나타내는 도면이다.
도 11은 본 발명의 실시예에 따라, 독출 동작을 구성하는 구간들의 예를 나타내는 도면이다.
도 12는 페이지 버퍼에서 어느 하나의 비트 라인에 연결된 버퍼의 구현 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 독출방법을 나타내는 플로우차트이다.
도 14 및 도 15는 페이지 버퍼에 추가로 구비되는 래치부의 다양한 이용 예를 나타내는 도면이다.
도 16은 페이지 버퍼에 구비되는 데이터 래치부의 다른 용도의 예를 나타내는 블록도이다.
도 17은 도 1의 메모리 셀 어레이에 구비되는 하나의 셀 블록의 구현 예를 나타내는 사시도이다.
도 18은 본 발명의 실시예에 따른 메모리 시스템이 메모리 카드 시스템에 적용된 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 본 발명의 실시예에서, 상기 메모리 장치(100)는 데이터를 불휘발성하게 저장하는 불휘발성 메모리 장치일 수 있다. 예컨대, 상기 메모리 장치(100)는 플래시 메모리 셀들을 포함하는 플래시 메모리 장치일 수 있다. 또는, 상기 메모리 장치(100)는 저항성 메모리 셀들을 포함하는 ReRAM, MRAM 및 PRAM 등의 메모리 장치일 수 있다. 이하에서 본 발명의 실시예들이 설명됨에 있어서, 상기 메모리 장치(100)가 낸드(NAND) 또는 노어(NOR) 플래시 메모리 셀들을 포함하는 플래시 메모리 장치인 것으로 가정된다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
한편, 메모리 콘트롤러(200)는 외부의 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있다. 예컨대, 메모리 콘트롤러(200)는 호스트 인터페이스(미도시)를 포함하고, 호스트 인터페이스는 호스트와 메모리 콘트롤러(200) 사이의 각종 표준 인터페이스를 제공한다. 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), 유니버설 플래시 기억장치(UFS), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
한편, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 플래시 메모리 셀들을 포함하는 것으로 가정하면, 메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 일 실시예에서, 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
페이지 버퍼(120)는 메모리 셀 어레이(110)로 제공될 데이터 및 메모리 셀 어레이(110)로부터 독출된 데이터를 저장할 수 있다. 페이지 버퍼(120)는 하나 이상의 래치부를 포함할 수 있다. 일 예로서, 각각의 래치부는 다수의 비트 라인들에 대응하여 다수의 래치들을 포함할 수 있으며, 페이지(page) 단위의 데이터를 저장할 수 있다. 일 실시예에 따라, 페이지 버퍼(120)는 센싱 래치부(미도시)를 포함할 수 있으며, 센싱 래치부는 다수의 비트 라인들에 대응하여 다수의 센싱 래치들을 포함할 수 있다. 또한, 각각의 센싱 래치는 대응하는 비트 라인을 통해 데이터가 감지되는 센싱 노드(미도시)에 연결될 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하며, 예컨대 메모리 콘트롤러(200)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(100)을 제어할 수 있다. 일 예로서, 제어 로직(130)은 제어 신호(CTRL)에 응답하여 메모리 장치(100) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 일 실시예에 따라, 제어 로직(130)은 독출 동작 등의 메모리 동작 수행시 워드 라인들 및 비트 라인들로 제공되는 전압 레벨을 조절할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 프로그램된 데이터에 따른 문턱 전압 산포를 가질 수 있다. 예컨대, 메모리 셀 어레이(110)가 하나의 메모리 셀 당 하나의 비트를 저장하는 싱글 레벨 셀을 포함하는 경우, 메모리 셀들은 프로그램 상태에 따라 두 개의 문턱 전압 산포를 가질 수 있다. 또는, 메모리 셀 어레이(110)가 메모리 셀 당 두 개 이상의 비트를 저장하는 멀티 레벨 셀을 포함하는 경우, 메모리 셀들은 프로그램 상태에 따라 4 개 이상의 문턱 전압 산포를 가질 수 있다.
메모리 셀 어레이(110)에 대한 독출 동작을 수행함에 있어서, 메모리 셀들의 문턱 전압 산포에 따라 다수 회의 독출 동작이 수행될 수 있다. 일 예로서, 메모리 셀들이 두 개의 문턱 전압 산포들을 갖는 경우, 상기 문턱 전압 산포들을 판별하기 위하여 1 회의 독출 동작이 수행될 수 있다. 또는, 메모리 셀들이 네 개의 문턱 전압 산포들을 갖는 경우, 상기 문턱 전압 산포들을 판별하기 위하여 3 회의 독출 동작이 수행될 수 있다.
한편, 각각의 독출 동작은 다수의 센싱 동작들을 포함할 수 있다. 일 예로서, 독출 동작의 정확도를 향상하기 위하여, 어느 하나의 독출 동작은 서로 다른 레벨을 갖는 센싱 전압들을 이용한 다수의 센싱 동작들에 의해 수행될 수 있다. 독출 방식의 일 예로서, 각각의 독출 동작은 프리 리드(pre-read) 레벨을 갖는 센싱 전압을 이용하여 데이터를 개략적으로 판별하는 코어스(coarse) 센싱 동작과, 리드(pre-read) 레벨을 갖는 센싱 전압을 이용하여 데이터를 세밀하게 판별하는 파인(fine) 센싱 동작을 포함할 수 있다. 상기 리드(pre-read) 레벨은 실제 최종 데이터(또는, 독출 데이터)를 생성하기 위해 문턱 전압 산포들의 사이의 일 레벨에 상응하는 값을 가질 수 있다. 반면에, 프리 리드(pre-read) 레벨은 리드(pre-read) 레벨과 상이할 수 있으며, 일 예로서 프리 리드(pre-read) 레벨은 리드(pre-read) 레벨보다 작은 값을 가질 수 있다.
본 발명의 실시예에 따라, 제어 로직(130)은 셋/리셋 제어부(131)를 포함할 수 있으며, 셋/리셋 제어부(131)는 페이지 버퍼(120)에 포함된 래치부(미도시)에 대한 셋/리셋을 제어할 수 있다. 일 예로서, 페이지 버퍼(120)는 센싱 동작시 센싱 노드의 전압을 센싱하는 센싱 래치부를 포함할 수 있으며, 셋/리셋 제어부(131)는 센싱 래치부에 대한 셋/리셋 제어를 통해 센싱 래치부의 상태를 제1 로직 상태 또는 제2 로직 상태로 설정할 수 있다.
또한, 페이지 버퍼(120)는 상기 센싱 래치부와 전기적으로 연결되는 다른 래치부(예컨대, 데이터 래치부)를 더 포함할 수도 있다. 본 발명의 일 실시예에 따라, 센싱 동작을 통해 센싱 래치부에 저장된 데이터를 데이터 래치부 등의 다른 래치부로 덤핑하는 과정을 수행함이 없이 최종 데이터(또는, 독출 데이터)가 생성될 수 있으며, 이 과정에서 어느 하나의 센싱 동작이 수행된 후 다음의 센싱 동작이 수행되기 전에 상기 센싱 래치부에 대한 셋/리셋 동작이 수행될 수 있다.
일 동작 예로서, 제1 센싱 동작 전에 센싱 래치부가 리셋됨에 따라, 센싱 래치부는 제1 로직 상태로 설정될 수 있다. 이후, 프리 리드 레벨을 이용한 제1 센싱 동작에 의해 제1 데이터가 센싱 래치부에 저장될 수 있다. 이에 따라, 상기 센싱 래치부의 일부의 센싱 래치들(예컨대, 오프 셀들에 연결된 비트라인들에 대응하는 센싱 래치들)의 로직 상태는 제2 로직 상태로 변동될 수 있다. 이후, 센싱 래치부에 저장된 데이터의 로직 상태에 따라 다수의 비트 라인들 중 일부의 비트 라인들이 선택적으로 프리차지될 수 있으며, 예컨대, 제2 로직 상태의 센싱 래치들에 대응하는 비트 라인들이 선택적으로 프리차지될 수 있다. 즉, 프리 리드 레벨보다 높은 문턱 전압을 갖는 메모리 셀들에 대해서만 선택적으로 제2 센싱 동작이 수행될 수 있다.
프리차지 동작이 수행된 후, 상기 셋/리셋 제어부(131)의 제어에 따라 센싱 래치부가 셋 또는 리셋될 수 있다. 이후, 프리차지된 비트 라인들에 연결된 메모리 셀들에 대해, 리드 레벨을 이용한 제2 센싱 동작에 의해 제2 데이터가 센싱 래치부에 저장될 수 있다. 상기 제2 센싱 동작 결과에 따라, 오프 셀들에 연결된 비트 라인들에 대응하는 래치들의 로직 상태가 제2 로직 상태로 변동될 수 있다. 또한, 상기 제2 센싱 동작에 따른 결과는 독출 동작에 대한 최종 데이터로서 외부로 제공될 수 있다.
일반적인 메모리 시스템에서, 제1 센싱 동작을 통해 센싱된 제1 데이터와 제2 센싱 동작을 통해 센싱된 제2 데이터를 조합함에 의해 최종 데이터를 생성하기 위하여, 제2 센싱 동작을 수행하기 전에 센싱 래치부에 저장된 제1 데이터를 데이터 래치부에 덤핑하는 과정이 수행된 반면에, 상기 본 발명의 실시예에 따르면 독출 동작에서 덤핑 과정이 제거될 수 있다. 이에 따라, 데이터에 대한 덤핑 과정 없이 최종 데이터가 생성될 수 있으므로, 상기 덤핑 과정에 소요되는 시간이 단축되어 독출 속도가 향상될 수 있으며, 또한 덤핑 과정을 통해 데이터를 임시적으로 저장하기 위한 데이터 래치부가 필요로 되지 않으므로 페이지 버퍼의 구현을 위한 자원이 감소될 수 있다. 또한, 페이지 버퍼가 데이터 래치부 등의 추가적인 래치들을 포함하는 경우, 상기 추가적인 래치들은 데이터 독출 동작 이외의 다른 용도로 이용될 수 있으므로 페이지 버퍼의 자원을 효율적으로 이용할 수 있다.
전술한 동작 예에서는, 하나의 독출 동작이 2 회의 센싱 동작들을 포함하는 경우가 예시되었으나, 본 발명의 실시예는 이에 국한될 필요 없이 더 많은 센싱 동작들을 포함하여도 무방하다. 또한, 전술한 동작 예에서는 제1 센싱 동작이 수행되기 전에 센싱 래치부가 리셋되는 경우가 예시되었으나, 제1 센싱 동작이 수행되기 전에 센싱 래치부는 셋(set) 상태가 되도록 제어될 수도 있으며, 제1 센싱 동작이 수행된 이후에 센싱 래치부는 셋(set) 상태 또는 리셋(Reset) 상태로 제어되어도 무방하다.
한편, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120), 제어 로직(130), 전압 생성부(140), 로우 디코더(150) 및 입출력 버퍼(160)를 포함할 수 있다. 또한, 제어 로직(130)은 셋/리셋 제어부(131)를 포함할 수 있다. 도 2에 도시되지는 않았으나, 메모리 장치(100)는 입출력 인터페이스 등 메모리 동작에 관련된 또 다른 각종 기능 블록들을 더 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함하고, 다수의 메모리 셀들은 워드 라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(150)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(120)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 셀 블록들을 포함하고, 각각의 셀 블록은 2차원 구조(또는, 평면 구조)나 3차원 구조(또는, 수직 구조)를 가질 수 있다. 메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함할 수 있으며, 다수의 메모리 셀들은 하나의 셀 당 하나의 비트를 저장하는 싱글 레벨 셀들을 포함하거나, 하나의 셀 당 두 개 이상의 비트들을 저장하는 멀티 레벨 셀들을 포함할 수 있다.
페이지 버퍼(120)는 비트 라인들(BL)에 연결되어 기록 데이터를 임시적으로 저장하거나 독출 데이터를 임시적으로 저장할 수 있다. 페이지 버퍼(120)는 비트 라인들(BL)에 대응하여 다수 개의 버퍼들을 포함할 수 있으며, 일 예로서 각각의 버퍼는 센싱 노드를 통해 비트 라인과 연결될 수 있다.
일 실시예에 따라, 페이지 버퍼(120)는 하나 이상의 래치부를 포함할 수 있다. 일 예로서, 페이지 버퍼(120)는 센싱 노드의 전압을 센싱하여 데이터를 저장하는 센싱 래치부(121)를 포함할 수 있다. 상기 센싱 래치부(121)는 다수의 비트 라인들(BL)에 대응하여 다수 개의 센싱 래치들을 포함할 수 있으며, 각각의 센싱 래치는 대응하는 센싱 노드를 통해 비트 라인에 연결될 수 있다. 도 2에 도시되지는 않았으나, 페이지 버퍼(120)는 센싱 래치부 이외에도 기록 및/또는 독출 동작과 관련하여 이용될 수 있는 추가의 래치부를 더 구비하여도 무방하다.
제어 로직(130)은 메모리 콘트롤러로부터 수신한 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 내부 제어 신호를 출력할 수 있다.
제어 로직(130)에서 출력된 각종 내부 제어 신호는 페이지 버퍼(120), 전압 생성부(140) 및 로우 디코더(150)에 제공될 수 있다. 구체적으로, 제어 로직(130)은 전압 생성부(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 전압 생성부(140)는 하나 이상의 펌프(미도시)를 포함할 수 있으며, 전압 제어 신호(CTRL_vol)에 기반한 펌핑 동작에 따라 전압 생성부(140)는 다양한 레벨을 갖는 전압들을 생성할 수 있다.
한편, 제어 로직(130)은 로우 디코더(150)에 로우 어드레스(X_ADD)를 제공할 수 있으며, 페이지 버퍼(120)에 칼럼 어드레스(Y_ADD)를 제공할 수 있다. 또한, 제어 로직(130)은 센싱 동작(또는, 독출 동작)에 관련하여 센싱 래치부(121)에 대한 셋/리셋 동작을 제어할 수 있으며, 이를 위하여 제어 로직(130)은 셋/리셋 제어신호(SET/RESET)를 페이지 버퍼(120)로 제공할 수 있다.
일 실시예로서, 리셋 제어신호(RESET)에 따라 센싱 래치부(121)는 제1 로직 상태를 가질 수 있다. 상기 제1 로직 상태는 다양하게 정의가 가능하며, 예컨대 로직 하이 또는 로직 로우 값을 가질 수 있다. 본 발명의 실시예에 따라, 제어 로직(130)은 독출 동작과 관련하여 다양한 시점에서 센싱 래치부(121)의 셋/리셋 상태를 제어할 수 있으며, 예컨대 하나의 독출 동작에 포함되는 센싱 동작들 각각이 완료된 시점에서 센싱 래치부(121)의 셋/리셋 상태가 제어될 수 있다.
일 실시예에 따라, 하나의 독출 동작이 제1 및 제2 센싱 동작들을 포함하는 경우, 상기 센싱 래치부(121)는 제1 센싱 동작과 제2 센싱 동작 사이에서 리셋될 수 있다. 예컨대, 센싱 래치부(121)가 리셋된 후 제1 센싱 동작이 수행될 수 있으며, 상기 제1 센싱 동작이 수행됨에 따라 센싱 래치부(121)에 데이터(예컨대, 제1 데이터)가 저장될 수 있다. 이후, 센싱 래치부(121)에 저장된 제1 데이터에 따라 다수의 비트 라인들 중 일부가 선택적으로 프리차지되고, 프리차지된 비트 라인들에 대응하는 메모리 셀들에 대한 제2 센싱 동작이 수행되기 전에 상기 센싱 래치부(121)가 리셋될 수 있다. 이후, 제2 센싱 동작이 수행됨에 따라 센싱 래치부(121)에 데이터(예컨대, 제2 데이터)가 저장될 수 있으며, 상기 제2 데이터가 독출 동작에 대한 최종 데이터로서 출력될 수 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 페이지 버퍼의 다양한 구현 예를 나타내는 블록도이다.
도 3에 도시된 바와 같이, 메모리 장치는 메모리 셀 어레이(110)와 페이지 버퍼(120A)를 포함할 수 있다. 페이지 버퍼(120A)는 다수 개의 비트 라인들(BL1 ~ BLN)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 또한, 페이지 버퍼(120A)는 센싱 노드들의 전압을 센싱하고 데이터를 저장하는 센싱 래치부(121A)를 포함할 수 있으며, 또한 비트 라인들(BL1 ~ BLN)에 대한 프리차지 동작을 수행하는 프리차지 회로부(122A)를 포함할 수 있다.
전술한 실시예에 따라, 센싱 래치부(121A)는 셋/리셋 제어신호(SET/RESET)에 응답하여 셋 또는 리셋될 수 있다. 또한, 전술한 실시예에 따라, 센싱 래치부(121A)는 독출 동작에 관련하여 다양한 시점에서 셋/리셋이 제어될 수 있으며, 일 예로서 어느 하나의 센싱 동작이 종료된 후 다음의 센싱 동작이 수행되기 전에 적어도 1 회 셋 또는 리셋될 수 있다. 도 3에 도시된 실시예에 따르면, 독출 동작에 있어서 센싱 래치부(121A)에 저장된 데이터가 다른 래치부로 덤핑될 필요가 없으며, 이에 따라 페이지 버퍼(120A)는 데이터 덤핑을 위한 추가의 래치부를 구비하지 않을 수 있다.
한편, 도 4를 참조하면, 메모리 장치는 메모리 셀 어레이(110)와 페이지 버퍼(120B)를 포함할 수 있다. 또한, 페이지 버퍼(120B)는 센싱 노드들의 전압을 센싱하고 데이터를 저장하는 센싱 래치부(121B)를 포함할 수 있으며, 또한 비트 라인들(BL1 ~ BLN)에 대한 프리차지 동작을 수행하는 프리차지 회로부(122B)를 포함할 수 있다. 또한, 일 실시예에 따라, 페이지 버퍼(120B)는 다른 하나 이상의 래치부들을 더 포함할 수 있으며, 예컨대 페이지 버퍼(120B)는 데이터 래치부(123B) 및 캐쉬 래치부(124B)를 더 포함할 수 있다.
캐쉬 래치부(124B)는 외부의 콘트롤러(미도시)와의 사이에서 송수신되는 데이터를 임시적으로 저장할 수 있다. 예컨대, 독출 동작에 있어서, 센싱 래치부(121B)에 저장된 데이터(예컨대, 최종 데이터)는 캐쉬 래치부(124B)를 통해 외부로 제공될 수 있다.
한편, 일 실시예에 따라, 데이터 래치부(123B)는 독출 동작과 관련하여, 센싱된 데이터를 수신함이 없이 다른 용도로 이용될 수 있다. 일 예로서, 현재 독출 동작과는 무관한 다른 동작에 이용되는 데이터가 데이터 래치부(123B)에 저장될 수 있으며, 상기 현재 독출 동작에서는 데이터 래치부(123B)를 이용함이 없이 데이터가 독출될 수 있다. 예컨대, 현재 독출 동작 이전에 유저 데이터 등의 기록 데이터가 데이터 래치부(123B)에 유지될 수 있다. 또한, 다수의 독출 동작들이 연속적으로 수행되는 경우, 이전의 독출 동작에서 독출된 데이터가 현재의 독출 동작과는 무관하게 데이터 래치부(123B)에 유지될 수 있다
도 5는 페이지 버퍼에서 어느 하나의 비트 라인(BL1)에 연결된 버퍼의 구현 예를 나타내는 블록도이다.
도 5에 도시된 바와 같이, 어느 하나의 버퍼(예컨대, 제1 버퍼(BUF_1))는 센싱 래치(210), 캐쉬 래치(220), 하나 이상의 데이터 래치들(230_1 ~ 230_k) 및 프리차지 회로(240)를 포함할 수 있다.
프리차지 회로(240)는 독출 동작이 수행될 메모리 셀(cell)에 연결된 비트 라인(BL1)으로 프리차지 전압을 제공한다. 일 예로서, 비트 라인(BL1)에 대한 프리차지 동작은 센싱 래치(210)에 저장된 로직 상태에 따라 결정될 수 있다. 일 예로서, 센싱 래치(210)의 로직 상태가 오프 셀로부터의 데이터에 따른 로직 상태에 상응할 때, 프리차지 회로(240)는 비트 라인(BL1)을 프리차지한다. 반면에, 센싱 래치(210)의 로직 상태가 온 셀로부터의 데이터에 따른 로직 상태에 상응할 때, 비트 라인(BL1)에 대한 프리차지가 차단될 수 있다. 또한, 일 예로서, 프리차지 회로(240)는 센싱 래치(210)에 저장된 데이터에 기반하는 신호를 수신하고, 이에 응답하여 비트 라인(BL1)에 대한 프리차지 여부를 판단할 수 있다.
센싱 래치(210)는 센싱 노드(SN)에 연결되며, 센싱 노드(SN)의 전압을 래치함으로써 메모리 셀(cell)로부터의 데이터를 저장할 수 있다. 또한, 캐쉬 래치(220)는 외부의 콘트롤러와 데이터를 송수신할 수 있으며, 예컨대 기록 동작시 콘트롤러로부터 제공된 데이터를 임시적으로 저장할 수 있으며, 또한 독출 동작시 독출된 데이터를 임시적으로 저장할 수 있다.
한편, 데이터 래치들(230_1 ~ 230_k)은 다양한 용도로서 이용될 수 있으며, 예컨대, 기록 동작시 캐쉬 래치(220)에 저장된 기록 데이터가 데이터 래치들(230_1 ~ 230_k)로 이동될 수 있다. 또한, 데이터 래치들(230_1 ~ 230_k)에 저장된 데이터에 따라 기록 동작이 수행될 수 있다.
한편, 본 발명의 실시예에 따라, 독출 동작에서 센싱 래치(210)에 저장된 데이터가 데이터 래치들(230_1 ~ 230_k)로 덤핑됨이 없이 최종 데이터가 생성될 수 있다. 일 예로서, 센싱 래치(210)에 저장된 최종 데이터는 캐쉬 래치(220)를 통해 외부의 콘트롤러로 제공될 수 있다. 본 발명의 실시예에 따라, 독출 동작에서 데이터 래치들(230_1 ~ 230_k)은 센싱된 데이터를 저장할 필요가 없으므로, 상기 데이터 래치들(230_1 ~ 230_k)은 다른 다양한 용도로 이용될 수 있다. 일 예로서, 전술한 바와 동일 또는 유사하게, 데이터 래치들(230_1 ~ 230_k)은 현재 독출 동작과는 무관한 데이터로서, 이전의 독출 동작에서 독출된 데이터나 유저 데이터 등의 기록 데이터를 유지하는 데 이용될 수 있다.
도 6a,b는 멀티 레벨 셀에서의 문턱 전압 산포 및 센싱 전압의 일 예를 나타내는 그래프이다. 도 6a,b에서는 하나의 메모리 셀에 두 개의 비트가 저장되는 예가 도시된다.
도 6a를 참조하면, 메모리 셀들은 프로그램 상태에 따라 4 개의 문턱 전압 산포를 가질 수 있다. 일 예로서, 4 개의 문턱 전압 산포는 소거 상태(E)에 대응하는 산포와, 제1 내지 제3 상태들(P1 ~ P3)에 대응하는 산포들을 포함할 수 있다.
독출 동작은 센싱 동작의 연속된 시퀀스(sequence)로 이루어질 수 있다. 예컨대, 멀티 레벨 셀에 저장된 데이터를 독출하기 위하여, 하위 비트의 데이터(LSB)는 제1 상태(P1)와 제2 상태(P2)의 사이의 레벨을 갖는 센싱 전압을 이용한 독출 동작에 의해 판별될 수 있다. 또한, 상위 비트의 데이터(MSB)는 소거 상태(E)와 제1 상태(P1) 사이의 레벨을 갖는 센싱 전압을 이용한 독출 동작과 제2 상태(P2)와 제3 상태(P3)의 사이의 레벨을 갖는 센싱 전압을 이용한 독출 동작에 의해 판별될 수 있다.
한편, 전술한 바와 같이, 각각의 독출 동작은 다수 회의 센싱 동작들을 포함할 수 있다. 일 예로서, 각각의 독출 동작은 제1 센싱 전압(또는, 프리 리드 레벨의 센싱 전압)을 이용하는 제1 센싱 동작(예컨대, 코어스 센싱 동작)과 제2 센싱 전압(또는, 리드 레벨의 센싱 전압)을 이용하는 제2 센싱 동작(예컨대, 파인 센싱 동작)을 포함할 수 있다. 도 6a에 도시된 바와 같이, 제1 독출 동작은 제1 센싱 전압(R1_C)을 이용한 제1 센싱 동작과 제2 센싱 전압(R1_F)을 이용한 제2 센싱 동작을 포함할 수 있다. 이와 유사하게, 제2 독출 동작은 제1 센싱 전압(R2_C)을 이용한 제1 센싱 동작과 제2 센싱 전압(R2_F)을 이용한 제2 센싱 동작을 포함하고, 제3 독출 동작은 제1 센싱 전압(R3_C)을 이용한 제1 센싱 동작과 제2 센싱 전압(R3_F)을 이용한 제2 센싱 동작을 포함할 수 있다.
한편, 도 6b는 하나의 독출 동작이 3 회 이상의 센싱 동작들을 포함하는 예를 나타낸다. 도 6b를 참조하면, 제1 독출 동작은 제1 내지 제A 센싱 전압들(R1_1 ~ R1_A)을 이용한 제1 내지 제A 센싱 동작들을 포함할 수 있다. 또한, 이와 유사하게, 제2 독출 동작은 제1 내지 제A 센싱 전압들(R2_1 ~ R2_A)을 이용한 제1 내지 제A 센싱 동작들을 포함할 수 있으며, 제3 독출 동작은 제1 내지 제A 센싱 전압들(R3_1 ~ R3_A)을 이용한 제1 내지 제A 센싱 동작들을 포함할 수 있다.
도 7 및 도 8은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 독출 동작을 나타내는 플로우차트이다.
도 7에는 두 개의 센싱 동작들을 포함하는 하나의 독출 동작의 플로우가 예시되며, 또한 어느 하나의 비트 라인에 대응하여 배치되는 센싱 래치의 동작이 예시된다. 일 예로서, 데이터 독출을 위하여 어느 하나의 비트 라인에 연결된 센싱 래치가 리셋되고(S11), 제1 센싱 전압이 인가됨에 따라 메모리 셀에 대한 제1 센싱 동작이 수행된다(S12). 제1 센싱 동작의 결과에 따라 센싱 노드의 전압 레벨이 변동되고, 상기 변동된 전압 레벨에 따른 데이터가 센싱 래치에 저장될 수 있다.
상기 센싱 래치에 저장된 데이터의 상태에 따라 비트 라인이 선택적으로 프리차지될 수 있다. 만약, 센싱 래치에 저장된 데이터가 오프 셀의 데이터에 해당하는 제2 로직 상태인 경우에는, 상기 비트라인에 대해 프리차지가 수행된다. 프리차지가 수행된 이후, 상기 센싱 래치에 대한 리셋 동작이 수행되고(S13), 제2 센싱 전압이 인가됨에 따라 메모리 셀에 대한 제2 센싱 동작이 수행된다(S14). 제2 센싱 동작의 결과로서 상기 센싱 래치에 저장된 데이터가 최종 데이터로서 외부의 콘트롤러로 출력된다(S15).
한편, 도 8에서는 하나의 독출 동작이 3 회 이상의 센싱 동작들을 포함하는 방법이 도시된다. 도 8에 도시된 동작들을 설명함에 있어서, 전술한 도 7의 실시예에서와 동일 또는 유사한 동작에 대해서는 구체적인 설명이 생략된다.
예컨대, 데이터 독출을 위하여 어느 하나의 비트 라인에 연결된 센싱 래치가 리셋되고(S21), 제1 센싱 전압이 인가됨에 따라 메모리 셀에 대한 제1 센싱 동작이 수행된다(S22). 제1 센싱 동작의 결과에 따라 센싱 노드의 전압 레벨이 변동되고, 상기 변동된 전압 레벨에 따른 데이터가 센싱 래치에 저장될 수 있다.
이후, 센싱 래치에 저장된 데이터의 상태에 따라, 센싱 래치에 대응하는 비트 라인이 프리차지된 후, 상기 센싱 래치가 리셋된다(S23). 또한, 센싱 래치가 리셋된 이후에 제2 센싱 전압이 인가됨에 따라 메모리 셀에 대한 제2 센싱 동작이 수행된다(S24). 상기 제2 센싱 동작에 따른 데이터가 센싱 래치에 저장되고, 센싱 래치에 저장된 데이터의 상태에 따라 센싱 래치에 대응하는 비트 라인이 프리차지된 후, 상기 센싱 래치가 재차 리셋된다(S25).
상기와 같은 센싱 동작 및 센싱 래치에 대한 리셋 동작이 반복되고, 제A 센싱 전압이 인가됨에 따라 메모리 셀에 대한 제A 센싱 동작이 수행된다(S26). 제A 센싱 동작에 따른 데이터가 센싱 래치에 저장되고, 상기 제A 센싱 동작에 따른 데이터는 최종 데이터로서 외부의 콘트롤러로 출력될 수 있다(S27).
도 9 및 도 10은 데이터 덤핑 구간이 존재하는 경우와 존재하지 않는 경우에서의 독출 동작의 예를 나타내는 도면이다. 또한, 도 9 및 도 10에서는 두 개의 센싱 동작을 포함하는 독출 동작의 예가 도시된다.
도 9를 참조하면, 일반적인 데이터 독출 동작에 따라, 제1 센싱 동작의 결과로서 센싱 래치부(Latch A)에 저장된 데이터(예컨대, 제1 데이터)가 다른 래치부(예컨대, 데이터 래치부(Latch B))로 덤핑된다. 먼저, 제1 센싱 동작이 수행되기 전에, 센싱 래치부(Latch A)와 데이터 래치부(Latch B)의 로직 상태를 셋팅하는 과정이 수행되고(a), 일 예로서 셋/리셋 동작을 통해 센싱 래치부(Latch A)의 로직 상태가 제1 로직 상태로 변동될 수 있다. 또한, 센싱 래치부(Latch A)의 로직 상태에 따라 다수의 비트라인들에 대한 프리차지가 수행될 수 있으며, 센싱 래치부(Latch A) 내의 모든 래치들의 값이 제1 로직 상태에 해당함에 따라 모든 비트라인들이 함께 프리차지될 수 있다(b).
이후, 제1 센싱 동작(예컨대, 코어스 센싱 동작)이 수행되고(c), 상기 제1 센싱 동작에 따라 센싱 래치들의 로직 상태가 변동될 수 있다. 예컨대, 온 셀들에 대응하는 센싱 래치들은 제1 로직 상태를 유지하는 반면에, 오프 셀들에 대응하는 센싱 래치들은 제2 로직 상태로 변동될 수 있다. 센싱 래치부(Latch A)에 저장된 데이터는 데이터 래치부(Latch B)로 덤핑될 수 있다(d). 상기 덤핑 결과에 따라 데이터 래치부(Latch B)의 데이터 래치들의 로직 상태가 변동될 수 있다.
이후, 센싱 래치부(Latch A)에 저장된 데이터의 로직 상태에 따라 일부의 비트 라인들(예컨대, 제2 로직 상태에 대응하는 비트 라인들)에 대한 선택적 프리차지가 수행된다(e). 또한, 선택적 프리차지가 수행된 비트 라인들에 연결된 메모리 셀들에 대해 제2 센싱 동작이 수행될 수 있으며(f), 상기 제1 센싱 동작의 결과에 따른 로직 상태를 갖는 센싱 래치들은, 제2 센싱 동작의 결과에 따라 그 로직 상태가 재차 변동될 수 있다. 일 예로서, 제2 센싱 동작의 결과, 오프 셀들에 대응하는 센싱 래치들은 그 상태가 제2 로직 상태에서 제1 로직 상태로 변동될 수 있다.
상기와 같은 제1 및 제2 센싱 동작들의 결과를 조합하여 최종 데이터가 생성될 수 있으며, 일 예로서 제1 센싱 결과를 저장하는 데이터 래치부(Latch B)와 제2 센싱 결과가 반영된 센싱 래치부(Latch A) 사이에서의 덤핑 과정을 통해 최종 데이터가 생성될 수 있다(g).
도 10은 본 발명의 실시예에 따라, 센싱된 데이터에 대한 덤핑 과정이 제거된 경우가 예시된다.
도 10을 참조하면, 제1 센싱 동작이 수행되기 전에, 센싱 래치부(Latch A)의 로직 상태를 셋팅하는 과정이 수행되며(a), 예컨대 셋/리셋 동작을 통해 센싱 래치부(Latch A)의 로직 상태는 제1 로직 상태로 변동된다(a). 또한, 센싱 래치부(Latch A)의 로직 상태에 따라 비트 라인들에 대한 프리차지가 수행될 수 있으며, 센싱 래치부(Latch A) 내의 모든 래치들의 값이 제1 로직 상태에 해당함에 따라 다수의 비트 라인들이 함께 프리차지될 수 있다(b). 즉, 도 10에 도시된 독출 동작에서는, 별도의 데이터 래치부에 대한 셋팅 과정이 제거될 수 있다.
이후, 제1 센싱 전압(R_C)을 이용한 제1 센싱 동작이 수행됨에 따라, 제1 센싱 전압(R_C)보다 문턱 전압 레벨이 작은 메모리 셀들(온 셀들)에 대응하는 센싱 래치들은 제1 로직 상태를 유지하는 반면에, 제1 센싱 전압(R_C)보다 문턱 전압 레벨이 큰 메모리 셀들(오프 셀들)에 대응하는 센싱 래치들은 제2 로직 상태로 변동될 수 있다(c).
이후, 센싱 래치부(Latch A)에 저장된 데이터의 로직 상태에 따라 일부의 비트 라인들에 대한 선택적 프리차지가 수행되며, 일 예로서 센싱 래치부(Latch A)에서 제2 로직 상태에 대응하는 비트 라인들이 선택적으로 프리차지될 수 있다(d). 또한, 일부의 비트 라인들이 프리차지된 후, 센싱 래치부(Latch A)에 대한 셋팅 과정이 수행될 수 있으며(e), 일 예로서 셋/리셋 동작을 통해 센싱 래치부(Latch A)의 로직 상태가 제1 로직 상태로 변동될 수 있다(e). 이 때, 센싱 래치부(Latch A)의 로직 상태가 변동되는 동안, 프리차지된 비트 라인들과 센싱 래치부(Latch A)의 연결 상태가 차단됨에 따라, 센싱 래치부(Latch A)가 리셋되더라도 비트 라인들은 프리차지 레벨을 유지할 수 있다.
상기와 같이 센싱 래치부(Latch A)가 제1 로직 상태로 변동된 이후에, 프리차지된 비트 라인들에 연결된 메모리 셀들에 대해 제2 센싱 전압(R_F)을 이용한 제2 센싱 동작이 수행된다(f). 제2 센싱 동작 결과에 따라 제2 센싱 전압(R_F)보다 문턱 전압 레벨이 작은 메모리 셀들(온 셀들)에 대응하는 센싱 래치들은 제1 로직 상태를 유지하는 반면에, 제2 센싱 전압(R_F)보다 문턱 전압 레벨이 큰 메모리 셀들(오프 셀들)에 대응하는 센싱 래치들은 제2 로직 상태로 변동될 수 있다.
상기 제2 센싱 동작에 따라 센싱 래치부(Latch A)에 저장된 데이터는 리드 레벨에 상응하는 제2 센싱 전압(R_F)을 기준으로 하여 판별된 데이터로서, 최종 데이터에 상응할 수 있다. 이에 따라, 상기 제2 센싱 동작에 따라 센싱 래치부(Latch A)에 저장된 데이터가 최종 데이터로서 외부의 콘트롤러로 출력될 수 있다.
상기와 같은 동작에 따라, 제1 센싱 동작에 따른 결과가 다른 래치부로 덤핑될 필요가 없으므로, 독출 동작에 소요되는 시간이 감소될 수 있다. 또한, 센싱된 데이터를 임시적으로 덤핑하기 위한 래치부가 필요로 되지 않으므로, 페이지 버퍼의 사이즈가 감소될 수 있다. 또한, 페이지 버퍼에 추가의 래치부가 구비되는 경우, 독출 동작 동안 상기 래치부는 다른 용도로 이용될 수 있으므로 자원이 효율적으로 이용될 수 있다.
도 11은 본 발명의 실시예에 따라, 독출 동작을 구성하는 구간들의 예를 나타내는 도면이다.
센싱 래치부(SL)에 저장된 데이터를 다른 래치부로 덤핑하는 구간이 제거됨에 따라, 센싱 래치부(SL)에 대한 리셋 동작이 수행되는 반면에, 다른 래치부에 대한 셋 또는 리셋 구간은 제거될 수 있다. 센싱 래치부(SL)의 로직 상태에 따라 비트 라인에 대한 프리차지 동작이 수행되고, 제1 센싱 전압이 메모리 셀로 인가됨에 따라 비트 라인이 디벨로프된다. 이후, 디벨로프된 비트 라인에 따라 센싱 노드의 전압이 센싱되고, 센싱 결과에 따른 데이터가 센싱 래치부(SL)에 저장된다. 본 발명의 실시예에 따라, 센싱 래치(SL)에 저장된 제1 데이터를 다른 래치부로 덤핑함이 없이 제1 센싱 동작(또는, 코어스 센싱 동작)이 완료될 수 있다.
이후, 센싱 래치부(SL)에 저장된 데이터의 로직 상태에 따라 비트 라인에 대한 선택적인 프리차지 동작이 수행되고, 프리차지 동작이 완료되고 난 후 센싱 래치부(SL)가 리셋될 수 있다. 이후, 제2 센싱 전압이 메모리 셀로 인가됨에 따라 비트 라인이 디벨로프된다. 이후, 디벨로프된 비트 라인에 따라 센싱 노드의 전압이 센싱되고, 센싱 결과에 따른 데이터가 센싱 래치부(SL)에 저장된다. 상기와 같은 일련의 동작들은 제2 센싱 동작(또는, 파인 센싱 동작)을 구성할 수 있다.
일 실시예에 따라, 센싱 래치부(SL)에 저장된 최종 데이터가 캐쉬 래치부(CL)를 통해 외부의 콘트롤러로 제공되는 경우, 캐쉬 래치부(CL)에 대한 셋 동작이 수행될 수 있으며, 센싱 래치부(SL)에 저장된 최종 데이터는 캐쉬 래치부(CL)로 덤핑될 수 있다. 캐쉬 래치부(CL)에 저장된 데이터는 외부의 콘트롤러로 제공될 수 있으며, 상기와 같은 일련의 동작들은 데이터 출력 동작을 구성할 수 있다.
도 12는 페이지 버퍼에서 어느 하나의 비트 라인(BL1)에 연결된 버퍼의 구현 예를 나타내는 블록도이다. 도 12에 도시된 구성 요소들의 동작을 설명함에 있어서, 도 5와 동일한 구성 요소는 그 동작 또한 동일 또는 유사하므로, 이에 대한 구체적인 설명은 생략된다.
도 12에 도시된 바와 같이, 어느 하나의 버퍼(예컨대, 제1 버퍼(BUF_1))는 센싱 래치(310), 캐쉬 래치(320), 하나 이상의 데이터 래치들(330_1 ~ 330_k), 프리차지 회로(340) 및 하나 이상의 스위치들(SW1, SW2)을 포함할 수 있다. 일 예로서, 제1 스위치(SW1)는 비트 라인(BL1)과 센싱 노드(SN) 사이에 연결될 수 있으며, 제2 스위치(SW2)는 센싱 노드(SN)와 센싱 래치(SL) 사이에 연결될 수 있다. 도 12에는 도시되지 않았으나, 센싱 노드(SN)와 다른 래치들 사이의 전기적 연결을 제어하기 위한 추가의 스위치들이 더 구비되어도 무방하다.
프리차지 회로(340)에 의해 비트 라인(BL1)이 프리차지되고, 메모리 셀(cell)에 저장된 데이터에 따라 비트 라인(BL1)의 전압이 디벨로프된다. 제1 스위치(SW1)는 제1 제어신호(BLSHF)에 응답하여 스위칭이 제어되며, 제1 스위치(SW1)가 턴 온됨에 따라 비트 라인(BL1)과 센싱 노드(SN)가 전기적으로 연결된다. 이에 따라, 비트 라인(BL1)의 디벨로프 결과가 센싱 노드(SN)로 전달되고, 센싱 노드(SN)의 전압에 따라 센싱 래치(310)에 저장되는 데이터의 로직 상태가 결정된다.
본 발명의 일 실시예에 따라, 제1 센싱 동작이 수행된 후 제2 센싱 동작이 수행되기 전에, 셋/리셋 제어신호(SET/RESET)에 따라 센싱 래치(310)가 셋 또는 리셋될 수 있다. 또한, 센싱 래치(310)에 저장된 데이터가 다른 래치로 덤핑됨이 없이, 셋 또는 리셋된 센싱 래치(310)에 상기 제2 센싱 동작에 따른 데이터가 저장될 수 있다.
한편, 캐쉬 래치(320)는 외부의 콘트롤러와 데이터를 송수신함에 있어서 기록 데이터 또는 독출 데이터를 임시적으로 저장할 수 있다. 또한, 본 발명의 실시예에 따라, 하나 이상의 데이터 래치들(330_1 ~ 330_k)은 메모리 셀(cell)에 대한 독출 동작 과정에서, 센싱된 데이터의 저장과는 무관하게 다른 다양한 용도로 이용될 수 있다.
한편, 센싱 래치(310)에 대한 셋/리셋 동작에 있어서, 센싱 래치(310)와 센싱 노드(SN) 사이의 전기적 연결이 차단된 상태에서 센싱 래치(310)가 셋 또는 리셋될 수 있다. 일 예로서, 제1 센싱 동작이 완료된 후, 제2 제어신호(Ctrl_S)에 응답하여 제2 스위치(SW2)가 턴 오프됨에 따라 센싱 래치(310)와 센싱 노드(SN)의 전기적 연결이 차단되고, 센싱 래치(310)가 리셋됨에 따라 센싱 래치(310)의 로직 상태가 제1 로직 상태로 변동될 수 있다. 이후, 제2 센싱 동작을 수행하기 위해 제2 스위치(SW2)가 다시 턴 온되고, 센싱 노드(SN)의 전압에 따라 센싱 래치(310)에 저장되는 데이터의 로직 상태가 결정된다. 제2 센싱 동작의 결과가 독출 동작에 대한 최종 데이터로서 센싱 래치(310)에 저장되고, 센싱 래치(310)에 저장된 최종 데이터는 캐쉬 래치(320)를 통해 외부의 콘트롤러로 제공될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 독출방법을 나타내는 플로우차트이다. 도 13에서는, 다수의 비트 라인들에 연결된 센싱 래치부에 대한 셋/리셋 제어 방법이 도시된다.
도 13을 참조하면, 독출 명령이 수신됨에 따라, 센싱 노드들을 통해 다수의 비트 라인들에 연결되는 센싱 래치부가 리셋되고(S31), 이에 따라 센싱 래치부의 로직 상태가 제1 로직 상태로 변동된다. 또한, 센싱 래치부의 로직 상태에 기반하여 상기 비트 라인들이 프리차지되며, 예컨대 센싱 래치부의 모든 센싱 래치들이 제1 로직 상태로 변경됨에 따라 모든 비트 라인들이 함께 프리차지될 수 있다(S32).
비트 라인들이 프리차지된 후, 제1 센싱 전압을 이용한 제1 센싱 동작이 수행된다(S33). 상기 제1 센싱 동작에 따라, 비트 라인들에 대응하여 배치되는 센싱 노드들의 전압이 변동되고, 상기 센싱 노드들의 전압 변동에 대응하여 제1 센싱된 데이터가 센싱 래치부에 저장될 수 있다(S34).
상기와 같은 코어스 센싱 동작에 상응하는 제1 센싱 동작이 종료되고 난 후, 독출 대상의 다수의 메모리 셀들 중 일부의 메모리 셀들에 대해 파인 센싱 동작에 상응하는 제2 센싱 동작이 수행될 수 있다. 제2 센싱 동작에 따라, 센싱 래치부의 로직 상태에 기반하여 상기 비트 라인들이 선택적으로 프리차지되며, 이에 따라 센싱 래치부에 저장된 데이터에 따라 일부의 비트 라인들이 프리차지된다(S35). 또한, 일부의 비트 라인들에 대한 프리차지가 수행된 후 센싱 래치부가 리셋되며(S36), 프리차지된 일부의 비트 라인들에 대응하는 메모리 셀들에 대해 선택적으로 제2 센싱 전압을 이용한 제2 센싱 동작이 수행된다(S37).
상기 제2 센싱 동작에 따라 센싱된 데이터가 리셋 상태를 갖는 센싱 래치부에 저장된다(S38). 또한, 제2 센싱 동작에 따라 센싱 래치부에 저장된 데이터가 최종 데이터로서 외부의 콘트롤러로 출력될 수 있다.
도 14 및 도 15는 페이지 버퍼에 추가로 구비되는 래치부의 다양한 이용 예를 나타내는 도면이다. 상기 도 14 및 도 15의 실시예에서는, 페이지 버퍼가 센싱 래치부 이외에 적어도 하나의 데이터 래치부를 구비하는 것으로 가정한다.
도 14를 참조하면, 다수의 독출 동작들이 연속하여 수행될 수 있다. 또한, 각각의 독출 동작은 다수의 센싱 동작들을 포함할 수 있으며, 일 예로서 각각의 독출 동작은 코어스 센싱 동작 및 파인 센싱 동작을 포함할 수 있다. 또한, 다수의 센싱 동작들을 수행함에 있어서, 센싱 데이터를 다른 래치부(예컨대, 데이터 래치부)로 덤핑함이 없이, 센싱 래치부에 최종 데이터가 저장될 수 있다.
먼저, 제1 독출 동작이 수행되고(S41), 상기 제1 독출 동작에 따른 제1 독출 결과가 센싱 래치부에 저장된다. 또한, 제1 독출 결과는 센싱 래치부로부터 제1 데이터 래치부로 덤핑됨에 따라, 제1 독출 결과가 데이터 래치부에 저장될 수 있다(S41).
상기와 같은 연속적인 독출 과정을 거쳐, 제1 내지 제(M-1) 독출 결과가 하나 이상의 데이터 래치부에 저장될 수 있다. 이후, 제M 독출 동작이 수행되며(S43), 상기 제M 독출 동작 동안 다수의 센싱 동작들이 수행될 수 있다. 전술한 바와 같이 이전 독출 동작에서의 독출 결과가 데이터 래치부에 저장되어 있더라도, 본 발명의 실시예에 따라 다수의 센싱 동작들에서 센싱된 데이터가 데이터 래치부로 덤핑되지 않으므로, 제M 독출 동작이 정상적으로 수행됨과 함께, 제M 독출 결과가 제M 데이터 래치부에 저장될 수 있다(S44).
한편, 도 15는 본 발명의 실시예가 온 칩 버퍼 프로그램(On-Chip Buffered Program)에 적용되는 예를 나타낸다.
도 15를 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410)와 페이지 버퍼(420)를 포함할 수 있다. 프로그램 방식의 일 예로서, 메모리 장치(400)는 온 칩 버퍼 프로그램(On-Chip Buffered Program) 방식에 따라 데이터를 메모리 셀 어레이(410)에 저장할 수 있다. 상기 온 칩 버퍼 프로그램 방식은, 기록 대상의 데이터를 메모리 셀 어레이(410)의 일부 영역에 프로그램하는 버퍼 프로그램 동작과, 일부 영역에 프로그램된 데이터를 메모리 셀 어레이(410)의 다른 영역에 프로그램하는 메인 프로그램 동작을 포함할 수 있다.
일 예로서, 메모리 셀 어레이(410)는 싱글 레벨 셀(SLC)을 포함하는 제1 셀 영역(411)과 멀티 레벨 셀(MLC)을 포함하는 제2 셀 영역(412)을 포함할 수 있다. 2 개 이상의 비트를 저장하는 메모리 셀이 멀티 레벨 셀(MLC)로 지칭되었으나, 제2 셀 영역(412)에 포함되는 메모리 셀은 트리플 레벨 셀(TLC) 등으로 지칭되어도 무방하다. 또한, 페이지 버퍼(420)는 센싱 래치부(421)와 하나 이상의 데이터 래치부(422)를 포함할 수 있다. 전술한 실시예들에 따라, 독출 동작에서 데이터 래치부(422)로의 데이터 덤핑 과정 없이 최종 데이터가 생성될 수 있다.
온 칩 버퍼 프로그램 방식에 따라, 다수의 기록 데이터는 싱글 레벨 셀(SLC)에 버퍼 프로그램되어 일시적으로 저장되고, 메인 프로그램 동작을 위하여 버퍼 프로그램된 데이터가 독출되어 페이지 버퍼(420)에 임시적으로 저장될 수 있다. 또한, 페이지 버퍼(420)에 저장된 데이터는 제2 셀 영역(412)에 메인 프로그램될 수 있다.
본 발명의 실시예에 따라, 연속적인 독출 동작을 통해 제1 셀 영역(411)에 버퍼 프로그램된 다수의 데이터(예컨대, M 개의 페이지 데이터)가 독출될 수 있으며, 버퍼 프로그램된 데이터는 데이터 래치부(422)에 저장될 수 있다. 즉, 연속적인 독출 동작이 수행되는 동안, 현재의 독출 동작 이전에 독출 완료되어 생성된 데이터가 현재의 독출 동작 동안에 데이터 래치부(422)에 유지될 수 있다. 연속적인 독출 동작을 통해 M 개의 페이지의 데이터가 모두 독출되면, 독출된 데이터는 제2 셀 영역(412)에 메인 프로그램된다.
도 16은 페이지 버퍼에 구비되는 데이터 래치부의 다른 용도의 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510)와 페이지 버퍼(520)를 포함할 수 있다. 메모리 셀 어레이(510)는 적어도 두 개의 영역을 포함할 수 있으며, 일 예로서 싱글 레벨 셀(SLC)을 포함하는 제1 셀 영역(511)과 멀티 레벨 셀(MLC)을 포함하는 제2 셀 영역(512)을 포함할 수 있다. 또한, 페이지 버퍼(520)는 센싱 래치부(521)와 하나 이상의 데이터 래치부(522)를 포함할 수 있다. 전술한 실시예들에 따라, 독출 동작에서 데이터 래치부(522)로의 데이터 덤핑 과정 없이 최종 데이터가 생성될 수 있다.
메모리 장치(500)의 일 동작 예로서, 제2 셀 영역(512)의 메모리 셀들이 하나의 셀 당 3 개의 비트들을 저장하는 경우, 다양한 방식에 따라 제1 셀 영역(511)에 기존에 저장된 데이터가 제2 셀 영역(512)으로 이동될 수 있다. 일 예로서, 3 개의 페이지에 해당하는 데이터가 제1 셀 영역(511)으로부터 독출되어 제2 셀 영역(512)으로 이동될 수 있다. 또는, 외부의 콘트롤러로부터의 유저 데이터(User Data)와 제1 셀 영역(511)에서 독출된 데이터(Read Data)를 포함하는 3 개의 페이지에 해당하는 데이터가 제2 셀 영역(512)으로 이동될 수 있다.
본 발명의 실시예에 따라, 제1 셀 영역(511)의 데이터에 대한 독출 동작과 무관한 유저 데이터(User Data)가 데이터 래치부(522)에 저장될 수 있다. 즉, 유저 데이터(User Data)가 데이터 래치부(522)에 저장되더라도, 제1 셀 영역(511)의 데이터는 데이터 래치부(522)를 이용함이 없이 독출될 수 있다. 상기와 같은 과정을 통해 페이지 버퍼(520)에 저장된 다수의 페이지에 해당하는 데이터들이 제2 셀 영역(512)으로 이동될 수 있다.
한편, 전술한 실시예들에서는 독출 동작에 포함되는 다수의 센싱 동작들이 예시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일 예로서, 기록 동작에서 프로그램의 패스/페일 여부를 판별하기 위한 검증 동작이 수행될 수 있으며, 본 발명의 실시예들은 상기 검증 동작을 위한 데이터 독출 과정에도 동일 또는 유사하게 적용될 수 있을 것이다.
도 17은 도 1의 메모리 셀 어레이(110)에 구비되는 하나의 셀 블록의 구현 예를 나타내는 사시도이다.
도 17을 참조하면, 셀 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 17에서는, 셀 블록(BLK)이 2 개의 선택 라인들(GSL, SSL), 8 개의 워드 라인들(WL1 ~ WL8), 그리고 3 개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 터널링 절연층이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공된다.
도 18은 본 발명의 실시예에 따른 메모리 시스템이 메모리 카드 시스템에 적용된 예를 나타내는 블록도이다. 일 예로서, 메모리 시스템은 플래시 메모리 시스템인 것으로 가정한다.
도 18을 참조하면, 메모리 카드 시스템(600)은 호스트(610) 및 메모리 카드(620)를 포함할 수 있다. 호스트(610)는 호스트 컨트롤러(611) 및 호스트 접속부(612)를 포함할 수 있다. 메모리 카드(620)는 카드 접속부(621), 카드 컨트롤러(622) 및 메모리 시스템(623)을 포함할 수 있다. 이 때, 메모리 시스템(623)은 도 1 내지 도 17에 도시된 실시예들을 이용하여 구현될 수 있다. 이에 따라 메모리 시스템(623)은 전술한 실시예에 따라 데이터 독출 동작을 수행할 수 있으며, 예컨대 어느 하나의 센싱 동작에 따라 센싱 래치부에 데이터가 저장되고, 상기 저장된 데이터를 다른 래치부로 덤핑하는 과정이 제거될 수 있다. 또한, 센싱 동작들 사이에서, 상기 센싱 래치부에 대한 셋 또는 리셋 제어를 수행하는 동작이 추가될 수 있다.
호스트(610)는 메모리 카드(620)에 데이터를 기록하거나, 메모리 카드(620)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(611)는 커맨드(CMD), 호스트(610) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(612)를 통해 메모리 카드(620)로 전송할 수 있다.
카드 컨트롤러(622)는 카드 접속부(621)를 통해 수신된 요청에 응답하여, 카드 컨트롤러(622) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 시스템(623)에 제공할 수 있다. 메모리 시스템(623)은 호스트(610)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(620)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 유니버설 플래시 기억장치(UFS), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, SSD 시스템(700)은 호스트(710) 및 SSD(720)를 포함할 수 있다. SSD(720)는 신호 커넥터(signal connector)를 통해 호스트(710)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(720)는 SSD 컨트롤러(721), 보조 전원 장치(722) 및 복수의 불휘발성 메모리 시스템들(723, 724, 725)을 포함할 수 있다. 복수의 불휘발성 메모리 시스템들(723, 724, 725) 각각은 본 발명의 실시예들에 따른 메모리 장치를 포함할 수 있다. 이에 따라, 불휘발성 메모리 시스템들(723, 724, 725) 각각은 전술한 실시예에 따라 데이터 독출 동작을 수행할 수 있으며, 예컨대 어느 하나의 센싱 동작에 따라 센싱 래치부에 데이터가 저장되고, 상기 저장된 데이터를 다른 래치부로 덤핑하는 과정이 제거될 수 있다. 또한, 센싱 동작들 사이에서, 상기 센싱 래치부에 대한 셋 또는 리셋 제어를 수행하는 동작이 추가될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 제1 센싱 전압을 이용한 제1 센싱 동작을 수행하는 단계;
    상기 제1 센싱 동작에 의해 페이지 버퍼의 제1 래치부에 저장된 제1 데이터에 따라, 다수의 비트 라인들 중 일부의 비트 라인들을 프리차지하는 단계;
    상기 제1 래치부를 리셋하는 단계; 및
    제2 센싱 전압을 이용한 제2 센싱 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  2. 제1항에 있어서,
    상기 제2 센싱 동작에 따라 센싱된 제2 데이터를 상기 제1 래치부에 저장하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  3. 제2항에 있어서,
    상기 제2 센싱 동작에 따른 제2 데이터를 독출 데이터로서 외부의 콘트롤러로 제공하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    상기 제1 센싱 동작 전에 상기 제1 래치부를 리셋하는 단계; 및
    상기 제1 래치부의 로직 상태에 따라, 상기 다수의 비트 라인들을 함께 프리차지하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  5. 제1항에 있어서,
    상기 제1 센싱 동작은, 프리 리드 레벨을 갖는 상기 제1 센싱 전압을 이용한 코어스(coarse) 센싱 동작이고,
    상기 제2 센싱 동작은, 리드 레벨을 갖는 상기 제2 센싱 전압을 이용한 파인(fine) 센싱 동작이며,
    상기 프리 리드 레벨은 상기 리드 레벨보다 작은 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  6. 제1항에 있어서,
    상기 페이지 버퍼는 제2 래치부를 더 포함하고,
    상기 제1 및 제2 센싱 동작들을 수행하는 도중, 상기 제2 래치부에는 상기 제1 및 제2 센싱 동작과는 무관한 데이터가 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 불휘발성 메모리 장치는, 적어도 하나의 센싱 노드와 상기 제1 래치부의 전기적 연결을 제어하는 스위치부를 구비하고,
    상기 제1 래치부를 리셋하는 동안, 상기 스위치부는 턴 오프되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  8. 제1항에 있어서,
    상기 제2 센싱 동작에 의해 상기 제1 래치부에 저장된 제2 데이터에 따라 다수의 비트 라인들 중 일부의 비트라인들을 프리차지하는 단계;
    상기 제1 래치부를 리셋하는 단계; 및
    제3 센싱 전압을 이용한 제3 센싱 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  9. 페이지 버퍼를 구비하는 불휘발성 메모리 장치의 동작방법에 있어서, 상기 페이지 버퍼는 센싱 노드들에 연결되는 제1 래치부와 상기 제1 래치부에 전기적으로 연결되는 제2 래치부를 포함하고,
    독출 명령의 수신에 응답하여, 다수의 메모리 셀들에 대한 제1 센싱 동작의 결과를 상기 제1 래치부에 저장하는 단계;
    상기 제1 래치부의 로직 상태에 따라 다수의 비트 라인들 중 일부의 비트 라인들을 선택적으로 프리차지한 후, 상기 제1 래치부에 저장된 결과를 상기 제2 래치부로 덤핑함이 없이 상기 제1 래치부를 제1 로직 상태로 설정하는 단계; 및
    상기 다수의 메모리 셀들 중 적어도 일부에 대한 제2 센싱 동작의 결과를 상기 제1 래치부에 저장하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
  10. 제9항에 있어서,
    상기 제1 래치부를 제1 로직 상태로 설정하는 단계는, 상기 제1 래치부를 셋 또는 리셋함에 의해 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 동작방법.
KR1020160025042A 2016-03-02 2016-03-02 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법 KR102530071B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160025042A KR102530071B1 (ko) 2016-03-02 2016-03-02 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법
US15/361,451 US9947394B2 (en) 2016-03-02 2016-11-27 Nonvolatile memory device including page buffer and method for reading data without a dumping process for backing up data
CN201710111215.4A CN107154274B (zh) 2016-03-02 2017-02-28 操作非易失性存储器设备的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160025042A KR102530071B1 (ko) 2016-03-02 2016-03-02 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20170102659A true KR20170102659A (ko) 2017-09-12
KR102530071B1 KR102530071B1 (ko) 2023-05-08

Family

ID=59723697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160025042A KR102530071B1 (ko) 2016-03-02 2016-03-02 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법

Country Status (3)

Country Link
US (1) US9947394B2 (ko)
KR (1) KR102530071B1 (ko)
CN (1) CN107154274B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276475B2 (en) 2020-06-26 2022-03-15 SK Hynix Inc. Memory device and method of operating the memory device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102336661B1 (ko) * 2017-09-25 2021-12-07 삼성전자 주식회사 비휘발성 메모리 장치 및 그것의 센싱 방법
US10535397B1 (en) * 2018-08-21 2020-01-14 Micron Technology, Inc. Sensing techniques for multi-level cells
KR20200098009A (ko) * 2019-02-11 2020-08-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US11164634B2 (en) * 2019-06-24 2021-11-02 Western Digital Technologies, Inc. Non-volatile storage system with fast SLC operation
KR20210069262A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US11373695B2 (en) * 2019-12-18 2022-06-28 Micron Technology, Inc. Memory accessing with auto-precharge
KR20210083428A (ko) * 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치, 및 이를 포함하는 전자 기기
JP2023525118A (ja) 2020-05-13 2023-06-14 マイクロン テクノロジー，インク． メモリセルにアクセスするためのカウンタベースの方法及びシステム
US11367484B1 (en) * 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
US11456036B1 (en) * 2021-04-02 2022-09-27 Micron Technology, Inc. Predicting and compensating for degradation of memory cells
EP4207199A3 (en) * 2021-12-28 2023-08-09 Samsung Electronics Co., Ltd. Memory device, memory system including the same, and operating method of the memory system

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100609571B1 (ko) * 2004-08-18 2006-08-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법
KR20100121828A (ko) * 2009-05-11 2010-11-19 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR20120140508A (ko) * 2011-06-21 2012-12-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20130072666A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20130079853A (ko) * 2012-01-03 2013-07-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20150001134A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20150068137A (ko) * 2013-12-11 2015-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20160029215A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562134B1 (ko) * 2004-01-09 2006-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼
KR100672148B1 (ko) 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
KR100666185B1 (ko) 2005-07-29 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
ITRM20060074A1 (it) 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
KR101359921B1 (ko) * 2007-03-02 2014-02-07 삼성디스플레이 주식회사 표시 장치
JP2009059453A (ja) * 2007-09-03 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
KR101099835B1 (ko) 2009-12-31 2011-12-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
KR101656384B1 (ko) 2010-06-10 2016-09-12 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR20140013401A (ko) 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20140064434A (ko) * 2012-11-20 2014-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR20140093855A (ko) * 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
US8949491B1 (en) 2013-07-11 2015-02-03 Sandisk Technologies Inc. Buffer memory reservation techniques for use with a NAND flash memory
US9208895B1 (en) * 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
KR102293078B1 (ko) * 2015-07-06 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100609571B1 (ko) * 2004-08-18 2006-08-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법
KR20100121828A (ko) * 2009-05-11 2010-11-19 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR20120140508A (ko) * 2011-06-21 2012-12-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20130072666A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20130079853A (ko) * 2012-01-03 2013-07-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20150001134A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20150068137A (ko) * 2013-12-11 2015-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20160029215A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276475B2 (en) 2020-06-26 2022-03-15 SK Hynix Inc. Memory device and method of operating the memory device

Also Published As

Publication number Publication date
KR102530071B1 (ko) 2023-05-08
CN107154274A (zh) 2017-09-12
US20170256309A1 (en) 2017-09-07
US9947394B2 (en) 2018-04-17
CN107154274B (zh) 2022-10-14

Similar Documents

Publication Publication Date Title
KR102530071B1 (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법
KR102024850B1 (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR101734204B1 (ko) 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
KR101716713B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
KR101616097B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US8976592B2 (en) Nonvolatile memory device with flag cells and user device including the same
US10163513B2 (en) Program method of memory device and memory system using the same
KR20140025164A (ko) 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
KR102449196B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102314136B1 (ko) 비휘발성 메모리 장치, 메모리 시스템 및 그것의 동작 방법
CN110622249B (zh) 数据存储装置
KR20180059208A (ko) 리클레임 제어부를 갖는 메모리 콘트롤러 및 그에 따른 동작 제어 방법
KR20140133268A (ko) 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102345597B1 (ko) 더미 워드 라인을 갖는 3차원 플래시 메모리 장치
KR102329800B1 (ko) 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
US20150178000A1 (en) Method of managing a memory, and a memory system
KR20160050392A (ko) 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR20160050393A (ko) 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR101873548B1 (ko) 공유 비트 라인 구조를 가지는 비휘발성 메모리 장치의 프로그램 방법
KR20150068137A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20130142408A (ko) 불휘발성 메모리 장치
CN107045891B (zh) 非易失性存储器装置及其操作方法
US20170160978A1 (en) Flash memory device including deduplication, and related methods
KR101893562B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant