KR20120140508A

KR20120140508A - 불휘발성 메모리 장치 및 그것의 읽기 방법

Info

Publication number: KR20120140508A
Application number: KR1020110060289A
Authority: KR
Inventors: 정재용; 이주석
Original assignee: 삼성전자주식회사
Priority date: 2011-06-21
Filing date: 2011-06-21
Publication date: 2012-12-31
Also published as: US20150155048A1; US20120331210A1; US8976595B2; US9576672B2; KR101792870B1

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 올 비트 라인 구조로 복수의 비트 라인들에 연결되는 셀 어레이, 상기 복수의 비트 라인들 각각에 연결되는 페이지 버퍼 회로, 그리고 제 1 읽기 모드시, 선택 페이지의 짝수 및 홀수 열에 대응하는 메모리 셀들을 센싱하도록, 제 2 읽기 모드시 상기 선택 페이지의 메모리 셀들 중 짝수 및 홀수 열들 중 어느 하나에 대응하는 메모리 셀들을 센싱하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하되, 상기 제 1 읽기 모드에서는 하나의 데이터 상태를 식별하기 위해서 적어도 2회의 센싱 동작이 수행되고, 상기 제 2 읽기 모드에서는 상기 하나의 데이터 상태를 식별하기 위하여 1회의 센싱 동작이 수행된다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NON-VOLATILE MEMORY DEVICE AND READ METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.

불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.

최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.

본 발명의 목적은 읽기 동작의 성능을 높일 수 있는 ABL(All Bit Line)으로 구현된 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.

상기의 과제를 이루기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 올 비트 라인 구조로 복수의 비트 라인들에 연결되는 셀 어레이, 상기 복수의 비트 라인들 각각에 연결되는 페이지 버퍼 회로, 그리고 제 1 읽기 모드시, 선택 페이지의 짝수 및 홀수 열에 대응하는 메모리 셀들을 센싱하도록, 제 2 읽기 모드시 상기 선택 페이지의 메모리 셀들 중 짝수 및 홀수 열들 중 어느 하나에 대응하는 메모리 셀들을 센싱하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하되, 상기 제 1 읽기 모드에서는 하나의 데이터 상태를 식별하기 위해서 적어도 2회의 센싱 동작이 수행되고, 상기 제 2 읽기 모드에서는 상기 하나의 데이터 상태를 식별하기 위하여 1회의 센싱 동작이 수행된다.

상기 과제를 이루기 위한 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 각각 멀티-비트를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이, 상기 셀 어레이의 비트 라인들에 연결되는 페이지 버퍼 회로, 상기 셀 어레이의 선택된 메모리 셀에 읽기 전압을 제공하기 위한 전압 발생기, 그리고 선택된 메모리 셀들에 대한 읽기 동작시, 제 1 데이터 상태를 식별하기 위한 제 1 읽기 전압에 대해 오프-셀로 센싱된 메모리 셀들을 선택하도록, 그리고 상기 선택된 오프-셀들에 제 2 읽기 전압을 제공하여 제 2 데이터 상태를 식별하기 위한 센싱 동작을 수행하도록 상기 페이지 버퍼 회로와 상기 전압 발생기를 제어하는 제어 로직을 포함한다.

상기 과제를 이루기 위한 본 발명의 올 비트 라인 구조를 갖는 불휘발성 메모리 장치의 읽기 방법은, 선택된 페이지에 대한 읽기 요청이 풀 페이지 읽기 모드인지 또는 부분 페이지 읽기 모드인지를 판단하는 단계, 상기 판단에 따라 상기 불휘발성 메모리 장치가 부분 페이지 읽기 동작 또는 풀 페이지 읽기 모드을 수행하도록 제어하는 단계, 그리고 상기 선택된 페이지의 일부 또는 모든 메모리 셀들에 저장된 데이터를 센싱하여 출력하는 단계를 포함하되, 상기 풀 페이지 읽기 모드에서는 하나의 프로그램 상태를 식별하기 위해서 서로 다른 읽기 전압들에 의한 적어도 2회의 센싱 동작이 수행되고, 상기 부분 페이지 읽기 모드에서는 상기 하나의 프로그램 상태를 식별하기 위해서는 단일 읽기 전압에 의한 1회의 센싱 동작이 수행된다.

본 발명에 따르면, 올 비트 라인 구조의 불휘발성 메모리 장치에서 부분 페이지 읽기 동작시에 고속의 읽기 동작이 가능하고, 읽기 데이터의 신뢰성을 높일 수 있다.

도 1은 본 발명에 따른 불휘발성 메모리 장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 셀 어레이 및 페이지 버퍼 회로의 구조를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 열 어드레싱 방법을 예시적으로 보여주는 도면이다.
도 4는 풀 페이지 읽기 모드시의 읽기 전압을 보여주는 도면이다.
도 5는 풀 페이지 읽기 모드의 순서를 보여주는 타이밍도이다.
도 6은 부분 페이지 읽기 모드시의 읽기 전압을 보여주는 도면이다.
도 7은 부분 페이지 읽기 모드시의 순서를 보여주는 타이밍도이다.
도 8은 본 발명에 따른 부분 페이지 읽기 모드의 다른 예를 보여주는 도면이다.
도 9는 풀 페이지 읽기 모드 및 부분 페이지 읽기 모드시에 인가되는 읽기 전압의 레벨을 각각 보여주는 파형도들이다.
도 10은 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 11은 도 10의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 12는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 도 12의 불휘발성 메모리 장치에 대한 입출력 특성을 보여주는 타이밍도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 15는 도 14의 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함한다.

셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼 회로(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 본 발명의 실시 예에 따른 셀 어레이(110)는 올 비트 라인(All Bit Line: ABL) 구조를 가진다.

행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(160)로부터의 전압을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.

페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼 회로(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)로 전달한다.

본 발명의 실시 예에 따른 페이지 버퍼 회로(130)는 올 비트 라인(All Bit Line) 구조의 셀 어레이(110)와 연결된다. 페이지 버퍼 회로(130)는 읽기 동작시 선택 워드 라인에 연결된 모든 메모리 셀들을 센싱할 수 있다. 이러한 읽기 모드를 풀 페이지 읽기 모드(Full page read mode)라 한다. 그리고 페이지 버퍼 회로(130)는 읽기 동작시 선택된 워드 라인에 연결된 메모리 셀들 중 일부분을 선택하여 센싱할 수 있다. 이러한 읽기 모드를 부분 페이지 읽기 모드(Partial page read mode)라 한다. 부분 페이지 읽기 모드에서, 페이지 버퍼 회로(130)는 비선택된 메모리 셀들의 비트 라인을 접지시킬 수 있다. 이러한 접지를 통해서 선택된 메모리 셀들의 비트 라인에 차폐(Shield)를 제공할 수 있다. 부분 페이지 읽기 모드는 선택된 페이지에 포함되는 메모리 셀들의 절반을 읽어내는 하프 페이지 읽기 모드(Half page read mode)나 1/4 페이지 단위로 읽어내는 쿼터 페이지 읽기 모드(Quarter page read mode) 등으로 더 세분화될 수 있다. 본 발명의 실시 예에서는 하프 페이지 읽기 모드(Half page read mode)가 부분 페이지 읽기 모드의 예로 사용될 것이다.

입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼 회로(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.

제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어(CMD) 및 어드레스(ADD)에 응답하여 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어한다. 제어 로직(150)은 읽기 동작시 센싱 노이즈를 줄이기 위한 방책으로 읽기 모드에 따라 다른 방식으로 선택된 메모리 셀들을 센싱하도록 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어한다.

예를 들면, 제어 로직(150)은 풀 페이지 읽기 모드에서는 코어스-파인 센싱(Coarse-Fine Sensing) 방식으로 선택된 메모리 셀들을 센싱하도록 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어한다. 또한, 제어 로직(150)은 부분 페이지 읽기 모드에서는 코어스-파인 센싱(Coarse-Fine Sensing) 방식과는 다른 센싱 방식으로 선택된 메모리 셀들을 센싱하도록 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어한다.

여기서, 코어스-파인 센싱(Coarse-Fine Sensing) 방식은 센싱 노이즈를 줄이기 위하여 선택된 메모리 셀들을 서로 다른 읽기 전압으로 연속하여 2번 센싱하는 방식을 말한다. 즉, 선택된 메모리 셀들을 타겟 레벨보다 낮은 레벨로 센싱되는 코어스 센싱(Coarse sensing) 동작이 먼저 수행된다. 그리고 코어스 센싱에 의해서 센싱된 셀들 중에서 오프-셀(Off-cell)들만을 선택된다. 그리고 선택된 오프-셀들이 타겟 레벨로 센싱되는 파인 센싱(Fine Sensing) 동작이 수행된다. 파인 센싱에 의해서 감지 및 래치되는 데이터가 최종 읽기 데이터로 출력된다. 올 비트 라인 구조에서, 코어스 센싱에 의해서 일부 온 셀(On-cell)들이 선택된다. 파인 센싱에서는 코어스 센싱에서 선택된 온 셀들이 배제되므로, 공통 소스 라인 노이즈(CSL Noise)가 감소될 수 있다.

제어 로직(150)은 부분 페이지 읽기 모드에서 파인 센싱(Fine Sensing) 동작만으로 선택된 메모리 셀들을 센싱하도록 페이지 버퍼 회로(130) 및 전압 발생기(160)를 제어한다. 부분 페이지 읽기 모드에서, 제어 로직(150)은 비선택된 비트 라인들이 접지되도록 페이지 버퍼 회로(130)를 제어할 것이다. 그리고 제어 로직(150)은 선택된 비트 라인들에 대한 프리차지(Precharge), 디벨럽(Develop) 등에 소요되는 시간을 풀 페이지 읽기 모드와는 다르게 설정할 수 있다.

전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(V_SSL, V_GSL)을 생성할 수 있다.

상술한 불휘발성 메모리 장치(100)는 풀 페이지 읽기 모드와 부분 페이지 읽기 모드에 따라 선택된 메모리 셀들을 다른 방식으로 센싱한다. 이러한 센싱 방식에 따라, 본 발명의 불휘발성 메모리 장치(100)는 공통 소스 라인 노이즈를 줄이고, 읽기 속도도 높일 수 있다.

도 2는 도 1의 셀 어레이(110)와 페이지 버퍼 회로(130)를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 셀 어레이(110)에는 짝수 번째 비트 라인들이 연속적인 열 어드레스로 할당되고, 홀수 번째 비트 라인들도 연속적인 열 어드레스로 할당된다.

셀 어레이(110)에는 복수의 비트 라인들(BL0~BLn-1)이 형성된다. 본 발명에 따른 셀 어레이(110)의 칼럼 어드레스는 짝수 번째 비트 라인과 홀수 번째 비트 라인이 비연속적인 값을 가진다. 즉, 짝수 번째 비트 라인과 홀수 번째 비트 라인은 서로 비연속적인 열 어드레스를 갖도록 어드레싱된다. 예를 들면, 하나의 페이지가 8KB 사이즈인 경우, 짝수 번째 비트 라인들(BL0, BL2, BL4, …)은 각각 열 어드레스들(0, 1, 2, …)로 어드레싱될 수 있다. 그리고 홀수 번째 비트 라인들(BL1, BL3, BL5, …)은 각각 열 어드레스들(4096, 4097, 4098, …)로 어드레싱될 수 있다.

페이지 버퍼 회로(130)는 비트 라인들(BL0~BLn-1) 각각에 연결되는 페이지 버퍼들(PB0~PBn-1)을 포함한다. 페이지 버퍼들(PB0~PBn-1)은 비트 라인들(BL0~BLn-1) 각각을 통하여 선택된 메모리 셀에 데이터를 기입하거나, 기입된 데이터를 센싱한다. 특히, 본 발명의 페이지 버퍼 회로(130)는 제어 로직(150)의 제어에 따라 비선택된 비트 라인들을 접지시킬 수 있는 접지 트랜지스터들(GTR0~GTRn-1)을 포함할 수 있다. 만일, 부분 페이지 읽기 모드에 대응하는 열 어드레스가 제공되면, 제어 로직(150)은 비선택된 비트 라인들을 접지시키도록 제어 신호들(DIS_E, DIS_O) 중 어느 하나를 활성화할 것이다.

여기서, 접지 트랜지스터들(GTR0~GTRn-1)이 페이지 버퍼 회로(130)의 내부에 형성되는 것으로 도시되었으나, 본 발명은 이에 국한되지 않는다. 접지 트랜지스터들(GTR0~GTRn-1)은 페이지 버퍼 회로(130)의 외부에 형성될 수 있을 것이다.

제어 로직(150)은 풀 페이지 읽기 모드 또는 부분 페이지 읽기 모드에 따라서 비선택된 비트 라인들을 접지시키기 위한 제어 신호들(DIS_E, DIS_O)을 출력한다. 풀 페이지 읽기 모드(Full page read mode)에서, 제어 로직(150)은 제어 신호들(DIS_E, DIS_O)을 비활성화한다. 반면, 부분 페이지 읽기 모드(예를 들면, 하프 페이지 읽기 모드)에서, 제어 로직(150)은 비선택된 비트 라인들을 접지와 연결하기 위하여 제어 신호들(DIS_E, DIS_O) 중 어느 하나를 활성화하게 될 것이다. 제어 로직(150)은 명령어 또는 어드레스(ADD)를 참조하여 제어 신호들(DIS_E, DIS_O)에 대한 활성화 여부를 결정할 수 있다.

이상의 구조를 통해서 본 발명의 불휘발성 메모리 장치(100)는 부분 페이지 읽기 모드에서는 비선택된 비트 라인들이 접지된다. 따라서, 선택된 비트 라인에 차폐를 제공할 수 있다. 또한, 상술한 열 어드레스 구조에 따라 부분 페이지 읽기 모드에서 센싱된 데이터는 즉시 외부로 출력될 수 있다.

도 3은 비트 라인들에 대한 어드레싱 방법을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 8KB 사이즈의 페이지가 한번에 프로그램되는 올 비트 라인 구조(All bit line)에서의 열 어드레싱 방식이 예시적으로 설명될 것이다.

짝수 번째 비트 라인들(BL0, BL2, BL4, …, BL8186, BL8188, BL8190)은 열 어드레스(0, 1, 2, … ,4093, 4094, 4095)로 각각 어드레싱된다. 그리고 홀수 번째 비트 라인들(BL1, BL3, BL5, …, BL8187, BL8189, BL8191)은 열 어드레스(4096, 4097, 4098, … , 8189, 8190, 8191)로 각각 어드레싱된다. 짝수 번째 비트 라인들이 선택되는 부분 페이지 읽기 모드시, 짝수 번째 비트 라인들을 통해서 센싱된 데이터는 연속된 복수의 섹터들을 구성할 수 있을 것이다. 따라서, 홀수 번째 비트 라인의 센싱 여부와는 무관하게 짝수 번째 비트 라인들로 센싱된 데이터가 출력될 수 있을 것이다.

여기서, 어드레싱을 통해서 외부에서 선택될 수 있는 메인 영역의 비트 라인들에 대해서만 이러한 어드레싱 방식이 적용되는 것으로 설명되었으나, 본 발명은 여기에만 국한되지 않는다. 즉, 스페어 영역(Spare area)에 대한 비트 라인들의 읽기도 메인 영역에서와 동일한 형태로 제어될 수 있다. 스페어 영역의 비트 라인들에 대해서도 부분 페이지 읽기 모드가 적용될 수 있고, 비선택된 비트 라인은 접지되도록 제어될 수 있다. 즉, 스페어 영역의 비트 라인들은 짝수 번째 비트 라인들에 대응하는 제 1 스페어 비트 라인(Spare 1st Half)과 홀수 번째 비트 라인들에 대응하는 제 2 스페어 비트 라인(Spare 2nd Half)을 포함할 수 있다.

스페어 영역에는 메인 영역의 데이터에 대한 제어 정보에 해당하는 메타 데이터(Meta data), 플레그 비트(Flag bit) 등이 저장된다. 따라서, 제 1 스페어 비트 라인(Spare 1st Half)을 통해서 센싱되는 데이터는 짝수 번째 비트 라인들(BL0, BL2, BL4, …, BL8186, BL8188, BL8190)을 통해서 센싱된 메인 데이터에 대한 충분한 제어 정보를 제공할 수 있도록 구성되어야 한다. 또한, 제 2 스페어 비트 라인(Spare 2nd Half)을 통해서 센싱되는 데이터는 홀수 번째 비트 라인들(BL1, BL3, BL5, …, BL8187, BL8189, BL8191)을 통해서 센싱된 메인 데이터에 대한 충분한 제어 정보를 제공할 수 있도록 구성되어야 한다.

프로그램 동작시, 제 1 스페어 비트 라인(Spare 1st Half)에 대응하는 스페어 영역의 메모리 셀들에는 짝수 번째 비트 라인들에 대응하는 메인 데이터에 대한 제어 정보가 프로그램될 것이다. 그리고 제 2 스페어 비트 라인(Spare 2nd Half)에 대응하는 메모리 셀들에는 홀수 번째 비트 라인들에 대응하는 메인 데이터에 대한 제어 정보가 프로그램될 것이다.

도 4는 본 발명의 풀 페이지 읽기 모드를 설명하기 위한 도면이다. 도 4를 참조하면, 풀 페이지 읽기 모드시 전압 발생기(160)는 코어스-파인 센싱(Coarse-Fine Sensing)을 위한 읽기 전압들(Vrd1_C, Vrd1_F, Vrd2_C, Vrd2_F, Vrd3_C, Vrd3_F)을 생성한다. 풀 페이지 읽기 모드시의 동작을 설명하기 위하여 2-비트 멀티 레벨 셀(2-bit MLC)을 예로 들어 설명하기로 한다.

제 1 페이지(1st page, 또는 MSB page) 읽기 동작 (a)에서, 전압 발생기(160)는 코어스 센싱(Coarse Sensing)을 위한 코어스 읽기 전압(Vrd2_C)을 생성한다. 생성된 코어스 읽기 전압(Vrd2_C)은 전압 발생기(160)로부터 행 디코더(120)를 경유하여 선택된 워드 라인에 제공될 것이다. 그리고 페이지 버퍼 회로(130)에서는 선택된 메모리 셀들의 비트 라인을 감지한다. 페이지 버퍼 회로(130)는 코어스 읽기 전압(Vrd2_C)이 워드 라인에 인가될 때 턴-오프 상태로 유지되는 메모리 셀들(이하, 오프-셀) 만을 선택한다. 코어스 센싱(Coarse Sensing)의 목적은 상대적으로 낮은 코어스 읽기 전압(Vrd2_C)이 제공될 때, 오프-셀(Off-cell)들을 선별하기 위한 것이다.

코어스 센싱(Coarse sensing)을 통해서 선택된 메모리 셀들에 대해서 파인 센싱(Fine Sensing)이 수행된다. 결국, 문턱 전압이 코어스 읽기 전압(Vrd2_C)보다 높은 메모리 셀들이 코어스 센싱에 의해서 선택되고, 선택된 메모리 셀들에 대해서 파인 읽기 전압(Vrd2_F)에 의한 파인 센싱(Fine sensing)이 수행된다. 전압 발생기(160)는 파인 센싱(Fine sensing)을 위한 파인 읽기 전압(Vrd2_F)을 생성한다. 행 디코더(120)는 전압 발생기(160)로부터의 파인 읽기 전압(Vrd2_F)을 선택된 워드 라인으로 전달한다. 그리고 페이지 버퍼 회로(130)는 파인 읽기 전압(Vrd2_F)에 의해서 메모리 셀들에 저장된 데이터를 감지 및 래치하게 될 것이다. 그리고 페이지 버퍼 회로(160)는 파인 센싱에 의해서 감지된 데이터를 선택된 메모리 셀들로부터의 독출 데이터로 출력할 것이다.

풀 페이지 읽기 모드에서, 모든 비트 라인들이 동시에 선택되고 감지된다. 따라서, 상대적으로 공통 소스 라인 노이즈(CSL Noise)가 커지게 된다. 하지만, 코어스-파인 센싱의 실시에 따라 공통 소스 라인 노이즈는 줄일 수 있다. 즉, 코어스 센싱을 통해서 오프-셀들만이 일차적으로 선택되고, 선택된 오프-셀들에 대한 파인 센싱이 수행된다. 결국, 파인 센싱에 의해서 읽혀진 데이터가 출력되므로 모든 비트 라인을 선택함에 따라 발생하는 공통 소스 라인 노이즈(CSL Noise)는 차단될 수 있다.

제 2 페이지 읽기 동작 (b)에서 코어스-파인 센싱은 다음과 같이 수행된다. 불휘발성 메모리 장치(100)는 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 동작에서는 읽기 전압들(Vrd1_C, Vrd1_F)에 의한 코어스-파인 센싱을 수행한다. 그리고 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 읽기 동작에서 불휘발성 메모리 장치(100)는 읽기 전압들(Vrd3_C, Vrd3_F)에 의한 코어스-파인 센싱을 수행한다. 제 2 페이지 읽기 동작 (b)은 LSB 페이지를 읽기 위한 절차라는 점, 그리고 읽기 전압들(Vrd1_C, Vrd1_F, Vrd3_C, Vrd3_F)의 레벨이 읽기 전압들(Vrd2_C, Vrd2_F)과 다르다. 그러나 상술한 차이점을 제외하면, 제 2 페이지 읽기 동작 (b)의 기본적인 절차는 제 1 페이지 읽기 동작(a)과 동일하다. 따라서, 제 2 페이지 읽기 동작 (b)의 상세한 설명은 생략하기로 한다.

본 발명에 따른 코어스-파인 센싱에 따르면, 코어스 센싱 시에는 모든 비트 라인이 선택된다. 코어스 센싱을 통해서, 상대적으로 낮은 코어스 읽기 전압(Vrd1_C, Vrd2_C, Vrd3_C)을 통해서 오프-셀들만이 선택된다. 이어지는 파인 센싱에서는 코어스 센싱에 의해서 선택된 오프-셀들에 대한 센싱 동작이 수행된다. 따라서, 본 발명의 코어스-파인 센싱을 적용하면 올 비트 라인 구조에서 비트 라인의 동시 선택에 따른 공통 소스 라인 노이즈는 차단이 가능하다.

도 5는 본 발명의 풀 페이지 읽기 모드를 간략히 보여주기 위한 타이밍도이다. 도 5를 참조하면, 풀 페이지 읽기 모드 모드는 코어스 센싱(Coarse sensing)과 파인 센싱(Fine sensing)을 포함한다.

코어스 센싱 동작 및 파인 센싱 동작은 각각 비트 라인 프리차지 단계(BL PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)를 포함한다. 코어스 센싱 동작에서, 모든 비트 라인들은 프리차지 시간(tPRE_1F) 동안 프리차지된다. 그리고 프리차지된 비트 라인들의 전압이 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_1F) 동안 변화한다. 그리고, 래치 시간(tLAT_1F) 동안에 비트 라인의 전압 변화가 감지되고, 페이지 버퍼들(PB0~PBn-1)에 래치된다. 코어스 센싱을 통해서 래치된 데이터를 참조하여 오프-셀들이 선별된다. 그리고 선별된 오프-셀들에 한하여 파인 센싱이 수행될 것이다.

파인 센싱 동작에서, 코어스 센싱에 의해서 선별된 메모리 셀들의 비트 라인들이 선택된다. 그리고, 선택된 비트 라인들이 프리차지 시간(tPRE_2F) 동안 프리차지된다. 그리고 프리차지된 비트 라인들의 전압이 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_2F) 동안 변화한다. 그리고, 래치 시간(tLAT_2F) 동안에 비트 라인의 전압 변화가 감지되고, 페이지 버퍼들(PB0~PBn-1)에 래치된다. 이때, 페이지 버퍼들(PB0~PBn-1)에 저장된 데이터가 독출 데이터로 출력될 수 있다.

도 6은 부분 페이지 읽기 모드를 간략히 보여주는 도면이다. 도 6을 참조하면, 부분 페이지 읽기 모드시에는 풀 페이지 읽기 모드의 파인 센싱에서 사용된 읽기 전압(Vrd1_F, Vrd2_F, Vrd3_F)이 사용될 수 있다. 즉, 부분 페이지 읽기 모드에서는 하나의 프로그램 상태를 식별하기 위해서 한 번의 센싱 동작(예를 들면, 파인 센싱 동작)만이 수행될 수 있다.

제 1 페이지(1st page, 또는 MSB page) 읽기 동작 (a)에서, 전압 발생기(160)는 파인 읽기 전압(Vrd2_F)을 생성한다. 생성된 파인 읽기 전압(Vrd2_F)은 행 디코더(120)를 경유하여 선택된 워드 라인에 제공될 것이다. 그리고 페이지 버퍼 회로(130)는 선택된 메모리 셀들의 비트 라인들을 감지한다. 그리고 페이지 버퍼 회로(130)는 파인 센싱에 의해서 감지된 데이터를 래치한다. 페이지 버퍼 회로(130)는 래치된 데이터를 독출 데이터로 출력할 것이다.

제 2 페이지(2nd page, 또는 LSB page) 읽기 동작 (b)에서, 불휘발성 메모리 장치(100)는 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 센싱 동작을 수행한다. 여기서, 불휘발성 메모리 장치(100)는 파인 센싱 동작을 위한 파인 읽기 전압(Vrd1_F)에 의한 파인 센싱만을 수행할 수 있다. 그리고 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 읽기 동작에서, 불휘발성 메모리 장치(100)는 파인 읽기 전압(Vrd3_F)에 의한 파인 센싱만을 수행할 수 있다. 제 2 페이지 읽기 동작 (b)은 LSB 페이지를 읽기 위한 절차라는 점, 그리고 파인 읽기 전압들(Vrd1_F, Vrd3_F)의 레벨이 파인 읽기 전압(Vrd2_F)과 다르다는 점을 제외하면, 기본적으로는 제 1 페이지 읽기 동작(a)과 동일하다.

부분 페이지 읽기 모드에서는, 선택된 페이지의 비트 라인들 중 일부분(예를 들면, 이븐 비트 라인들)만이 센싱된다. 부분 페이지 읽기 모드에서 공통 소스 라인(CSL) 노이즈에 대한 읽기 마진이 풀 페이지 읽기 모드보다 상대적으로 크다. 따라서, 하나의 프로그램 상태를 식별하기 위해서 코어스-파인 센싱과 같이 2회 이상의 센싱 동작 없이도 데이터의 신뢰성은 보장될 수 있다. 따라서, 부분 페이지 읽기 모드에서는 코어스-센싱 동작없이 파인 센싱 동작만으로 데이터를 읽을 수 있다.

여기서, 부분 페이지 읽기 모드시에, 풀 페이지 읽기 모드시에 사용되는 파인 읽기 전압(Vrd1_F, Vrd2_F, Vrd3_F)이 사용되는 것으로 설명되었다. 그러나 본 발명은 이에 국한되지 않는다. 부분 페이지 읽기 모드에서, 풀 페이지 읽기 모드에서 사용되는 읽기 전압들과 전혀 다른 레벨의 전압이 사용될 수도 있다.

도 7은 본 발명의 부분 페이지 읽기 모드시에 수행되는 센싱 동작을 간략히 보여주는 타이밍도이다. 도 7을 참조하면, 부분 페이지 읽기 동작 모드에서는 코어스 센싱은 생략되고 파인 센싱(Fine sensing)만이 수행된다. 그러나, 이때 수행되는 파인 센싱(Fine sensing) 동작에서의 타임 파라미터(Time parameter)는 풀 페이지 읽기 모드에서의 파인 센싱 동작에서의 타임 파라미터와는 다르다. 좀더 자세히 설명하면 다음과 같다.

파인 센싱 동작은 비트 라인 프리차지 단계(BL PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)를 포함한다. 부분 페이지 읽기 모드에서 수행되는 파인 센싱 동작에서는 열 어드레스에 의해서 선택된 비트 라인들만이 프리차지된다. 선택된 비트 라인들은 프리차지 시간(tPRE_2H) 동안 프리차지된다. 그리고 프리차지된 비트 라인들의 전압이 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_2H) 동안 변화한다. 그리고, 래치 시간(tLAT_2H) 동안에 비트 라인의 전압 변화가 감지된다. 비트 라인들의 전압 변화에 따라 메모리 셀들에 저장된 데이터가 페이지 버퍼들(PB0~PBn-1) 중 일부에 래치된다. 이때, 페이지 버퍼들(PB0~PBn-1)에 저장된 데이터가 독출 데이터로 출력될 수 있다.

여기서, 부분 페이지 읽기 모드에서 배제된 비선택 비트 라인들은 접지 트랜지스터에 의해서 접지된다. 그리고 선택된 비트 라인들만이 프리차지될 것이다. 접지된 비선택 비트 라인들과의 커플링을 고려하면, 선택된 비트 라인들의 프리차지 시간이나 디벨럽 시간은 증가될 수 있다. 부분 페이지 읽기 모드에서의 프리차지 속도 및 디벨럽 속도는 모든 비트 라인들이 동시에 프리차지되는 풀 페이지 읽기 모드보다 늦어지게 될 것이다. 이러한 조건을 고려하여, 부분 페이지 읽기 모드에서의 타임 파라미터들(tPRE_2H, tDEV_2H, tLAT_2H)이 설정되어야 할 것이다.

상술한 설명에 따르면, 부분 페이지 읽기 모드에서의 타임 파라미터들(tPRE_2H, tDEV_2H, tLAT_2H)에 대한 조정 과정이 필요함을 의미한다. 명령어/어드레스를 통해서 부분 페이지 읽기 모드가 설정되는 경우, 명령어/어드레스에 응답하여 상술한 타임 파라미터들(tPRE_2H, tDEV_2H, tLAT_2H)의 최적화 설정이 수행될 것이다. 그리고 센싱 동작이 수행될 것이다. 또는, 셋 피쳐(Set feature)의 설정을 통해서 읽기 모드가 결정되는 경우라면, 셋 피쳐의 설정 동작을 통해서 상술한 부분 페이지 읽기 모드에서의 타임 파라미터들(tPRE_2H, tDEV_2H, tLAT_2H)의 조정이 수행될 것이다.

도 8은 본 발명의 다른 실시 예를 설명하기 위한 도면이다. 도 8을 참조하면, 부분 페이지 읽기 모드의 제 2 페이지 읽기 동작에서는 공통 소스 라인 노이즈(CSL noise) 구간이 매우 커지게 된다.

프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 읽기 동작에서, 파인 읽기 전압(Vrd3_F)에 의한 파인 센싱이 수행된다. 여기서, 부분 페이지 읽기 모드에서 선택된 모든 비트 라인을 프리차지 및 센싱하게 되면, CSL 노이즈가 발생할 수 있다. 그러나, 이미 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 센싱이 완료된 이후이기 때문에 센싱 결과를 이용한 소거 셀들에 대한 배제가 가능하다. 즉, 파인 읽기 전압(Vrd1_F)보다 낮은 문턱 전압을 가지는 메모리 셀들을 선택하여 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 파인 읽기 동작에서 배제시킬 수 있음을 의미한다.

즉, 파인 읽기 전압(Vrd1_F)으로 독출된 메모리 셀들 중 온 셀들을 파인 읽기 전압(Vrd3_F)에 의한 센싱 동작에서는 배제시킴으로 노이즈를 감소시킬 수 있다.

도 9는 본 발명에 따른 읽기 모드에서의 워드 라인 전압을 간략히 보여주는 파형도이다. 도 9를 참조하면, 풀 페이지 읽기 모드와 부분 페이지 읽기 모드에서 제 2 페이지(2nd page, 또는 LSB page)를 읽기 위해 제공되는 워드 라인 전압의 파형은 서로 다르다.

먼저, 풀 페이지 읽기 모드에서, 코어스-파인 센싱을 위한 읽기 전압이 선택된 워드 라인에 인가된다. 타임 구간(to~t1) 동안에 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 센싱 동작이 수행된다. 선택된 워드 라인(예를 들면, WL<1>)으로는 코어스 센싱과 파인 센싱을 위한 읽기 전압들(Vrd1_C, Vrd1_F)이 순차적으로 인가된다. 그리고 타임 구간(t1~t2)에 선택된 워드 라인은 디스차지된다. 타임 구간(t2~t3) 동안에, 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 센싱 동작이 수행된다. 선택된 워드 라인(예를 들면, WL<1>)으로는 코어스 센싱과 파인 센싱을 위한 읽기 전압들(Vrd3_C, Vrd3_F)이 순차적으로 인가된다.

부분 페이지 읽기 모드에서, 파인 센싱을 위한 읽기 전압이 선택된 워드 라인에 인가된다. 타임 구간(to~t1) 동안에 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 센싱 동작이 수행된다. 선택된 워드 라인(예를 들면, WL<1>)으로는 파인 센싱을 위한 파인 읽기 전압(Vrd1_F)이 인가된다. 그리고 타임 구간(t1~t2)에 선택된 워드 라인은 디스차지된다. 타임 구간(t2~t3) 동안에, 프로그램 상태(P2)와 프로그램 상태(P3)를 식별하기 위한 센싱 동작이 수행된다. 선택된 워드 라인(예를 들면, WL<1>)으로는 파인 센싱을 위한 파인 읽기 전압(Vrd3_F)이 인가된다.

이상의 파형도에서는 부분 페이지 읽기 모드에서 워드 라인 전압을 예시적으로 도시하였다. 부분 페이지 읽기 모드에서의 파형이나 펄스 폭은 목적에 따라 변경될 수 있을 것이다.

도 10은 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 10을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 3 방향(z)을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.

각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.

도 11은 도 10의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 11을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.

메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.

기판(111) 상에, 제 1 방향(x)을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 3 방향(z)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 3 방향(z)을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, 제 2 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 3 방향(z)을 따라 제공되는 마지막 절연 물질(112)의 제 3 방향(z) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.

예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 2 방향(y)을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향(x)으로 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(321)이 각각 제공된다. 예시적으로, 드레인들(321)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(321)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인들(321)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인들(321)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(321) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(321)과 연결된다. 예시적으로, 드레인들(321) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 12는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 본 발명의 메모리 시스템(200)은 메모리 컨트롤러(210)와 불휘발성 메모리 장치(220)를 포함한다. 특히, 메모리 컨트롤러(210)는 명령어를 통해서 불휘발성 메모리 장치(220)의 읽기 모드를 선택할 수 있다.

메모리 컨트롤러(210)는 호스트(Host)로부터의 읽기 요청을 디코딩한다. 메모리 컨트롤러(210)는 호스트(Host)로부터의 읽기 요청이 풀 페이지 읽기 모드에 대응하는지 또는 부분 페이지 읽기 모드에 대응하는지를 판단한다. 만일, 읽기 요청이 풀 페이지 읽기 모드에 대응하는 경우, 메모리 컨트롤러(210)는 풀 페이지 읽기 명령어(FPRD_CMD)를 불휘발성 메모리 장치(220)에 제공할 것이다. 반면, 읽기 요청이 부분 페이지 읽기 요청에 대응하는 경우, 메모리 컨트롤러(210)는 부분 페이지 읽기 명령어(PPRD_CMD)를 불휘발성 메모리 장치(220)에 전달한다.

불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)로부터의 읽기 명령어(FPRD_CMD, 또는 PPRD_CMD)를 참조하여 메모리 셀들을 액세스한다. 만일, 메모리 컨트롤러(210)로부터 제공되는 명령어가 풀 페이지 읽기 모드에 대응하는 경우, 불휘발성 메모리 장치(220)는 선택된 페이지의 모든 메모리 셀들을 센싱한다. 이때, 선택된 페이지의 메모리 셀들은 코어스-파인 센싱 방식으로 읽혀질 수 있다. 반면, 메모리 컨트롤러(210)로부터 제공되는 명령어가 부분 페이지 읽기 모드에 대응하는 경우, 불휘발성 메모리 장치(220)는 선택된 페이지의 일부 메모리 셀들을 센싱한다. 이때, 선택된 메모리 셀들은 코어스-파인 센싱 방식이 아닌 파인 센싱 방식으로만 읽혀질 수 있다. 물론, 부분 페이지 읽기 모드에서 파인 센싱을 위한 타임 파라미터는 코어스-파인 센싱 방식에서 사용된 값이 아닌, 조정된 값으로 수행되어야 할 것이다.

도 13은 도 12의 읽기 명령어를 예시적으로 보여주는 타이밍도이다. 도 13을 참조하면, 풀 페이지 읽기 모드(Full page read mode)에서의 명령어 입력 시퀀스와 부분 페이지 읽기 모드에서의 명령어 입력 시퀀스를 각각 도시되어 있다.

풀 페이지 읽기 모드에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 일반적인 페이지 읽기 명령어를 제공할 수 있다. 예를 들면, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 명령어/어드레스 시퀀스(00h-Address-30h)를 제공할 수 있다. 그러면, 불휘발성 메모리 장치(220)는 어드레스(Address)에 대응하는 페이지를 선택하여 코어스-파인 방식으로 센싱한다. 불휘발성 메모리 장치(220)는 센싱된 풀 페이지 데이터를 래치한 뒤, 일정 사이클 이후에 풀 페이지 데이터(Full page data)로 출력할 것이다.

반면, 부분 페이지 읽기 모드에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 부분 페이지 읽기 명령어(PPRD_CMD)를 제공할 수 있다. 예를 들면, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 명령어/어드레스 시퀀스(00h-Address-40h)를 제공할 수 있다. 그러면, 불휘발성 메모리 장치(220)는 어드레스(Address)에 대응하는 페이지를 선택하여 파인 센싱 방식으로 액세스한다. 불휘발성 메모리 장치(220)는 센싱된 부분 페이지 데이터를 래치한 뒤, 일정 사이클 이후에 부분 페이지 데이터(Partial page data)로 출력할 것이다.

부분 페이지 읽기 모드에서, 센싱된 부분 페이지 데이터는 래치되는 즉시 외부로 출력될 수 있다. 따라서, 하나의 페이지 전체의 센싱이 완료되기 이전에 센싱이 완료된 부분 페이지 데이터가 출력될 수 있다. 따라서, 부분 페이지 데이터의 출력 시점은 풀 페이지 데이터의 출력 시점과 거의 차이없이 출력되거나, 혹은 더 빨리 출력될 수도 있을 것이다. 왜냐하면, 타임 파라미터가 달라진다 해도, 부분 페이지 읽기 모드에서는 파인 센싱만을 수행하기 때문이다. 즉, 센싱 시간의 감소로 부분 페이지 데이터의 출력 시점은 앞당겨질 수 있을 것이다.

도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 14를 참조하면, 본 발명의 메모리 시스템(300)은 메모리 컨트롤러(310)와 불휘발성 메모리 장치(320)를 포함한다. 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)의 읽기 모드를 셋 피쳐(Set feature) 명령을 통해서 설정할 수 있다.

메모리 컨트롤러(310)는 호스트(Host)로부터의 읽기 요청을 디코딩한다. 메모리 컨트롤러(310)는 호스트(Host)로부터의 읽기 요청이 풀 페이지 읽기 모드에 대응하는지 또는 부분 페이지 읽기 모드에 대응하는지를 판단한다. 만일, 읽기 요청이 풀 페이지 읽기 모드에 대응하는 경우, 메모리 컨트롤러(310)는 일반적인 페이지 읽기 명령어를 불휘발성 메모리 장치(320)에 제공할 것이다. 반면, 읽기 요청이 부분 페이지 읽기 요청에 대응하는 경우, 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)에 셋 피쳐 명령을 전달하여 부분 페이지 읽기 모드에 대응하는 셋 피쳐로 전환한다. 셋 피쳐의 설정이 완료되면, 메모리 컨트롤러(310)는 불휘발성 메모리 장치에 읽기 명령어와 어드레스를 전달하게 될 것이다.

불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)로부터의 셋 피쳐 명령어를 참조하여 읽기 모드를 수행하기 위한 제반 파라미터를 설정한다. 만일, 셋 피쳐 명령이 제공되기 이전의 디폴트 상태에서는, 불휘발성 메모리 장치(320)의 읽기 모드는 풀 페이지 읽기 모드에 대응하는 셋 피쳐를 가진다. 그러나, 셋 피쳐 명령이 제공되면, 불휘발성 메모리 장치(320)는 부분 페이지 읽기 모드를 수행하기 위한 설정들로 조정된다. 또한, 셋 피쳐를 풀 페이지 읽기 모드를 위한 설정으로 복귀시키는 명령에 의해서 불휘발성 메모리 장치(320)의 설정은 디폴트 상태로 조정될 수 있다.

도 15는 도 14의 메모리 시스템의 동작을 간략히 보여주는 순서도이다. 도 15를 참조하면, 불휘발성 메모리 장치(320, 도 14 참조)는 내부에 설정된 셋 피쳐 값을 참조하여 메모리 컨트롤러(310)로부터의 읽기 명령어를 수행한다. 여기서, 셋 피쳐 명령어에 의해서 이미 불휘발성 메모리 장치(320)의 읽기 모드는 설정된 것으로 가정한다.

단계 S110에서, 불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)로부터 읽기 명령을 제공받는다. 불휘발성 메모리 장치(320)가 제공받는 읽기 명령어 시퀀스에는 읽기 모드의 선택 정보를 포함하지 않을 것이다.

단계 S120에서, 불휘발성 메모리 장치(320)는 제공받은 읽기 명령어를 수행하기 위해, 이미 설정된 읽기 모드를 확인한다. 불휘발성 메모리 장치(320)는 이전에 설정된 셋 피쳐(Set feature)가 풀 페이지 읽기 모드인지 또는 부분 페이지 읽기 모드인지를 확인한다. 설정된 셋 피쳐가 풀 페이지 읽기 모드(또는, 디폴트 상태)에 대응하는 경우, 절차는 단계 S130으로 이동한다. 반면, 설정된 셋 피쳐가 부분 페이지 읽기 모드이면 절차는 단계 S140으로 이동한다.

단계 S130에서, 불휘발성 메모리 장치(320)는 입력된 어드레스에 대응하는 메모리 셀들을 풀 페이지 읽기 모드에 따라서 센싱 및 출력한다. 풀 페이지 읽기 모드에 따라, 불휘발성 메모리 장치(320)는 선택된 메모리 셀들을 코어스-파인 방식으로 센싱한다. 불휘발성 메모리 장치(320)가 센싱된 데이터를 출력하면, 요청된 데이터 읽기는 종료된다.

단계 S140에서, 불휘발성 메모리 장치(320)는 입력된 어드레스에 대응하는 메모리 셀들을 부분 페이지 읽기 모드에 따라서 센싱 및 출력한다. 부분 페이지 읽기 모드에 따라 선택된 메모리 셀들을 센싱할 때, 읽기 전압으로는 파인 센싱에 대응하는 전압이 제공될 수 있다. 그리고, 제 2 페이지 이상의 멀티 비트 페이지를 읽는 경우에는 공통 소스 라인 노이즈를 최소화하기 위한 도 8에서 설명한 방식으로 데이터를 센싱할 수 있다.

이상의 불휘발성 메모리 장치(320)의 읽기 동작에 따라 선택된 페이지의 데이터는 풀 페이지 읽기 모드 또는 부분 페이지 읽기 모드에 따라 센싱되고 출력될 수 있다.

도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 16을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.

SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

SSD 컨트롤러(1210)는 호스트(1100)로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 풀 페이지 읽기 모드 중 어느 하나를 선택한다. 그리고, SSD 컨트롤러(1210)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 불휘발성 메모리 장치(1230)를 제어할 수 있다. 예를 들면, SSD 컨트롤러(1210)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 불휘발성 메모리 장치(1230)를 제어할 수 있다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.

버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치는 실질적으로 도 1에서 설명된 것과 동일하게 구성될 수 있다.

도 17은 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200)와 플래시 메모리(2100)를 포함할 수 있다.

플래시 메모리(2100)는 도 1의 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 따라서, 플래시 메모리(2100)에 대한 구체적인 설명은 생략하기로 한다.

메모리 컨트롤러(2200)는 플래시 메모리(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.

메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

메모리 컨트롤러(2100)는 호스트로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 풀 페이지 읽기 모드 중 어느 하나를 선택한다. 그리고, 메모리 컨트롤러(2100)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 플래시 메모리(2100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(2100)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 플래시 메모리(2100)를 제어할 수 있다.

본 발명에 따른 메모리 시스템(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.

도 18은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.

또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.

플래시 컨트롤러(3200)는 호스트로부터 읽기 요청을 디코딩하여, 부분 페이지 읽기 모드 및 풀 페이지 읽기 모드 중 어느 하나를 선택한다. 그리고, 플래시 컨트롤러(3200)는 대응하는 읽기 모드에 따라 메모리 셀들을 액세스하도록 플래시 메모리(3100)를 제어할 수 있다. 예를 들면, 플래시 컨트롤러(3100)는 특정한 읽기 명령어(예를 들면, 부분 페이지 읽기 명령어)나, 셋 피쳐를 설정하도록 플래시 메모리(3100)를 제어할 수 있다.

본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.

도 19는 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.

도 19에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.

플래시 메모리 장치(4100)는 올-비트 라인 구조로 형성되는 셀 어레이를 포함할 것이다. 그리고, 부분 페이지 읽기 모드를 추가적으로 수행할 수 있다. 부분 페이지 읽기 모드에서, 플래시 메모리 장치(4100)는 비선택된 비트 라인을 접지시키고, 선택된 비트 라인에 대해서는 파인 센싱만을 수행하도록 구성될 수 있다.

본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.

본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

110 : 셀 어레이 120 : 행 디코더
130 : 페이지 버퍼 회로 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
210, 310 : 메모리 컨트롤러 220, 320 : 불휘발성 메모리 장치
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치 2100 : 플래시 메모리
2200 : 메모리 컨트롤러 2210 : CPU
2220 : 호스트 인터페이스 2230 : SRAM
2240 : ECC 2260 : 메모리 인터페이스
3100 : 플래시 메모리 3200 : 플래시 인터페이스
4100 : 플래시 메모리 4200 : 메모리 컨트롤러
4300 : 모뎀 4400 : 시스템 버스
4500 : 마이크로 프로세서 4600 : 유저 인터페이스
4700 : 배터리

Claims

올 비트 라인 구조로 복수의 비트 라인들에 연결되는 셀 어레이;
상기 복수의 비트 라인들 각각에 연결되는 페이지 버퍼 회로; 그리고
제 1 읽기 모드시, 선택 페이지의 짝수 및 홀수 열에 대응하는 메모리 셀들을 센싱하도록, 제 2 읽기 모드시 상기 선택 페이지의 메모리 셀들 중 짝수 및 홀수 열들 중 어느 하나에 대응하는 메모리 셀들을 센싱하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하되,
상기 제 1 읽기 모드에서는 하나의 데이터 상태를 식별하기 위해서 적어도 2회의 센싱 동작이 수행되고, 상기 제 2 읽기 모드에서는 상기 하나의 데이터 상태를 식별하기 위하여 1회의 센싱 동작이 수행되는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 페이지 버퍼 회로는 상기 제 2 읽기 모드에서 상기 선택 페이지의 메모리 셀들 중 비선택된 열에 대응하는 비트 라인들을 접지시키는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 제 1 읽기 모드에서, 어느 하나의 데이터 상태를 식별하기 위하여 상기 선택 페이지에 포함되는 메모리 셀들의 워드 라인으로는 제 1 읽기 전압과, 그리고 상기 제 1 읽기 전압과는 다른 제 2 읽기 전압이 제공되는 불휘발성 메모리 장치.
제 3 항에 있어서,
상기 제 2 읽기 전압에 의한 센싱 동작시에는 상기 제 1 읽기 전압에 의해서 오프-셀로 식별된 메모리 셀들이 센싱되는 불휘발성 메모리 장치.
제 3 항에 있어서,
상기 제 2 읽기 모드에서, 어느 하나의 데이터 상태를 식별하기 위하여 상기 선택 페이지의 워드 라인으로는 상기 제 2 읽기 전압이 제공되는 불휘발성 메모리 장치.
제 5 항에 있어서,
상기 제 2 읽기 모드에서는 상기 선택된 메모리 셀들의 비트 라인들을 센싱하기 위한 타임 파라미터를 상기 제 1 읽기 모드와는 달리 설정되는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 제 1 읽기 모드 또는 상기 제 2 읽기 모드는 읽기 명령어 또는 셋 피쳐의 설정을 통해서 선택되는 불휘발성 메모리 장치.
각각 멀티-비트를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이;
상기 셀 어레이의 비트 라인들에 연결되는 페이지 버퍼 회로;
상기 셀 어레이의 선택된 메모리 셀에 읽기 전압을 제공하기 위한 전압 발생기; 그리고
선택된 메모리 셀들에 대한 읽기 동작시, 제 1 데이터 상태를 식별하기 위한 제 1 읽기 전압에 대해 오프-셀로 센싱된 메모리 셀들을 선택하도록, 그리고 상기 선택된 오프-셀들에 제 2 읽기 전압을 제공하여 제 2 데이터 상태를 식별하기 위한 센싱 동작을 수행하도록 상기 페이지 버퍼 회로와 상기 전압 발생기를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
제 8 항에 있어서,
상기 제 1 데이터 상태 및 상기 제 2 데이터 상태는 상기 선택된 메모리 셀들의 최상위 비트(MSB) 페이지의 읽기 시에 식별되는 논리 상태인 것을 특징으로 하는 불휘발성 메모리 장치.
제 8 항에 있어서,
상기 제어 로직은 상기 제 2 데이터 상태를 식별하기 위한 센싱 동작시에 상기 제 1 읽기 전압에 대해 온-셀로 센싱된 메모리 셀들의 비트 라인의 프리차지를 차단하도록 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.