CN103106924A - 读取存储单元的方法和使用该方法的非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件的软判决读取方法包含：接收软判决读取命令；向被选字线施加读取电压；对分别连接到该被选字线的被选存储单元的位线进行预充电；以及连续地感测该被选存储单元的状态。位线的预充电电压和供应到被选字线的读取电压在感测被选存储单元的状态期间不改变。

Description

读取存储单元的方法和使用该方法的非易失性存储器件
相关申请的交叉引用
本申请要求2011年9月29日提交的韩国专利申请第10-2011-0098809号的优先权，其全部内容通过引用合并于此。
技术领域
示例性实施例涉及包括存储单元(memory cell)的非易失性存储器件，每个存储单元都具有可变的阈值电压。
背景技术
半导体存储器被认为可能是数字逻辑系统设计的最重要的微电子组件，数字逻辑系统设计，比如，范围从卫星到消费电子的基于计算机和微处理器的应用。因此，半导体存储器制造上的进步，包括通过缩放（scaling）以得到更高的密度和更快的速度的工艺增强以及技术发展，有助于建立其它数字逻辑体系的性能标准。
半导体存储器件包括例如易失性随机存取存储器（RAM）和非易失性存储器件。在易失性RAM的情况中，一般通过比如在静态随机存取存储器（SRAM）设置双稳触发器的逻辑状态或者比如在动态随机存取存储器（DRAM）中对电容充电，来存储逻辑信息。在这两种情况中的任何一个情况中，只要供电，数据就可以被存储并且可以被读出，并且当电力被切断时数据丢失；因此，它们落入易失性存储器的类别。
非易失性存储器，比如，掩膜只读存储器（MROM）、可编程只读存储器（PROM），可擦除可编程只读存储器（EPROM）和电可擦除可编程只读存储器（EEPROM）即使在电力被切断时也能够保持存储的数据。取决于所使用的制造技术，非易失性存储器的数据存储方式可以是永久的或者可重新编程的。非易失性存储器用于在计算机、航空电子、电信和消费电子工业中的各种广泛应用中的程序和微代码存储。单芯片易失性和非易失性存储器存储方式的组合也可以用在诸如非易失性SRAM（nvSRAM）的器件中，这样的器件在需要快速、可编程的非易失性存储器的系统中使用。此外，已经演变出许多特殊的存储器架构，它们包含某些附加的逻辑电路以针对特定应用任务来使它们的性能最优化。
然而，在非易失性存储器中，MROM、PROM和EPROM并不是由系统本身自由地擦除和写入的，因此一般用户不容易更新所存储的内容。另一方面，EEPROM能够被电擦除和写入。EEPROM的应用已经扩展到需要不断更新的附属存储器或系统编程（例如，快闪EEPROM）。
发明内容
本发明构思的实施例的一个方面针对非易失性存储器件的软判决（soft-decision）读取方法。该软判决读取方法包含：接收软判决读取命令；向被选字线施加读取电压；对分别连接到该被选字线的被选存储单元的位线进行预充电；以及连续地感测该被选存储单元的状态，其中位线的预充电电压和供应到被选字线的读取电压在感测被选存储单元的状态期间不改变。
根据本发明构思的实施例的另一方面针对一种非易失性存储器件，其包含：存储单元阵列，具有布置在字线和位线的交叉处的存储单元；行选择器电路，配置为驱动字线中的被选字线；读/写电路，具有分别连接到位线的页缓存；以及控制逻辑，配置为控制读/写电路和行选择器电路，其中控制逻辑控制软判决读取操作，在软判决读取操作中，对分别连接到被供应了读取电压的被选字线的被选存储单元的位线进行预充电，并且在位线的预充电电压和供应到被选字线的读取电压不改变的同时至少两次锁存分别与位线相对应的感测节点的电压作为第一数据和第二数据；以及其中控制逻辑可变地控制读取操作的连续感测操作的各个展开时间。
附图说明
上述及其他对象和特征将从随后参考附图的描述中变得明显，其中，除非另外指定，在各个图中相同的参考标号始终指代相同的部分。
图1是用于描述根据本发明构思的实施例的非易失性存储器件的读取方法的示图。
图2是示意性地图示根据本发明构思的实施例的非易失性存储器件的框图。
图3是示意性地图示具有全位线(all bit line)存储器架构或奇偶(odd-even)存储器架构的存储单元阵列的示图。
图4是示意性地图示根据本发明构思的实施例的页缓存的框图。
图5是示出每个单元存储2比特数据的非易失性存储器件的阈值电压分布的示图。
图6是用于描述根据本发明构思的实施例的非易失性存储器件的编程方法的示图。
图7是用于描述根据本发明构思的实施例的非易失性存储器件的验证操作的时序图。
图8是示意性地图示根据本发明构思的另一个实施例的非易失性存储器件的框图。
图9是示意性地图示根据本发明构思的实施例的图8中示出的升压器(booster)的框图。
图10是用于描述根据本发明构思的另一个实施例的非易失性存储器件的编程方法的示图。
图11是用于描述根据本发明构思的另一个实施例的非易失性存储器件的验证操作的时序图。
图12是描述用于减少字线耦合的编程方法的示图。
图13是示出当对第（n+1）条字线的存储单元编程时引起的字线耦合之前和之后的与第n条字线的存储单元相关联的阈值电压分布的示图。
图14是示出包括耦合的和未耦合的存储单元的图13中的所有阈值电压分布的示图。
图15是用于描述根据本发明构思的实施例的非易失性存储器件的数据恢复读取操作的时序图。
图16是用于描述2比特软判决读取方法的示图。
图17是用于描述3比特软判决读取方法的示图。
图18是用于描述根据本发明构思的实施例的非易失性存储器件的软判决读取操作的示图。
图19是用于描述根据本发明构思的另一个实施例的非易失性存储器件的软判决读取操作的示图。
图20是用于描述根据本发明构思的再一个实施例的非易失性存储器件的软判决读取操作的示图。
图21是示意性地图示根据本发明构思的再一个实施例的非易失性存储器件的框图。
图22是示意性地图示包括根据本发明构思的实施例的非易失性存储器件的存储系统的框图。
图23是示意性地图示图22中的存储控制器的框图。
图24是示意性地图示使用根据本发明构思的实施例的非易失性存储器件的固态驱动器的框图。
图25是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的蜂窝电话系统的框图。
图26是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的存储卡的框图。
图27是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的数字静止照相机的框图。
图28是示出应用图27中的存储卡的各种系统的示图。
图29是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的图像感测器系统的框图。
具体实施方式
在下文中参照附图更加充分地描述本发明构思，附图中显示了本发明构思的实施例。然而，本发明构思能够以许多不同形式来体现，并且不应当被解释为限于此处所阐述的实施例。相反，提供这些实施例是为了使得本公开彻底和完整，并且将向本领域的技术人员充分传达本发明构思的范围。在附图中，层和区域的大小以及相对大小可能为了清晰而被放大。全部附图中相同的附图标记表示相同的元件。
应该理解：虽然此处可能使用术语第一、第二、第三等等来描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，可以将下面讨论的第一元件、组件、区域、层或部分称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的教导。
为了便于描述，这里可以使用空间相对术语，比如“在…之下”、“在…下面”、“下方”、“在…下方”、“在…之上”、“上方”等等来描述如附图中所示的一个元件或者特征与其它元件或特征的关系。应该理解，这些空间相对术语旨在除了图中所描绘的方位之外还包含设备在使用或操作中的不同方位。例如，如果将图中的设备翻转，则被描述为“在”其它元件或特征“下面”或“之下”或“下方”的元件将定位在其它元件或特征的“之上”。这样，术语“在…下面”和“在…下方”可以包含“在…上面”和“在…下面”两个方位。可由使该设备朝向其它方向(旋转90度或者定位在其它方位)并且应该据此解释这里所使用的空间相对描述文字。此外，还要理解，当一层被称为在两层“之间”时，这两层之间可以只有一层，或者也可以存在一个或多个中间层。
这里所使用的术语仅用于描述特定实施例的目的，而不意欲作为本发明构思的限制。如这里所使用的，单数形式“一”、“一个”、“该”旨在同样包括复数形式，除非上下文清楚给出相反的指示。还应该理解，当术语“包含”、“包括”在本说明书中使用时指定所陈述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。如这里所使用的，术语“和/或”包括一个或多个关联的列出项的所有组合。
应该理解，当元件或者层被称为在另一元件或层“之上”，“连接到”或“耦接到”另一元件或层，或与另一元件或层“相邻”时，其可以直接在另一元件或层之上，“连接到”或“耦接到”另一元件或层，或与另一元件或层“相邻”，或者可以存在居间的元件或层。相比之下，当称一个元件“直接在”另一元件“之上”，“直接连接到”或“直接耦接到”另一元件或层，或者与另一元件或层“直接相邻”时，而不存在居间元件或层。
除非另有规定，否则这里所使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员所普遍理解的含义相同的含义。还应该理解，术语，诸如公共使用的词典中所定义的术语，应该解释为具有与相关领域的上下文中的含义一致的含义，而不应从理想化或者过分形式的意义上解释，除非这里明确如此定义。
图1是描述根据发明构思的实施例的非易失性存储器件的读取方法的示图。该图表示具有各自不同的阈值电压Vth的存储单元A、B和C。
非易失性存储器件可以通过改变存储单元的阈值电压来存储数据。存储单元中存储的数据可以基于施加到字线的读取电压来辨别(即，区分)。例如，可以通过向字线施加读取电压来辨别具有比该读取电压高的阈值电压的存储单元和具有比该读取电压低的阈值电压的存储单元。读取操作例如可以包括正常读取操作、验证读取操作、数据恢复读取操作、软判决读取操作、读取重试操作等等。在图1中，当读取电压Vwl2被施加到字线时，存储单元C可以被确定为（即，检测为）关断单元(off cell)。此时，存储单元A和B可以被确定为导通单元(on cell)。当读取电压Vwl1被施加到该字线时，存储单元B和C可以被确定为关断单元，而存储单元A可以被确定为导通单元。阈值电压在读取电压Vwl1和Vwl2之间的存储单元B可以使用例如两个读取电压Vwl1和Vwl2来辨别。存储单元B例如可以是这样的存储单元，其基于读取电压Vwl1被确定为关断单元而基于读取电压Vwl2被确定为导通单元。
对于本发明构思的实施例，存储单元B可以是使用一个读取电压Vwl2来确定/检测。例如，存储单元B可以通过在读取电压Vwl2施加到字线的同时连续地锁存与存储单元B的位线相对应的感测节点的电压来检测。此时，感测节点的展开时间(develop time)或感测节点的电压可以在连续的感测/锁存操作期间被控制。有可能经由连续的感测操作而不改变施加到字线的读取电压，通过控制感测节点的展开时间或感测节点的电压来检测相应的存储单元B和C。此时，连接到存储单元B和C的位线的电压可以被保持在初始电压（或者，预充电电压），同时连续地锁存/感测感测节点的电压。因此，有可能使用一个读取电压Vwl2而不是两个读取电压Vwl1和Vwl2来检测/辨别具有不同阈值电压的相应的存储单元B和C。可替换地，有可能使用一个读取电压Vwl2检测阈值电压比读取电压低的存储单元。这将在稍后更充分地进行描述。
图2是示意性地图示根据本发明构思的实施例的非易失性存储器件的框图。
根据本发明构思的非易失性存储器件1000可以是例如NAND快闪存储器件。然而，本发明构思的非易失性存储器件1000不限于此。例如，本发明构思可以应用到垂直类型的NAND快闪存储器件、NOR快闪存储器件、电阻式随机存取存储（RRAM）器件、相变存储（PRAM）器件、磁阻式随机存取存储（MRAM）器件、铁磁式随机存取存储（FRAM）器件、自旋转移矩随机存取存储器（STT-RAM）等等。
参考图2，非易失性存储器件1000可以包括存储单元阵列100，其具有按行（或者，字线:WL）和列（或者，位线:BL）排列的存储单元。每个存储单元可以存储1比特数据或者M比特（多比特）数据（M是2或更大的整数）。每个存储单元可以由具有诸如浮栅(floating gate)或电荷俘获层的电荷存储层的存储单元、具有可变电阻元素的存储单元或诸如此类的存储单元来实现。存储单元阵列100可以被实现为具有单层阵列结构（或者称为二维阵列结构）或多层阵列结构（或者称为三维/垂直阵列结构）。在美国专利第7812390号和美国专利公布第2008/0084729号中公开了三维阵列结构的示例，其全部内容通过引用合并于此。
行选择器电路200可以被配置为在控制逻辑400的控制下执行选择和驱动存储单元阵列100的行的操作。电压发生器电路300可以由控制逻辑400来控制，并且可以被配置为生成编程、擦除以及读取操作所需的电压（例如，编程电压、通过电压、擦除电压、读取电压、验证电压、等等)。读/写电路500可以由控制逻辑400控制，并且可以根据操作的模式作为感测放大器或写入驱动器来操作。例如，在读取操作中，读/写电路500可以充当感测放大器，其从被选行的存储单元（或被选行的被选存储单元）感测数据。感测到的数据可以由给定的输入/输出数据单元经由输入/输出电路600提供给外部设备。可替换地，对于通过/失败验证，感测到的数据可以经由线或技术(wired-OR technique)提供给控制逻辑400。在美国专利第7830720号中公开了线或技术的示例，其全部内容通过引用合并于此。在编程操作期间，读/写电路500可以充当写入驱动器，其根据编程数据驱动被选行的存储单元。读/写电路500可以包括页缓存，其分别对应于位线或位线对。在每个存储单元存储多比特/多电平数据的情况中，读/写电路500的每个页缓存可以包括若干锁存器，它们根据控制逻辑400的控制执行逻辑功能。这将在稍后更充分地进行描述。输入/输出电路600可以被配置为与外部设备（例如，主机或存储控制器）连接。
图3是示意性地图示具有全位线存储器架构或奇偶存储器架构的存储单元阵列的示图。将对存储单元阵列100的示例性结构进行描述。作为一个示例，现在将描述包括被划分为1024个块(块0~1023)的存储单元阵列100的NAND快闪存储器件。每个块中存储的数据可以同时被擦除。在一个实施例中，存储块可以是被同时擦除的存储元件(storage element)的最小单位。例如，每个存储块可以具有各自对应于位线（例如，1KB的位线）的列以及各自对应于字线WL0~WL(m-1)的行。在称为全位线（ABL）架构的一个实施例中，在读取和编程操作期间，存储块的所有位线BL0~BL(m-1)能够被同时选择。处于公共字线中并且连接到所有位线的存储元件也许能够同时被编程。
在示例性实施例中，同一列中的多个存储元件可以串联连接以形成NAND串111。NAND串111的一端可以经由受串选择线SSL控制的选择晶体管连接到相应的位线，并且另一端可以经由受地选择线GSL控制的选择晶体管连接到公共源线CSL。
在称为奇偶架构的另一个实施例中，位线可以划分为偶位线（BLe0~BLe(n-1)）和奇位线（BLo0~BLo(n-1)）。在奇/偶位线架构中，处于公共字线中并且连接到奇位线的存储元件可以在第一时间点被编程，而处于公共字线中并且连接到偶位线的存储元件可以在第二时间点被编程。数据可以被编程到不同的块中，并且可以从不同块被读取。这样的操作能够被同时执行。
图4是示意性地图示根据本发明构思的实施例的页缓存的框图。图4示出与位线相关联的读/写电路500的页缓存PB。
参考图4，页缓存PB可以响应于控制逻辑400的控制来操作，并且可以包括多个例如四个锁存单元501、502、503和504、选择性预充电电路505、以及多个晶体管T1、T2和T9。晶体管T1和T2可以串联连接在位线BL和感测节点SO之间。晶体管T1和T2可以分别由相应的控制信号BLSLT和CLBLK来控制。
锁存单元501可以包括由反相器I1和I2构成的锁存器LAT1、转储电路(dump circuit)501a以及多个晶体管T3到T6。晶体管T3和T5可以串联连接在锁存节点LN2和地电压之间，并且可以分别由相应的控制信号SET S和REFRESH来控制。晶体管T4和T6可以串联连接在锁存节点LN1和地电压之间。晶体管T4可以由控制信号RST S控制，并且晶体管T6可以由感测节点SO的电压控制。转储电路501a可以配置为将锁存器LAT1保持的数据转储到感测节点SO。
锁存单元502可以包括由反相器I3和I4构成的锁存器LAT2、转储电路502b以及多个晶体管T7和T8。晶体管T7可以连接在锁存节点LN4和晶体管T9之间，并且可以由控制信号SET F控制。晶体管T8可以连接在锁存节点LN3和晶体管T9之间，并且可以由控制信号RST F控制。晶体管T9可以由感测节点SO的电压控制。转储电路502b可以配置为将锁存器LAT2保持的数据转移到感测节点SO中。
剩余的锁存单元503和504可以被配置为与锁存单元502相同，因此省略对它们的描述。
选择性预充电电路505可以连接到感测节点SO并且经由预充电路径506和晶体管T1连接到位线BL。选择性预充电电路505可以被配置为根据锁存单元501锁存的值选择性地对感测节点SO进行预充电。选择性预充电电路505可以给预充电路径506供应电流，使得位线BL的预充电电压维持恒定。这将在稍后更充分地进行描述。
众所周知，页缓存PB和页缓存PB中包括的锁存器的数目不限于本公开中给出的示例。
图5是示出每个单元存储2比特数据的非易失性存储器件的阈值电压分布的示图。
在一个存储单元存储1比特数据的情况中，可以形成两种阈值电压分布（例如，分别对应于擦除状态E和编程状态P的阈值电压分布）。在一个存储单元存储2比特数据的情况中，如图5中所示，可以形成四种阈值电压分布，也就是，分别对应于擦除状态E和三个编程状态P1、P2和P3的阈值电压分布101、102、103和104。存储单元是否被编程为具有目标编程状态可以使用分别对应于编程状态P1、P2和P3的验证电压VP1、VP2和VP3来确定。这可以意味着使用验证电压VP1、VP2和VP3运行验证操作三次以将2比特数据存储到存储单元中。
相邻阈值电压分布之间的间隔可以与存储单元中存储的数据比特的数目的增加成比例地变窄。随着相邻阈值电压分布之间的间隔变窄，读取裕度可能减小。可以通过使阈值电压分布中的每一个的宽度变窄来扩宽相邻阈值电压分布之间的间隔。这可以通过2步验证方法来完成。在美国专利公布第2011/0110154号中公开了传统的2步验证方法，其全部内容通过引用合并于此。对于2步验证方法来说，分别对应于编程状态的验证操作中的每一个都可以包括第一感测操作和第二感测操作。在第一感测操作期间，感测节点的电压变化可以用施加到被选字线的两个不同的验证电压中的一个（例如，电平低于目标验证电压的预验证电压）来感测。在第二感测操作期间，感测节点的电压变化可以用施加到被选字线的两个不同的验证电压中的另一个（例如，作为目标验证电压的精细验证电压（fine-verificationvoltage））来感测。对于2步验证方法来说，对一个编程状态的验证操作的每个感测操作可以包括对位线进行预充电并且向被选字线供应验证电压。执行验证操作所花费的时间的大部分可以被对位线的预充电占用。随着存储单元中存储的数据比特的数目的增加，被执行以确认编程状态的验证操作的数目也可以增加。这可以意味着读取/编程时间(或对主机的读/写请求的响应时间)与存储在存储单元中的数据比特的数目的增加成比例地增加。
如稍后将要描述的，对于本发明构思来说，感测操作可以被连续地执行两次以确定每个编程状态。在这种情况下，施加到字线的验证电压可以不改变。具体来说，当感测操作被连续地执行两次时，可以维持位线的初始预充电状态。也就是说，两个感测操作可能需要一个位线预充电操作。由于这个原因，有可能减少读取/编程时间（或，对主机的读/写请求的响应时间）。此外，因为在连续的感测/锁存期间字线电压不改变，所以设置字线所花费的时间可以减少。
图6是用于描述根据本发明构思的实施例的非易失性存储器件的编程方法的示图。图7是用于描述根据本发明构思的实施例的非易失性存储器件的验证操作的时序图。以下将参考附图更充分地描述根据本发明构思的实施例的非易失性存储器件的编程和验证操作。
在描述之前，假设一个存储单元中存储2比特数据。根据这个假设，当2比特数据被存储在各个存储单元中时，如图5中所示，可以形成四种阈值电压分布101、102、103和104。可以通过编程循环的迭代来对存储单元进行编程。编程循环可以包括编程时段PGM和验证时段P1-VFY、P2-VFY和P3-VFY，如图6中所示。众所周知，在最大的编程循环次数内迭代编程循环。
在对存储了下方页数据(lower page data)（例如，LSB数据）的被选存储单元进行编程之前，要被存储在该被选存储单元中的数据（例如，上方页数据（upper page data）、或者2比特数据情况中的MSB数据）可以被加载到读/写电路500的页缓存PB上。加载到页缓存PB上的数据可以在控制逻辑400的控制下存储在锁存单元503中。存储在被选存储单元中的数据（例如，下方页数据）可以在控制逻辑400的控制下存储在锁存单元504中。这可以由初始的读取操作来进行。利用上述操作，分别与被选存储单元相对应的页缓存PB中的每一个的锁存单元503和504可以被设置到分别与擦除和编程状态E、P1、P2和P3相对应的值（例如，'11'、'01'、'00'和'10'）中的一个，如下面的表格1中所示。之后，可以根据页缓存PB中建立的数据来对被选存储单元进行编程。可以通过用电源电压或地电压向被选字线供电以及向位线供电来对被选存储单元进行编程。根据编程循环的迭代，编程电压可以顺序地增加给定增量。
表格1
Figure BDA00002213275400111
在表格1中，'A'、'B'和'C′可以指示要被编程为具有与图1中所示的读取电压Vwl2相对应的编程状态的阈值电压的存储单元。
在执行编程操作之后，如图6所示，可以连续地执行验证操作P1-VFY、P2-VFY和P3-VFY来确定被选存储单元是否被编程为具有（与编程状态P1、P2和P3相对应的）的目标阈值电压。首先，可以对要被编程到编程状态P1的存储单元执行验证操作。如图6所示，验证操作P1-VFY可以包括P1状态选择时段201、位线预充电时段202、感测节点展开时段203、锁存时段204、感测节点预充电时段205、感测节点展开时段206、锁存时段207、位线恢复时段208和通过的P1状态处理时段（passed P1 state processperiod）209。
在P1状态选择时段201中，基于锁存单元503和504的锁存值'01'，将与要被编程到编程状态P1的存储单元相对应的锁存单元501的锁存节点LN1可以被设置为1。从表格1中可以理解，与要编程到剩余状态E、P2和P3的存储单元相对应的锁存单元501的锁存节点LN1可以被维持在作为初始状态的'0'。在P1状态选择时段201之后，参考图7，验证电压VP1可以被施加到被选字线。验证电压VP1可以是与编程状态P1的目标验证电压（或目标阈值电压）相对应的电压。
在位线预充电时段202期间，可以根据锁存单元501的锁存值选择性地对位线进行预充电。例如，在锁存单元501的锁存节点LN1被设置到作为指示存储单元要被编程到编程状态P1的值'1'的情况中，可以由选择性预充电电路505用给定电压（例如，0.5V）来对位线进行预充电。在位线预充电时段202，可以用电源电压VDD来对感测节点SO进行预充电。在锁存单元501的锁存节点LN1被设置到'0'的情况中，位线可以经由选择性预充电电路505接地。因此，在位线预充电时段202期间，可以根据锁存单元501的锁存值选择性地对位线进行预充电。
对于感测节点展开时段203，从选择性预充电电路505向感测节点SO的电流供应被阻断，并且晶体管T1和T2可以被导通。利用这个条件，感测节点SO的预充电电压可以根据被选存储单元的阈值电压而改变。例如，如图7所示，感测节点SO可以基于被选存储单元（例如，图1中的A、B和C）的阈值电压沿着不同的斜率被展开。与被选存储单元A相对应的感测节点SO可以被快速展开，而与被选存储单元C相对应的感测节点SO几乎没有被展开。因为被选存储单元B的阈值电压和验证电压VP1之间的差不大，所以被选存储单元B可以根据展开时间被确定为导通单元或关断单元。对于本发明构思，感测节点展开时段203的展开时间可以被决定，使得被选存储单元B在验证电压VP1的基础上被确定为关断单元。展开时间t1可以被决定，使得阈值电压在图1中的读取电压Vwl1和Vwl2之间的存储单元被确定为关断单元。
在一个实施例中，在感测节点展开时段203期间，可以在从选择性预充电电路505向感测节点SO的电流供应被阻断的条件下经由预充电路径506驱动位线。换句话说，如图7中所示，位线在感测节点展开时段203期间可以维持预充电电压。
在跟随感测节点展开时段203的锁存时段204，可以经由锁存单元502执行锁存操作。例如，控制信号RST F可以被激活而晶体管T2被截止。此时，如果感测节点SO的电压高于晶体管T9的阈值电压，则锁存节点LN3的值可以从‘1’切换到‘0’。如果感测节点SO的电压低于晶体管T9的阈值电压，则锁存节点LN3的值可以维持在‘1’。对于图1中的存储单元B和C，如表格2所示，锁存节点LN3的值可以改变到‘0’。也就是说，可以检测/确定阈值电压高于验证电压VP1的存储单元C和阈值电压低于验证电压VP1的的存储单元B。
表格2
Figure BDA00002213275400131
在一个实施例中，在锁存时段204期间，可以经由预充电路径506驱动位线，同时晶体管T2被截止。
可以在跟随锁存时段204的感测节点预充电时段205对感测节点SO进行预充电。这可以通过选择性预充电电路505来进行。
对于感测节点展开时段206，从选择性预充电电路505向感测节点SO的电流供应被阻断，并且晶体管T1和T2可以被导通。利用这条件，感测节点SO的预充电电压可以根据被选存储单元的阈值电压而改变。例如，如图7所示，感测节点SO可以基于被选存储单元（例如，图1中的A、B和C）的阈值电压沿着不同的斜率被展开。与被选存储单元A相对应的感测节点SO可以被快速展开，而与被选存储单元C相对应的感测节点SO几乎没有被展开。展开时间t2可以被决定，使得阈值电压低于验证电压VP1的每个存储单元被确定为导通单元（或者，阈值电压高于验证电压VP1的每个存储单元被确定为关断单元）。
在一个实施例中，在感测节点展开时段206期间，可以在从选择性预充电电路505向感测节点SO的电流供应被阻断的条件下经由预充电路径506驱动位线。换句话说，如图7中所示，位线在感测节点展开时段206期间可以维持预充电电压。
在跟随感测节点展开时段206的锁存时段207，可以经由锁存单元501执行锁存操作。例如，控制信号RST F可以被激活而晶体管T2被截止。此时，如果感测节点SO的电压高于晶体管T6的阈值电压，则锁存节点LN1的值可以从‘1’切换到‘0’。如果感测节点SO的电压低于晶体管T6的阈值电压，则锁存节点LN1的值可以维持在‘1’。对于图1中的存储单元C，如表格3所示，锁存节点LN1的值可以改变到‘0’。
表格3
Figure BDA00002213275400141
在一个实施例中，在锁存时段207期间，可以经由选择性预充电电路505驱动位线，同时晶体管T2被截止。
在位线恢复时段208，位线的电压可以被放电。
在通过的P1状态处理时段209期间，与阈值电压高于读取电压VP1的存储单元（例如，C）相对应的锁存单元503的值可以被设置到‘1’。例如，当锁存单元501和502的锁存值都是‘0’时，如下面的表格4所示，锁存单元503的值可以被设置到‘1’。这可以意味着存储单元C在下一个编程操作被禁止编程。也就是说，对存储单元C的编程可以被忽略。
表格4
Figure BDA00002213275400142
存储在锁存单元502中的值'0'可以用来决定在下一个编程操作要呗供应到位线的电压。例如，在锁存单元502中存储了值'0'（与存储单元B相对应）的情况中，可以用低于电源电压且高于地电压的电压（例如，1V）（称为位线强制电压）来驱动位线。与用地电压驱动位线的情况相比，用位线强制电压驱动的位线的存储单元B可以比存储单元A慢地被编程。这可以迫使阈值电压分布的宽度被形成为很窄。在下一个编程时段期间，可以根据锁存单元502的锁存值以及锁存单元503和504的锁存值用电源电压、地电压和位线强制电压中的一个来驱动位线。
在执行了对编程状态P1的验证操作P1-VFY之后，可以连续地执行对编程状态P2和P3的验证操作P2-VFY和P3-VFY。除了施加到被选字线的验证电压被改变之外，对编程状态P2和P3的验证操作P2-VFY和P3-VFY与验证操作P1-VFY基本相同，因此省略对它的描述。
在一个实施例中，晶体管T7在验证时段P1-VFY、P2-VFY和P3-VFY中维持截止状态。
根据以上描述，可以在供应到字线的验证电压不变的情况下，检测阈值电压高于验证电压的存储单元（例如，C）和阈值电压低于验证电压的存储单元（例如，B）。这可以意味着改变字线电压所需的建立时间(setup time)是不必要的。此外，在执行连续的感测操作时，位线的电压可以维持恒定（或者，可以维持在预充电电压）。也就是说，有可能减少在感测节点展开时段206之前对位线进行预充电所花费的时间。因此，可以缩短读取/编程时间（或，对主机的读/写请求的响应时间。）
在一个实施例中，根据本发明构思的2步验证方案可以应用到单电平单元（SLC）以及多电平单元（MLC）。
在一个实施例中，与在感测节点预充电时段205之前执行的感测节点展开时段相对应的时间t1可以被设置为短于与在感测节点预充电时段205之后执行的感测节点展开时段相对应的时间t2。在这种情况下，与在感测节点预充电时段205之前执行的感测节点展开时段相对应的时间t1可以被决定，使得阈值电压低于读取电压的存储单元被确定为导通单元，并且与在感测节点预充电时段205之后执行的感测节点展开时段相对应的时间t2可以被决定，使得阈值电压比读取电压低预定电压的存储单元被确定为关断单元。
图8是示意性地图示根据本发明构思的另一个实施例的非易失性存储器件的框图。参考图8，非易失性存储器件2000可以包括读/写电路2100和控制逻辑2200。虽然图8中未示出，但是众所周知，非易失性存储器件2000还包括如图2中所示的存储单元阵列100、行选择器电路200、电压发生器电路300、输入/输出电路600等等。
读/写电路2100可以经由位线BL0到BLn连接到存储单元阵列。读/写电路2100可以包括分别连接到位线BL0到BLn的页缓存PB。在另一个实施例中，众所周知，读/写电路2100由分别连接到位线对的页缓存PB形成。每个页缓存PB可以包括位线偏置块2101、锁存块2102和升压器2103。位线偏置块2101可以由如图4所示的选择性预充电电路505以及晶体管T1和T2形成，而锁存块2102可以由如图4所示的锁存单元501到504以及晶体管T9形成。因此，可以省略与位线偏置块2101和锁存块2102相关联的描述。页缓存PB的升压器2103可以配置为在控制逻辑2200的控制下升高感测节点SO的电压。根据一个实施例，升压器2103可以在每个验证操作的连续感测/锁存操作中的一个之前升高感测节点SO的电压。这将在稍后更充分地进行描述。
图9是示意性地图示根据本发明构思的实施例的图8中示出的升压器的框图。
参考图9，升压器2103可以包括驱动器2103-1和电容器2103-2。驱动器2103-1可以响应于升压信号BST来驱动电容器2103-2的一端。电容器2103-2可以连接在感测节点SO和驱动器2103-1之间。感测节点SO的电压可以在升压信号BST的低到高的转变时经由电容器2103被升压。在一个实施例中，电容器2103-2可以由MOS晶体管形成。在另一个实施例中，电容器2103-2可以使用感测节点SO和相邻的信号线来形成。也就是说，电容器2103-2由用作一个电极的感测节点SO、用作另一个电极的相邻信号线以及感测节点SO和该信号线之间的绝缘材料来形成。众所周知，电容器2103的使用不限于本公开。
图10是用于描述根据本发明构思的另一个实施例的非易失性存储器件的编程方法的示图。图11是用于描述根据本发明构思的另一个实施例的非易失性存储器件的验证操作的时序图。下面，将参考附图更充分地描述根据本发明构思的另一实施例的非易失性存储器件的编程和验证操作。
编程循环可以包括编程时段PGM和验证时段P1-VFY、P2-VFY和P3-VFY，如图10中所示。编程时段PGM可以与关联图6所述的编程时段PGM相同或基本相同，因此省略对它的描述。
在执行编程操作之后，如图10所示，可以连续地执行验证操作P1-VFY、P2-VFY和P3-VFY来确定被选存储单元是否被编程为具有目标阈值电压。首先，可以对要被编程到编程状态P1的存储单元执行验证操作。如图10所示，验证操作P1-VFY可以包括P1状态选择时段211、位线预充电时段212、感测节点展开时段213、锁存时段214、感测节点升压时段215、锁存时段216、位线恢复时段217和通过的P1状态处理时段218。
P1状态选择时段211和位线预充电时段212的操作可以与关联图6所述的P1状态选择时段和位线预充电时段的操作相同或基本相同，因此省略对它们的描述。
感测节点展开时段213的操作可以与关联图6所描述的感测节点展开时段206基本相同。也就是说，如图11所示，感测节点展开时段可以安排在展开时间t2期间，所述展开时间t2被决定为使得阈值电压低于验证电压VP1的存储单元（例如，A和B）被检测为导通单元。在展开时间t2期间，阈值电压高于验证电压VP1的存储单元C可以被检测。
在一个实施例中，在感测节点展开时段213期间，可以在从选择性预充电电路505向感测节点SO的电流供应被阻断的条件下经由预充电路径506驱动位线。换句话说，如图11中所示，位线在感测节点展开时段213期间可以维持预充电电压。
在跟随感测节点展开时段213的锁存时段214中，可以经由锁存单元501执行锁存操作。例如，控制信号RST S可以被激活，同时晶体管T2被截止。此时，如果感测节点SO的电压高于晶体管T6的阈值电压，则锁存节点LN1的值可以从‘1’切换到‘0’。如果感测节点SO的电压低于晶体管T6的阈值电压，则锁存节点LN1的值可以维持在‘1’。
在感测节点升压时段215期间，感测节点SO的电压可以在控制逻辑2200的控制下经由升压器2103被升高。如图11所示，感测节点SO的电压可以被升高，使得阈值电压低于验证电压VP1的存储单元（例如,B）被确定为关断单元（或者，低于验证电压VP1的存储单元B的阈值电压被增加到高于锁存感测启动点(trip point)）。感测节点SO的升压电平可以根据施加到升压器2103的升压信号的电压而变化。
在跟随感测节点升压时段215的锁存时段216中，可以经由锁存单元502执行锁存操作。例如，控制信号RST S可以被激活，同时晶体管T2被截止。此时，如果感测节点SO的电压高于晶体管T9的阈值电压，则锁存节点LN3的值可以从'1'切换到到'0'。如果感测节点SO的电压低于晶体管T9的阈值电压，则锁存节点LN3的值可以维持在'1'。对于图1中的存储单元C，锁存节点LN3的值可以改变到'0'。
位线恢复时段217和通过的P1状态处理时段218可以与关联图6描述的位线恢复时段和通过的P1状态处理时段相同或基本相同，因此省略对它们的描述。
如上所示，存储在锁存单元502中的值'0'可以用来决定在下一个编程操作供应到位线的电压。例如，在锁存单元502中存储了值'0'（与存储单元B相对应）的情况中，可以用低于电源电压且高于地电压的电压（例如，1V）（称为位线强制电压）来驱动位线。与用地电压驱动位线的情况相比，用位线强制电压驱动位线的存储单元B可以比存储单元A慢地被编程。这可以迫使阈值电压分布的宽度被形成为很窄。
在执行了对编程状态P1的验证操作P1-VFY之后，可以连续地执行对编程状态P2和P3的验证操作P2-VFY和P3-VFY。除了施加到被选字线的验证电压被改变之外，对编程状态P2和P3的验证操作P2-VFY和P3-VFY与验证操作P1-VFY基本相同，因此省略对它的描述。
根据以上描述，可以在供应到字线的验证电压不变的情况下，检测阈值电压高于验证电压的存储单元（例如，C）和阈值电压低于验证电压的存储单元（例如，B）。这可以意味着改变字线电压所需的建立时间是不必要的。此外，在执行连续的感测操作时，位线的电压可以维持恒定（或者，可以维持在预充电电压）。也就是说，有可能减少在检测存储单元B之前对位线进行预充电所花费的时间。因此，可以缩短读取/编程时间（或，对主机的读/写请求的响应时间）。此外，因为在连续的感测操作期间字线电压不改变，所以设置字线电压所花费的时间可以减少。
根据本发明构思的实施例的感测方案可以应用到与上述的2步验证操作有区别的读取操作（例如，数据恢复读取操作、软判决读取操作、读取重试操作等等）。这将在稍后更充分地进行描述。
图12是描述用于减少字线耦合的编程方法的示图。
在图12中，示出了一种用于减少字线耦合的编程方法，该方法将在每个存储单元存储2比特数据的假设下执行。在图12中，曲线210-0和210-1示出下方页编程之后的存储单元的阈值电压分布，而曲线220-0，220-1、220-2和220-3示出上方页编程之后的存储单元的阈值电压分布。
在对下方页(lower page)和上方页(upper page)进行编程之后，如图12所示，存储单元可能具有四个数据状态E、P1、P2和P3中的任何一个。在图12中示出的方法的情况中，处于阈值电压分布210-0中的存储单元在下方页编程之后可以被编程为阈值电压分布220-0或阈值电压分布220-1。处于阈值电压分布210-1中的存储单元在下方页编程之后可以被编程为阈值电压分布220-2或阈值电压分布220-3。阈值电压分布220-0、220-1、220-2和220-3可以使用读取电压RD1、RD2和RD3来辨别。
如果M比特数据（M是2或更大的整数）被存储在每个存储单元中，则当在第（n+1）条字线的存储单元处对上方页进行编程时第n条字线的存储单元的阈值电压可以变动。也就是说，与在第（n+1）条（或，上方）字线处对上方页进行编程之前的阈值电压分布相比，第n条字线的存储单元的阈值电压分布可以由于字线耦合而加宽。阈值电压分布可以加宽是因为当在第（n+1）条字线的存储单元处对上方页进行编程时第n条字线的存储单元选择性地经历字线耦合。
在某些实施例中，在第（n+1）条字线的存储单元当中，将耦合强加到第n条字线的存储单元的存储单元(或者称为攻击单元(aggressor cell))根据编程方式和/或强加到第n条字线的存储单元的耦合的大小(程度)可以构成一个或多个攻击单元组。同样地，在第（n+1）条字线的存储单元当中，未向第n条字线的存储单元强加耦合的存储单元可以构成一个组。第（n+1）条字线的存储单元当中除了攻击单元之外的剩余存储单元可以被定义为非攻击单元。攻击单元和非攻击单元可以分别具有图12中描述的编程状态中的任何一个。按照这个定义，第n条字线的存储单元可以由被耦合的存储单元和未被耦合的存储单元构成。由于此原因，阈值电压分布变宽，这将在下面更充分进行描述。可以根据地址加扰（address scramble）技术可变地确定向第n条字线的存储单元强加字线耦合的第（n+1）条字线的编程操作。
图13是示出当对第（n+1）条字线的存储单元编程时引起的字线耦合之前和之后的与第n条字线的存储单元相关联的阈值电压分布的示图。
图13中的示例图示了在对第（n+1）条字线的存储单元进行编程之前(即，在字线耦合之前)与第n条字线的存储单元相关联的两个相邻的阈值电压分布2300和230-1。在图13中，示出了两个阈值电压分布。但是，众所周知，根据每个单元的比特数提供更多个阈值电压分布。可以根据存储单元中存储的数据比特的数目确定阈值电压分布的数目。例如，当存储单元中存储了m比特数据（m是2或更大的整数）时，可以提供2m个阈值电压分布。阈值电压分布310-0和310-1可以使用阈值电压分布310-0和310-1之间的读取电压RD来确定。虽然在图中未示出，剩余的阈值电压分布可以使用相邻的阈值电压分布之间的读取电压来确定。这个读取操作称为正常读取操作，并且在正常读取操作使用的读取电压RD称为正常读取电压。
图13中示出的阈值电压分布231-0和231-1示出与在经历了当对第（n+1）条字线的存储单元进行编程时引起的字线耦合之后的第n条字线的存储单元相关联的阈值电压分布。阈值电压分布231-0和231-1可以包括与当对第（n+1）条字线的存储单元进行编程时经历了字线耦合的存储单元和未经历字线耦合的存储单元相关联的阈值电压分布。
图14是示出包括被耦合的和未被耦合的存储单元的图13中的所有阈值电压分布的示图。
在图14的示例中，阈值电压分布313-0和313-1可以示出未经历由于字线耦合而导致的阈值电压变动的存储单元（或，未被耦合的存储单元）的阈值电压分布。阈值电压分布315-0和315-1可以示出经历了由于字线耦合而导致的阈值电压变动的存储单元（或，被耦合的存储单元）的阈值电压分布。也就是说，阈值电压分布315-0和315-1可以指示被编程到数据状态313-0和313-1的存储单元的阈值电压变动。
基于由于对第（n+1）条字线的存储单元进行编程而导致的阈值电压变动，第n条字线的被编程的存储单元可以属于未被耦合的阈值电压分布313-0和313-1或者属于被耦合的阈值电压分布315-0和315-1。如图14中所示，读取电压DR1可以用来读取未被耦合的存储单元，也就是说，用来辨别阈值电压分布313-0和313-1内的存储单元。读取电压DR2可以用来读取被耦合的存储单元，也就是说，用来辨别阈值电压分布315-0和315-1内的存储单元。
可以对于一个阈值电压分布（或者，数据状态）（由被耦合的分布和未被耦合的分布构成）使用读取电压DR1和DR2来执行两个读取操作，以便减少字线耦合所引起的读取错误。对于一个数据状态执行的读取操作的数目可以根据由攻击单元形成的组（或，引起耦合的编程状态）的数目确定。例如，攻击单元形成一个组或两个或更多个组。如果攻击单元形成一个组，则读取操作可以执行两次。如果攻击单元形成两个组，则读取操作可以执行三次。
参考示出了当攻击单元形成一个组时执行的读取操作的图14，可以执行使用读取电压DR1的读取操作来辨别未被耦合的分布313-0和313-1内的存储单元，并且可以执行使用读取电压DR2的读取操作来辨别被耦合的分布315-0和315-1内的存储单元。要使用读取电压DR1读取的存储单元和要使用读取电压DR2读取的存储单元可以根据上方字线的存储单元是否被编程来划分，这将在下文中更充分地进行描述。结果，对被选字线的上方字线的存储单元（也就是，相邻字线的存储单元）的读取操作可以在进行对被选字线的存储单元的读取操作之前进行。上述读取操作被称作数据恢复读取操作，并且第一读取电压DR1和第二读取电压DR2可以分别称为第一数据恢复读取电压和第二数据恢复读取电压。
如上所述，数据恢复读取操作可能需要两个读取操作来辨别不同的阈值电压分布中所包括的存储单元。读取操作中的每一个都可以伴有对位线进行预充电的操作。由于这个原因，有可能降低整体读取速度（或，对主机的读请求的响应速度）。然而，通过将关联图1到图11描述的本发明构思的感测方案应用到数据恢复读取操作，有可能使整体读取速度(或，对主机的读取请求的响应速度)的降低最小化。接下来将对此进行更充分地描述。
图15是用于描述根据本发明构思的实施例的非易失性存储器件的数据恢复读取操作的时序图。以下将参考附图更充分地描述根据本发明构思的实施例的非易失性存储器件的数据恢复读取操作。
基于读取电压RD1、RD2和RD3，可以从连接到与被选字线（例如，第n条字线）相邻的字线（例如，第（n+1）条字线）的存储单元读出数据。所读取的数据可以存储在非易失性存储器件1000的读/写电路500中。基于从相邻字线的存储单元读取的数据，可以从连接到被选字线的存储单元读出数据。与以上描述不同，如图15中所示，利用供应到被选字线的读取电压DR2可以连续地执行感测操作（或，锁存操作）。在这里，用于辨别分布313-0和313-1的感测操作和用于辨别分布315-0和315-1的感测操作可以使用在图6和图7中描述的展开时间控制方案或者使用在图10和图11中描述的感测节点升压方案来执行，因此，省略对它们的描述。
根据以上描述，有可能在字线电压不变的情况下辨别具有不同的阈值电压的存储单元。这可以意味着改变字线电压所需的设置时间是不必要的。此外，在执行连续的感测操作时，位线的电压可以维持恒定（或者，可以维持在预充电电压）。也就是说，有可能减少对位线进行预充电所花费的时间。因此，可以缩短读取/编程时间（或，对主机的读/写请求的响应时间）。此外，因为在连续的感测操作期间字线电压不改变，所以设置字线电压所花费的时间可以减少。
图16是用于描述2比特软判决读取方法的示图。参考图16，用实线图示的两个状态Si和Si+1可以通过读取电压101来辨别。使用读取电压101执行的读取操作可以称为硬判决（hard-decision）读操作。如果状态Si和Si+1被改变为如虚线所示的那样，则难以使用读取电压101来辨别虚线所示的状态Si和Si+1。对虚线的状态Si和Si+1的辨别可以经由软判决读取操作来进行，该软判决读取操作根据从外部设备（例如，存储控制器）提供的软判决读取命令来执行。例如，由黑点（·）图示的存储单元的数据可以通过2比特软判决读取操作来确定。在美国专利第7800954号中公开了软判决读取方法的示例，其全部内容通过引用合并于此。
如图16中所述，2比特软判决读取操作可能需要三个感测操作。此外，在经由硬判决读取操作读取的数据被应用到2比特软判决读取操作的情况中，2比特软判决读操作可能需要两个感测操作。
在一个实施例中，很好理解，对通过2比特软判决读取操作读取的数据进行编码的方式可以以各种不同的方法来实现。编码可以根据控制逻辑400的控制由非易失性存储器件1000的读/写电路来进行，或者可以由外部设备（例如，存储控制器）来进行。
图17是用于描述3比特软判决读取方法的示图。参考图17，用实线图示的两个状态Si和Si+1可以通过读取电压104来辨别。使用读取电压104执行的读取操作可以称为硬判决读取操作。如果状态Si和Si+1被改变为如虚线所示的那样，则难以使用读取电压104来辨别虚线所示的状态Si和Si+1。对虚线的状态Si和Si+1的辨别可以经由3比特软判决读取操作来进行，该3比特软判决读取操作根据从外部设备（例如，存储控制器）提供的软判决读取命令来执行。3比特软判决读取操作可能需要七个感测操作。通过对七个感测操作所读取的数据进行编码，可以生成真实的数据以及错误的概率数据。真实的数据可以根据错误的概率数据被确定为‘1’或‘0’。
如图17中所述，3比特软判决读取操作可能需要七个感测操作。此外，在经由硬判决读取操作读取的数据被应用到3比特软判决读取操作的情况中，3比特软判决读操作可能需要六个感测操作。
在一个实施例中，很好理解，对通过3比特软判决读取操作读取的数据进行编码的方式可以以各种不同的方法来实现。编码可以根据控制逻辑400的控制由非易失性存储器件1000的读/写电路来进行，或者可以由外部设备（例如，存储控制器）来进行。
如上所述，软判决读取操作可能需要多个读取操作来辨别具有不同的阈值电压的存储单元。读取操作中的每一个都可以伴有对位线进行预充电的操作。由于这个原因，有可能降低整个读取速度（或，对主机的读请求的响应速度）。然而，通过将关联图1到图11描述的本发明构思的感测方案应用到软判决读取操作，有可能使整体读取速度(或，对主机的读取请求的响应速度)的降低最小化。接下来将对此进行更充分地描述。
图18是用于描述根据本发明构思的实施例的非易失性存储器件的软判决读取操作的示图。
参考图18，软判决读取操作可以包括利用供应到被选字线的读取电压（例如，图17中的105）连续地执行的感测操作。首先，可以对位线进行预充电。然后，可以使用关联图6描述的展开时间控制方案连续地执行锁存操作。也就是说，可以不同地设置分别对应于感测节点展开时段的展开时间t1到t6。可以在在第一感测节点展开时段之后处理的感测节点展开时段之前执行感测节点预充电操作。有可能在施加到字线的读取电压不改变并且没有附加的预充电操作的情况下，检测存储单元的阈值电压。
图19是用于描述根据本发明构思的另一个实施例的非易失性存储器件的软判决读取操作的示图。
在软判决读取操作时字线电压（例如，105和107）之间的电压差很大的情况中，可以用供应到被选字线的字线电压106以与图6中所描述的方式相同的方式连续地执行锁存操作，然后可以用供应到被选字线的字线电压105以与图6中所描述的方式相同的方式连续地执行锁存操作。此时，由于字线电压被改变，所以可以伴有位线预充电操作。除了上述不同之外，图19中图示的软判决读取操作可以与图18中图示的软判决读取操作相同或基本相同。
根据以上描述，有可能在字线电压不变的情况下检测具有不同的阈值电压的存储单元。这可以意味着改变字线电压所需的设置时间是不必要的。此外，在执行连续的感测操作时，位线的电压可以维持恒定（或者，可以维持在预充电电压）。也就是说，有可能减少对位线进行预充电所花费的时间。因此，可以缩短读取/编程时间（或，对主机的读/写请求的响应时间）。此外，因为在连续的感测操作期间字线电压不改变，所以设置字线电压所花费的时间可以减少。
与关联图18和图19所做出的描述不同，可以以降序来决定展开时间。例如，可以首先执行需要最长展开时间的锁存操作，并且可以最后执行需要最短展开时间的锁存操作。
图20是用于描述根据本发明构思的再一个实施例的非易失性存储器件的软判决读取操作的示图。
参考图20，可以使用关联图10和图11描述的感测节点升压方案来执行软判决读取操作。首先，可以用预定电压对位线进行预充电。此时，可以用电源电压对感测节点SO进行预充电。在给定时间（例如，t2）期间，感测节点SO的电压可以展开。然后，可以执行锁存操作。在执行锁存操作之后，如图20中所示，可以连续地升高感测节点SO的电压。每当感测节点SO的电压被升高时都可以锁存感测节点SO的电压。在图20中，示出了这样的示例，其中感测节点SO的电压被顺序地升高。然而，很好理解，感测节点SO的电压可以被控制为顺序地降低。
根据以上描述，有可能在字线电压不变的情况下检测具有不同的阈值电压的存储单元。这可以意味着改变字线电压所需的设置时间是不必要的。此外，在执行连续的感测操作时，位线的电压可以维持恒定（或者，可以维持在预充电电压）。也就是说，有可能减少对位线进行预充电所花费的时间。因此，可以缩短读取/编程时间（或，对主机的读/写请求的响应时间）。
如上所述，虽然在图中未示出，但是上述的感测方案可以应用到读取重试操作。在美国专利公布第2010/0322007号中公开了读取重试操作的示例，其全部内容通过引用合并于此。
图21是示意性地图示根据本发明构思的再一个实施例的非易失性存储器件的框图。
参考图21，非易失性存储器件3000可以包括存储单元阵列3100、行选择器电路3200、电压发生器电路3300、控制逻辑3400、读/写电路3500和输入/输出电路3600。除了控制逻辑3400之外，图21中的非易失性存储器件3000与图2或图8中的非易失性存储器件相同或基本相同，因此省略对它的描述。
控制逻辑3400可以包括控制块3401、温度检测器3402和定时补偿器(timing compensator)3403。控制块3401可以控制非易失性存储器件3000的总体操作。例如，控制块3401可以被配置为控制连续感测操作的展开时间或感测节点的升压电平。
温度检测器3402可以被配置为检测非易失性存储器件3000的温度。检测结果可以被提供给定时补偿器3403。定时补偿器3403可以包括用于存储补偿信息的寄存器3402a。在这里，补偿信息可以包括用于补偿由于温度变化而改变的漏电流的展开时间信息和/或升压电平信息、用于补偿由于PE周期变化而改变的漏电流的展开时间信息和/或升压电平信息、根据字线位置而改变的展开时间信息和/或升压电平信息、根据感测电平而改变的展开时间信息和/或升压电平信息、等等。定时补偿器3403可以向控制块3401提供基于温度检测器3402的检测结果、PE周期信息、字线位置信息或感测电平信息中的至少一个的展开时间信息和/或升压电平信息。控制块3401可以根据从定时补偿器3403提供的展开时间信息和/或升压电平信息可变地控制连续感测操作的展开时间或感测节点的升压电平。
图22是示意性地图示包括根据本发明构思的实施例的非易失性存储器件的存储系统的框图。
参考图22，存储系统可以包括至少一个非易失性存储器件4100以及控制器4200。非易失性存储器件4100可以与图2、图8或图21中示出的非易失性存储器件相同，并且可以被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。控制器4200可以配置为控制非易失性存储器件4100。
图23是示意性地示出图22中的存储控制器的框图。
参考图23，控制器4200可以包括第一接口4120、第二接口4220、诸如CPU的处理单元4230、缓存4240、错误检测和纠正电路4250和ROM4260。
作为主机接口的第一接口4210可以配置为与外部设备（例如，主机）连接，并且作为存储器接口的第二接口4220可以配置为与图22中示出的非易失性存储器件4100连接。处理单元4230，例如，CPU，可以配置为控制控制器4200的总体操作。例如，处理单元4230可以配置为操作存储在ROM4260中的诸如快闪转换层（FTL）的固件。在另一个实施例中，有可能将控制器4200配置为不包括ROM。在这种情况下，ROM 4260中的固件可以存储在由控制器4200控制的非易失性存储器件4100中，并且可以在加电时从非易失性存储器件4100加载到控制器4200中。缓存4240可以用来临时存储从外部设备经由主机接口4210传输的数据或从非易失性存储器件4100经由存储器接口4220传输的数据。错误检测和纠正电路4250可以配置为对要存储在非易失性存储器件4100中的数据进行编码并且对从非易失性存储器件4100读出的数据进行解码。
在一个示例性实施例中，主机接口4210可以按照计算机总线标准、存储总线标准和iFCPPeripheral总线标准中的一个形成，或者按照两个或更多标准的组合形成。计算机总线标准可以包括S-100总线、Mbus、Smbus、Q-总线、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、LPC、EISA、VME、VXI、NuBus、TURBOchannel、MCA、Sbus、VLB、PCI、PXI、HP GSC总线、CoreConnect、InfiniBand、UPA、PCI-X、AGP、PCIe、因特尔快速路径互连（Intel QuickPath Interconnect）、超运输（Hyper Transport）、等等。存储总线标准可以包括ST-506、ESDI、SMD、并行ATA、DMA、SSA、HIPPI、USB MSC、火线（1394）、串行ATA、eSATA、SCSI、并行SCSI、串行附接SCSI（Serial Attached SCSI）、光纤通道、iSCSI、SAS、RapidIO、FCIP、等等。iFCPPeripheral总线标准可以包括苹果桌面总线、HIL、MIDI、Multibus、RS-232、DMX512-A、EIA/RS-422、IEEE-1284、UNI/O、1-Wire、I2C、SPI、EIA/RS-485、USB、照相机链接（Camera Link）、外部PCIe、光峰（Light Peak）、多分支总线(Multidrop Bus)、等等。
图24是示意性地图示使用根据本发明构思的实施例的非易失性存储器件的固态驱动器的框图。
参考图24，固态驱动器（SSD）5000可以包含存储介质5100和控制器5200。存储介质5100可以经由多个通道与控制器5200连接，多个通道中的每一个共同连接到多个非易失性存储器NVM。每个非易失性存储NVM可以由这样的存储器构成，该存储器与图2、图8或图21中示出的非易失性存储器件相同或基本相同并且被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。控制器5200可以与关联图23描述的控制器相同或基本相同。
图25到图29是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的其它系统的框图。
图25是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的蜂窝电话系统的框图。
参考图25，蜂窝电话系统可以包括：ADPCM编解码电路9202，用于对语音信号进行压缩和解压缩；扬声器9203；麦克风9204；TDMA电路9206，用于对数字数据进行时分复用；PLL电路9210，其被配置为设置射频信号的载波频率；RF电路9211，其被配置为发送和接收射频信号；等等。
此外，该蜂窝电话系统可以包括各种类型的存储器，比如，非易失性存储器件9207、ROM 9208和SRAM 9209。非易失性存储器件9207可以与图2、图8或图21中示出的非易失性存储器件相同或基本相同，并且可以被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。ROM 9208可以用来存储程序，而SRAM 9209可以用作系统控制微计算机9212的工作区并且/或者用于临时存储数据。在这里，系统控制微计算机9212是被配置为控制非易失性存储器件9207的写入和读取操作的处理器。
图26是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的存储卡的框图。存储卡可以是例如MMC卡、SD卡、多用卡、微SD卡、存储棒、致密SD卡、ID卡、PCMCIA卡、SSD卡、芯片卡、智能卡、USB卡等等。
参考图26，存储卡可以包括：接口电路9221，用于与外部设备连接；控制器9222，其包括缓存并且控制存储卡的操作；以及至少一个非易失性存储器件9207。非易失性存储器件9207可以与图2、图8或图21中示出的非易失性存储器件相同或基本相同，并且可以被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。控制器9222可以是被配置为控制快闪存储器件9207的写入和读取操作的处理器。具体来说，控制器9222可以经由数据总线DATA和地址总线ADDRESS与非易失性存储器件9207和接口电路9221耦合。
图27是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的数字静止照相机的框图。
参考图27，数字静止照相机可以包括机身9301、插槽9302、镜头9303、显示电路9308、快门按钮9312、闪光灯9318、等等。具体来说，存储卡9331可以插入插槽9302并且包括至少一个根据本发明构思的实施例的非易失性存储器件9207。非易失性存储器件9207可以与图2、图8或图21中示出的非易失性存储器件相同或基本相同，并且可以被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。
如果存储卡9331是接触型存储卡，则当存储卡9331插入插槽9308中时电路板上的电子电路可以与存储卡9331电接触。在存储卡9331是非接触型存储卡的情况下，则电路板上的电子电路可以通过射频或无线通信与存储卡9331通信。
图28是示出应用图27中的存储卡的各种系统的示图。
参考图28，存储卡9331可以应用到摄像机VC、电视TV、音频设备AV、游戏机GM、电子音乐设备EMD、蜂窝电话HP、计算机CP、个人数字助理PDA、语音记录器VR、PC卡PCC、等等。
图29是示意性地图示应用根据本发明构思的实施例的非易失性存储器件的图像感测器系统的框图。
参考图29，图像感测器系统可以包括图像感测器9332、输入/输出设备9336、RAM 9348、CPU 9344和非易失性存储器件9354。非易失性存储器件9354可以与图2、图8或图21中示出的非易失性存储器件相同或基本相同，并且可以被配置为执行关联图12到图20描述的数据恢复读取方法和软判决读取方法。图29中的元件，也就是，图像感测器9332、输入/输出设备9336、RAM 9348、CPU 9344和非易失性存储器件9354，可以经由总线9352相互通信。图像感测器9332可以包括光电感测设备(photosensing device)，比如，光栅(photo-gate)、光电二极管、等等。每个元件可以由单个芯片连同处理器一起形成或者由独立于处理器的单个芯片形成。
以上公开的主题要被视为是说明性的而不是限制性的，并且所附权利要求意图覆盖落在真实的精神和范围内的所有这样的修改、增强及其他实施例。因此，在法律所允许的最大程度内，该范围按照对所附权利要求及其等效物的允许的最宽泛的解释来确定，并且不应当受到上述具体描述的约束或限制。

Claims (20)

1.一种非易失性存储器件的软判决读取方法，包含：
接收软判决读取命令；
向被选字线施加读取电压；
对分别连接到该被选字线的被选存储单元的位线进行预充电；以及
连续地感测该被选存储单元的状态，其中位线的预充电电压和供应到被选字线的读取电压在感测被选存储单元的状态期间不改变。
2.如权利要求1所述的软判决读取方法，其中，感测被选存储单元的状态包括多个感测操作，每个感测操作通过根据被选存储单元的阈值电压来改变分别与位线相对应的感测节点的电压、锁存感测节点的电压以及对感测节点进行预充电来执行；以及
其中，感测操作的各个展开时间相互不同。
3.如权利要求2所述的软判决读取方法，其中在感测操作中分别锁存的数据包括硬判决读取数据和多个软判决读取数据。
4.如权利要求2所述的软判决读取方法，其中在感测操作中分别锁存的数据包括多个软判决读取数据。
5.如权利要求2所述的软判决读取方法，其中在感测操作中分别锁存的数据包括硬判决读取数据和多个软判决读取数据中的至少一个软判决读取数据。
6.如权利要求2所述的软判决读取方法，其中连续地感测被选存储单元的状态包括至少两次锁存分别与位线相对应的感测节点的电压，作为第一数据和第二数据。
7.如权利要求6所述的软判决读取方法，其中第一数据指示阈值电压高于读取电压的存储单元和阈值电压比读取电压低预定电压的存储单元。
8.如权利要求7所述的软判决读取方法，其中第二数据指示阈值电压高于读取电压的存储单元。
9.如权利要求8所述的软判决读取方法，其中至少两次锁存电压包含：
在第一时段期间根据被选存储单元的阈值电压改变感测节点的电压；
锁存感测节点的电压，作为第一数据；
对感测节点进行预充电；
在与第一时段不同的第二时段期间根据被选存储单元的阈值电压改变感测节点的电压；以及
锁存感测节点的电压，作为第二数据。
10.如权利要求9所述的软判决读取方法，其中第一时段比第二时段短。
11.如权利要求10所述的软判决读取方法，其中第一时段被设置为使得阈值电压比读取电压低预定电压的存储单元被确定为关断单元。
12.如权利要求11所述的软判决读取方法，其中第二时段被设置为使得阈值电压比读取电压低预定电压的存储单元被确定为导通单元。
13.如权利要求9所述的软判决读取方法，其中位线被驱动以维持预充电状态，直到感测节点的电压被锁存为第二数据为止。
14.如权利要求1所述的软判决读取方法，其中施加到被选字线的读取电压在感测操作完成之后被阻断。
15.一种非易失性存储器件，包含：
存储单元阵列，具有布置在字线和位线的交叉处的存储单元；
行选择器电路，配置为驱动字线中的一条被选字线；
读/写电路，具有分别连接到位线的页缓存；以及
控制逻辑，配置为控制读/写电路和行选择器电路，
其中控制逻辑控制软判决读取操作，在软判决读取操作中，对分别连接到被供应了读取电压的被选字线的被选存储单元的位线进行预充电，并且在位线的预充电电压和供应到被选字线的读取电压不改变的同时至少两次锁存分别与位线相对应的感测节点的电压作为第一数据和第二数据；以及
其中控制逻辑可变地控制读取操作的连续感测操作的各个展开时间。
16.如权利要求15所述的非易失性存储器件，其中至少两次锁存感测节点的电压作为第一数据和第二数据包含：
在第一时段期间根据被选存储单元的阈值电压改变感测节点的电压；
锁存感测节点的电压，作为第一数据；
对感测节点进行预充电；
在比第一时段长的第二时段期间根据被选存储单元的阈值电压改变感测节点的电压；以及
锁存感测节点的电压，作为第二数据。
17.如权利要求15所述的非易失性存储器件，其中在感测操作中分别锁存的数据包括硬判决读取数据和多个软判决读取数据。
18.如权利要求15所述的非易失性存储器件，其中在感测操作中分别锁存的数据包括多个软判决读取数据。
19.如权利要求15所述的非易失性存储器件，其中在感测操作中分别锁存的数据包括硬判决读取数据和多个软判决读取数据中的至少一个软判决读取数据。
20.如权利要求15所述的非易失性存储器件，其中施加到被选字线的读取电压在感测操作完成之后被阻断。
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