CN102568575A - 闪速存储器件以及包括其的存储系统 - Google Patents

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CN102568575A CN2011104368269A CN201110436826A CN102568575A CN 102568575 A CN102568575 A CN 102568575A CN 2011104368269 A CN2011104368269 A CN 2011104368269A CN 201110436826 A CN201110436826 A CN 201110436826A CN 102568575 A CN102568575 A CN 102568575A
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Abstract

一种控制存储器的方法，包括：确定数据存取是否是随机的；如果数据存取不是随机的(列偏移＝0)，则基于第一种子产生第一随机序列(RS)数据；将第一RS数据与从存储器读出的数据或将被写入存储器的数据混合；如果数据存取是随机的(列偏移≠0)，则从第一种子产生第二种子；基于第二种子产生第二RS数据；以及将第二RS数据与从存储器读出的数据或将被写入存储器的数据混合。

Description

闪速存储器件以及包括其的存储系统
相关申请的交叉引用
本申请要求在2010年12月23日提交的美国临时申请第61/426,529号的优先权以及要求在2011年1月3日提交的韩国专利申请第10-2011-0000279号的优先权。上述引用的申请的公开通过引用合并于此。
技术领域
示范性的实施例涉及半导体存储器，并且具体地涉及闪速存储器件。
背景技术
闪速存储器件是一种EEPROM(电可擦可编程只读存储器)，其中通过编程操作擦除或编程多个存储器区域。传统的EEPROM仅仅允许一个存储器区域被擦除或编程一次。如果可以同时地写入不同的存储器区域，则闪速存储器件可以被更迅速地操作。由于围绕用于存储数据的电荷存储装置的绝缘薄膜的损耗或劣化，所有类型的闪速存储器和EEPROM都可能在预定的擦除操作次数之后损坏。
闪速存储器件通过不需要电源保持存储在硅片上的信息的方式而在硅片上存储信息。另外，闪速存储器件提供对物理冲击的抵抗力和相对快的读取存取时间。因为这样的特征，闪速存储器件通常被用作电池供电的设备的存储器。
发明内容
本发明构思的一个实施例是要提供对于根据初始种子执行的随机数据的随机化器的方法和设备，其中基于偏移地址产生初始种子。
根据本发明构思的一个实施例，一种控制存储器的方法，包括：确定数据存取是否是随机的；如果数据存取不是随意的，基于第一种子产生第一随机序列(RS)数据；混合第一RS数据与从该存储器读取的数据或将被写入该存储器的数据；如果数据存取是随机的，根据第一种子产生第二种子；基于第二种子产生第二RS数据；并且混合第二RS数据与从该存储器读取的数据或将被写入到该存储器的数据。
根据该发明构思的一个实施例，第一种子基于行地址、页面地址、块单元或扇区单元的一个。当列地址非零时，数据存取是随机存取。
根据本发明构思的一个实施例，产生第二RS数据包括满足1+xK-1+xK多项式的RS数据。本发明构思的一个实施例，K＝11。
根据本发明构思的一个实施例，本方法还包括：使用用于第一分段的第一种子、用于中间分段的基于第一种子产生的第二种子、以及基于第一或第二种子产生的用于第三分段的RS数据的第三种子。
根据本发明构思的一个实施例，将被写入的数据是从I/O管脚接收的并且混合数据输出到页面缓冲器。
根据本发明构思的一个实施例，控制存储器的方法包括：接收偏移值N，N是存取地址的列部分；在去随机化第一读出数据之前，基于存取地址产生M个随机序列(random sequence RS)数据，其中M的最大值是N；以及
通过与第N个RS数据混合去随机化第一读出数据。
根据本发明构思的一个实施例，M＝N。
根据本发明构思的一个实施例，本方法包括：通过选择包括预移位输出的RS数据串路径来加速产生M个RS数据。
根据本发明构思的一个实施例，控制存储器的方法包括：接收偏移值N，N是存取地址的列部分；在去随机化第一读出数据之前，基于存取地址产生M随机序列数据，其中M是从1到小于该存取地址的列部分的末尾的范围；以及使用第N个RS数据去随机化第一读出数据。
根据本发明构思的一个实施例，一种存储器件包括：闪速存储单元阵列；随机序列(RS)数据发生器，被配置为基于第一种子产生至少一个RS数据串；随机化电路，被配置为混合该RS数据与将被写入该闪速存储单元阵列的数据；去随机化电路，被配置为去随机化从闪速存储单元阵列读取的数据；以及控制电路，被配置为控制对该闪速存储单元阵列的存取，包括基于存储器存取模式激活该RS数据发生器，其中该随机化电路以及该去随机化电路被安排在页面缓冲器以及I/O管脚之间。
根据本发明构思的一个实施例，在一个模式中存储器地址的一部分被用作第一种子以及在第二模式中通过RS数据发生器产生第二种子。RS数据发生器产生满足1+xk-1+xk多项式的RS数据。
根据本发明构思的一个实施例，RS数据发生器被配置为在收到加速信号时输出至少一个预设RS数据。
根据本发明构思的一个实施例，一种存储系统包括：存储器件，包括闪速存储单元阵列；随机序列(RS)电路，被配置为产生RS数据；以及混合器，被配置为混合随机序列RS数据与将被写入到闪速存储单元阵列的数据以及去随机化从闪速存储单元阵列读取得数据；以及存储控制器，包括控制电路，被配置为控制通过该混合器到该闪速存储单元阵列的写入以及从该闪速存储单元阵列的读取。
根据本发明构思的一个实施例，该存储系统还包括至少另一个存储器件，包括：闪速存储单元阵列以及随机序列电路，被配置为混合随机序列RS数据与将被写入到该闪速存储单元阵列的数据以及去随机化从该闪速存储单元阵列读取的数据。
根据本发明构思的一个实施例，该存储控制器还包括错误控制电路(ECC)，被配置为当从该闪速存储单元阵列读出数据时执行纠错功能。
根据本发明构思的一个实施例，该闪速存储单元阵列是MLC类型。
根据本发明构思的一个实施例，该存储器件被嵌入在SSD卡中。
根据本发明构思的一个实施例，该存储器件和存储控制器被嵌入在SSD卡中。
根据本发明构思的一个实施例，该存储系统还包括被配置为控制该SSD卡以及至少另一个SSD卡的处理设备。
根据本发明构思的一个实施例，该存储系统还包括被配置为控制该SSD卡的服务器以及被配置为控制包括奇偶检验管理功能的另一个SSD卡的RAID控制器。
根据本发明构思的一个实施例，该存储系统还包括被配置为与多个SSD卡通信的主机处理设备。
根据本发明构思的一个实施例，该存储系统还包括被配置为在主机处理设备以及多个SSD卡之间无线通信的无线收发器。
根据本发明构思的一个实施例，该存储系统还包括连接多个处理设备以及多个SSD卡的网络。
根据本发明构思的一个实施例，该存储系统还包括被配置为与蜂窝网络通信的蜂窝收发器。
根据本发明构思的一个实施例，该存储系统还包括被配置为捕获图像的图像传感器。
根据本发明构思的一个实施例，一种存储器件包括：闪速存储单元阵列；随机序列(RS)数据发生器，被配置为基于第一种子产生至少一个RS数据串；混合器，被配置为去随机化从闪速存储单元阵列读取的数据；以及控制电路，被配置为控制对该闪速存储单元阵列的存取，包括基于存储器存取模式激活该RS数据发生器，其中在一个模式中存储器地址的一部分被用作第一种子以及在第二模式中通过RS数据发生器产生第二种子。
根据本发明构思的一个实施例，该混合器还被配置为利用RS数据随机化将被写入到闪速存储单元阵列的数据。
根据本发明构思的一个实施例，该混合器被配置为通过页面缓冲器接收从闪速存储单元阵列读取的数据并且经由I/O管脚输出该去随机化数据。
根据本发明构思的一个实施例，该控制电路被配置为基于第一种子产生中间种子并且基于该中间种子产生RS数据。
根据本发明构思的一个实施例，闪速存储单元阵列包括多电平单元(MLC)类型闪存，并且该混合器被配置为通过逐位异或操作混合多值数据。
附图说明
上述及其他特征将从参考下列附图的下列描述中变得明显，其中贯穿不同的附图类似的参考数字指代类似的部分，除非另作说明。并且其中：
图1是示出按照该发明构思的示范性实施例的闪速存储器件的方框图。
图2是图1中图解的存储单元阵列由全部位线存储器结构或奇-偶存储器结构的存储块形成的例子的示意图。
图3是示出按照该发明构思的示范性实施例的图1中的随机化器电路的方框图。
图4是描述按照该发明构思的示范性实施例的闪速存储器件的读出操作的时序图。
图5是描述按照该发明构思的另一个示范性实施例的闪速存储器件的读出操作的时序图。
图6是描述按照该发明构思的示范性实施例的闪速存储器件的写入操作的时序图。
图7是示出按照该发明构思的另一个示范性实施例的图1中的随机化器电路的方框图。
图8是示出图7中图解的PSR的方框图。
图9是示出使用图7中图解的PSR的多项式产生的初始种子值的示意图。
图10是示出按照该发明构思的另一个示范性实施例的图1中的随机化器电路的方框图。
图11A是描述按照该发明构思的示范性实施例的闪速存储器件的随机化器方法的流程图。
图11B是描述按照该发明构思的示范性实施例的闪速存储器件的随机化器方案的示意图。
图12是示出按照该发明构思的示范性实施例的存储系统的方框图。
图13是示出按照该发明构思的另一个示范性实施例的存储系统的方框图。
图14是示出按照该发明构思的示范性实施例的固态驱动器的方框图。
图15是示出使用图14中图解的固态驱动器的存储器的方框图。
图16是示出使用图14中图解的固态驱动器的存储器服务器的方框图。
图17到19是示出按照该发明构思的示范性实施例的系统的示意图。
图20到24是应用按照本发明构思的示范性实施例的非易失性存储器件的其他的系统的示意图。
具体实施方式
在下文将参考其中示出本发明构思的实施例的附图更充分地描述本发明构思。然而本发明构思可以在许多不同的形式中具体化并且不应该把本发明构思看作是限于此处阐明的实施例。相反地，提供这些实施例以便本公开将是彻底的和完全的，并且将充分地向本领域那些技术人员传达本发明构思的范围。在附图中，为了清楚，层和区域的尺寸和相对尺寸可被夸大。贯穿本说明书类似的数字指代类似的元件。
尽管此处术语第一、第二，第三等可被用于描述不同的元件、组件、区域、层和/或部分，很清楚这些元件、组件、区域、层和/或部分不应该被这些术语限制。这些术语仅仅用于区别一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，以下讨论的第一元件、组件、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离本发明构思的示教。
图1是示出按照该发明构思的示范性实施例的闪速存储器件的方框图。
参照图1，闪速存储器件包括存储单元阵列100，存储单元阵列100具有以行(字线：WL)和列(位线：BL)排列的存储单元。每个存储单元可存储1位数据或M位(多位)数据(M是2或以上的整数)。每个存储单元可由具有例如浮栅或电荷捕获层之类的电荷存储层的存储单元或具有可变电阻元件的存储单元形成。存储单元阵列100可被形成具有单层阵列(二维的)结构或多层阵列结构，其也被称为垂直类型或堆叠类型三维阵列结构。存储器件可以是NAND类型闪速存储器。
行选择电路200由控制逻辑300控制并且被配置为对存储单元阵列100的行执行选择和驱动操作。控制逻辑300被配置为控制闪速存储器件整体的操作。页面缓冲器电路400由控制逻辑300控制并且按照操作模式而作为读出放大器或写入驱动器操作。例如，在读出操作期间，页面缓冲器电路400作为从连接到存储单元的被选行的存储单元读出数据的读出放大器操作。在编程操作期间，页面缓冲器电路400作为驱动数据到连接到被选行的存储单元的写入驱动器操作。页面缓冲器400可包括每个与位线或位线对相应的页面缓冲器。如果每个存储单元存储多位数据，则页面缓冲器电路400的每个页面缓冲器可被配置为具有两个或更多锁存器。
继续参照图1，列选择电路500由控制逻辑300控制并且在读取/编程操作通过预定单元顺序地选择列(或页面缓冲器)。随机化器电路(此后称为随机化器)600被配置为随机化经由输入/输出接口700(例如往返于I/O管脚)被传送的、将被编程的数据。按照控制逻辑300的控制，随机化器电路600被配置为去随机化从页面缓冲器电路400接收的经由列选择电路500被传送的数据。按照本实施例，去随机化的数据经由输入-输出接口700被输出，输入-输出接口700包括到闪速存储器件以外的电路的输入/输出管脚。按照本发明构思的示范性的实施例的随机化器电路600被配置为不仅对于整页的数据而且对于总计比整页的数据少的随机数据(例如，备用的区域的数据、扇区数据、多于扇区数据并且少于页面数据的数据、少于扇区数据的数据等等)，执行随机化操作。这些将在下面被更充分地描述。
存储单元可以是存储多个数据位的多电平单元(MLC)。MLC具有按照存储在它的电荷存储装置中的电荷的数量的一个阈值电压分布。当这样的阈值电压分布由于电荷损失或在邻近存储单元之间的耦合(称作字线耦合)而变化时，往返于存储单元的无差错存取由于减小的裕量受到影响。如果存在“0”或“1”的过多的数据串式样，则阈值电压分布的变化恶化。数据随机化(即，混合数据与随机序列)可以减少由于字线耦合引起的存储单元的阈值电压的变化。换句话说，因为存储单元的状态被更一致地分配，与数据随机化之前比较，可以减少字线耦合的出现。
在一些实施例中，可有选择地执行随机化操作。例如，当请求对特定数据或特定区域存取时，随机化器电路600被配置为执行它的随机化操作。
图2是图1中图解的存储单元阵列由全部位线存储器结构或奇-偶存储器结构的存储块形成的例子的示意图。将描述存储单元阵列100的示范性的结构。作为一个例子，现在将描述包括分割成1024块的存储单元阵列100的NAND闪速存储器件。存储在每个块的数据可被同时地擦除或可通过存储器子块单元擦除。在一个实施例中，存储块或存储器子块是被同时地擦除的最小存储元件单元。每个存储块例如具有与位线(例如1KB的位线)相应的列。在一个称为全部位线(ABL)结构的实施例中，能够在读取和编程操作期间同时选择存储块的全部位线。通过行选择电路200选择的字线中的并连接到全部位线的存储元件能够被同时编程。
在一个示范性的实施例中，在相同的列中的多个存储元件是串联连接的以形成NAND串。NAND串的一端经由通过串选择线SSL控制的选择晶体管而连接到相应的位线，另一个端经由通过地选择线GSL控制的选择晶体管而连接到公共源极线CSL。
在另一个称为奇-偶结构的实施例中，位线分成偶数位线(BLe)和奇数位线(BLo)。在该奇-偶位线结构中，在公共字线中并连接到奇数位线的存储元件在第一时间被编程，而在公共字线中并连接到偶数位线的存储元件在第二时间被编程。
图3是示出按照该发明构思的示范性实施例的图1中的随机化器电路的方框图。
参照图3，按照本发明构思的示范性实施例的随机化器电路600包括时钟发生器610、选择器620、伪随机序列发生器(PRS)630、自由运行检测器640、以及混合器650。此处，数据发生器660包括被操作耦合的时钟发生器610、选择器620、PSR 630、以及自由运行检测器640以顺序地产生随机序列数据RSD。一组随机序列数据可形成随机序列RS。混合器650被配置为组合随机序列数据RSD与将被写入存储单元阵列100的数据以形成随机化的数据。混合器650也被配置为提取那些已经与随机序列数据组合的数据，例如从存储单元阵列100读取的数据，以生产去随机化的数据。混合器650被配置为对单电平单元类型闪存存储器通过二进制单位进行混合，但是还可被配置为通过例如逐位异或操作的逐位操作混合多位值。
时钟发生器610被配置为产生时钟信号CLK。选择器620响应于从自由-运行检测器640接收的选择信号(自由-运行信号)FRS选择输入信号CLK和RE/WE中的一个。例如，当激活自由-运行信号FRS时，选择器620可选择来自时钟发生器610的时钟信号CLK作为它的输出信号。当去激活自由-运行信号FRS时，选择器620可选择读/写使能信号RE/WE。通过选择器620选择的信号CLK或RE/WE可被提供到PSR 630作为随机序列时钟信号CLK_RS以基于预定的种子顺序地产生随机序列数据RSD。
在该发明构思的一个实施例中，预定的种子可根据行地址、页面地址、块单元或扇区单元中的一个形成。但是，应当理解确定种子的方式不局限于上述。按照一个实施例，当请求对任何页的存取时，页面地址可被用作种子提供到PRS 630。该种子于是将作为提供到PRS 630的恒定值。被用来随机化提供到混合器650的第一数据或产生初始随机序列数据的种子被称作第一种子。按照本发明构思的一个实施例，页的扇区单元也可参考行和列地址用作初始种子。
在一个示范性的实施例中，可利用线性反馈移位寄存器(LFSR)来实现PSR 630，线性反馈移位寄存器可由一个移位寄存器和一个或多个异或逻辑门组成。但是，应当理解PSR 630可以由伪随机数(PN)序列发生器、循环冗余码(CRC)产生器等等组成。
继续参照图3、自由-运行检测器640基于列偏移值产生自由-运行信号FRS。在一个示范性的实施例中，列偏移值可以是在存取请求提供的列地址的值。按照一个实施例，当请求对整页的数据的读/写操作时，列偏移值可以是‘0’。当请求‘随机’存取操作时，列地址、或偏移值是非零。例如，通过具有地址值‘0’的列地址确定页面数据的第一存取点，并且通过分别具有超过‘0’的值的列地址确定页面数据的剩余存取点。此处数据读出位置可包括页面缓冲器电路400的列位置或一个页面的列位置。同样地，可以通过列地址不同地确定其中按照存取请求存储数据的位置(或存取点)。可以于此可交换地使用列偏移值或偏移地址。
自由-运行检测器640包括计数器641以及比较器642。计数器641可与时钟发生器610产生的时钟信号CLK同步操作。比较器642比较计数器641的计数值与列偏移值以按照比较结果产生自由-运行信号FRS。例如，当计数器641的初始值与列偏移值相同时，释放-运行信号FRS可被去激活。当计数器641的初始值与列偏移值不相同时，释放-运行信号FRS可被激活。在后者情况中，当计数器641的计数值到达列偏移值时，比较器642可去激活自由-运行信号FRS。
当在读/写操作中列偏移值是‘0’时，计数器641不操作，该自由-运行信号FRS被去激活。该自由-运行信号FRS的去激活意指请求的存取与整页的数据有关。在该情况下，选择读/写使能信号RE/WE并且在数据输入与输出切换的RE/WE可通过选择器620提供到PSR 630。读/写使能信号RE/WE可被切换以在读/写请求下提供数据到混合器650。
当在读/写操作中列偏移值不是‘0’时，计数器641执行计数操作。即，当列偏移值与计数器641的初始值不相同时，该释放运行检测器640与时钟信号CLK同步地执行计数操作并且激活自由-运行信号FRS。自由-运行信号FRS的激活意指请求的存取与随机数据有关。在该情况下，时钟发生器610产生的时钟信号CLK被选择器620选择并且与选择的时钟信号CLK一起提供到PSR 630，PSR 630可与时钟信号CLK同步地顺序产生随机序列数据。产生用于基本上随机化第一数据的初始随机序列数据的操作被称作自由-运行操作。当计数值到达列偏移值时，自由-运行检测器640去激活自由-运行信号FRS。当自由-运行信号FRS的状态从激活状态迁移到去激活状态时，在数据输入与输出切换的读/写使能信号RE/WE可通过选择器630被提供到PSR 630作为随机序列时钟信号CLK_RS。
混合器650执行随机化和去随机化功能两者。例如，在读出操作，混合器650逻辑上组合随机序列数据RSD与从存储单元阵列通过页面缓冲器400和列选择电路500读取的随机化的数据以输出去随机化的数据到输入-输出接口700。在写入操作，混合器650逻辑上组合随机序列数据RSD与经由输入-输出接口提供的数据以输出作为随机化的数据的该组合的数据到列选择电路500以被写入存储单元阵列100。混合器650可包括逻辑电路，例如异或门，以实现逻辑附加功能。在字节-单位数据被提供到混合器650的情况中，随机序列数据位可与被读取/编程的每个数据位进行逻辑组合。
按照请求的存取是否是随机数据存取，自由-运行信号FRS可具有高有效电平和低有效电平的一个。
图4是图解按照该发明构思的示范性实施例的闪速存储器件的读出操作的时序图。
可以按照一组命令和地址的输入进行读出操作。例如，如图4中图解的，第一命令00h、地址C1C2R1R2R3、和第二命令30h可被顺序地提供到闪速存储器件。提供的地址C1C2R1R2R3可包括列地址C1C2和行地址R1R2R3。因为列偏移值是非‘0’的C1C2，所以数据存取是随机的，并且可以使用行地址R1R2R3作为种子产生初始的随机序列数据。替换地，当通过小于一个页面的单位施加随机化时，列地址或扇区地址可以用作产生中间种子的开始种子以依次产生随机序列数据来去随机化从闪速存储单元阵列读取的数据。
在第二命令30h提供到闪速存储器件之后，在tR期间，页面缓冲器电路400响应于控制逻辑300的控制从存储单元阵列100读出数据。如图4中图解的，就绪/忙信号
Figure BDA0000123957570000101
在tR期间可被维持在低电平上。因为列偏移值不是计数器641的初始值‘0’，所以自由-运行检测器640激活自由-运行信号FRS。这意指时钟信号CLK被选择器620选择并且提供到PSR 630。PSR 630使用行地址R1R2R3作为种子产生初始的随机序列数据。在输入第二命令30h时，按照时钟信号CLK计数器641开始计数。
列地址、列偏移值被加载到比较器642。当计数器641的计数值到达列偏移值时，比较器642去激活自由-运行信号FRS。因为自由-运行信号FRS被去激活，所以选择器620不选择时钟信号CLK并且自由-运行操作被停止。此时，向PSR 630提供初始的随机序列数据作为用于随机化第一数据的种子。在时间tR逝去之后，按照读/写使能信号RE/WE的切换，可经由列选择电路500将页面缓冲器电路400的数据(即，随机化的数据)提供到随机化器电路600。此时，PSR 630可与读/写使能信号RE/WE的切换同步地顺序产生随机序列数据RSD。混合器650逻辑组合随机序列数据RSD与通过列地址C1C2选择的数据，并且该组合的数据可通过输入-输出接口700而作为去数据提供到外部设备。可重复去随机化操作直到存取-请求的数据全部输出。
通过使用一组命令和地址，存储在页面缓冲器电路400中的数据可被另外提供到外部设备。在该情况下，如图4图解的，就绪/忙信号可被维持在高电平上。例如，第一命令05h、地址C1C2和第二命令E0h可被顺序地提供到闪速存储器件。此时，提供的地址仅仅包括列地址C1C2并且没有行地址。因为列偏移值和列地址C1C2一样不是‘0’，可使用种子通过随机序列产生块650的自由-运行操作来产生所以初始的随机序列数据，其中按照先前提供的行地址R1R2R3确定种子，基本上如上所述。
如图4图解的，在接收到第二命令E0h并且产生初始种子花费的时间逝去之后，可以输出数据。准备初始种子花费的时间(例如13us)可以比tR(例如30us)短。
图5是描述按照该发明构思的另一个示范性实施例的闪速存储器件的读出操作的时序图。
可以按照一组命令和地址的输入进行读出操作。例如，如图5中图解的，第一命令00h、地址C1C2R1R2R3、和第二命令30h可被顺序地提供到闪速存储器件。提供的地址C1C2R1R2R3可包括列地址C1C2和行地址R1R2R3。在该情况下，C1C2是‘0’，并且列偏移值是‘0’。因为列偏移值是‘0’，所以数据存取不是随机的，并且不执行自由-运行操作。
在第二命令30h提供到闪速存储器件之后，在tR期间，页面缓冲器电路400响应于控制逻辑300的控制从存储单元阵列100读出数据。如图5中图解的，就绪/忙信号
Figure BDA0000123957570000112
在tR期间可被维持在低电平上。随机化器电路600使用接收的行地址R1R2R3作为种子顺序地产生随机序列数据RSD，并且逻辑组合该随机序列数据RSD与由页面缓冲器电路400读出的数据。该组合的数据可被通过输入/输出电路700作为去随机化的数据提供到外部设备。
图6是描述按照该发明构思的示范性实施例的闪速存储器件的写入操作的时序图。
可以按照一组命令和地址的输入进行写入操作。例如，如图6中图解的，第一命令80h、地址C1C2R1R2R3、和第二命令10h可被顺序地提供到闪速存储器件。提供的地址C1C2R1R2R3可包括列地址C1C2和行地址R1R2R3。在该情况下，该列地址C1C2不是‘0’，并且列偏移值是列地址C1C2的值，不是‘0’。数据存取是随机的，可通过使用行地址R1R2R3作为种子来产生产生初始的随机序列数据必需的初始种子。
因为列偏移值不是‘0’，所以自由-运行检测器640激活自由-运行信号FRS。这意指选择器620选择通过时钟发生器610产生的时钟信号CLK。时钟信号CLK可被提供到PSR 630以产生随机序列数据RSD。当计数器641的计数值到达列偏移值时，自由-运行检测器640去激活自由-运行信号FRS。此时，可通过初始的随机序列数据设置PSR 630，其中该初始的随机序列数据可被用作随机化第一数据的初始种子。
在示范性的实施例中，在写入操作，计数器641可跟随地址输入开始计数。
如果初始种子的产生结束，则按照读/写RE/WE的切换，将被编程的数据可被通过闪速存储器件的输入-输出接口700顺序地提供到随机化器电路600。此时，PSR 630可与读/写使能信号RE/WE的切换同步地顺序产生随机序列数据RSD。混合器650逻辑组合初始的随机序列数据与通过输入-输出接口电路700提供的数据，并且该组合的数据可通过列选择电路500作为随机化的数据被传送到页面缓冲器电路400。可重复随机化操作直到将被编程的所有数据被传送到页面缓冲器电路400。其后，如果第二命令10h被提供到闪速存储器件，如图6所图解的，则就绪/忙信号
Figure BDA0000123957570000121
从高电平变化到低电平。在就绪/忙信号
Figure BDA0000123957570000122
的低电平时段期间，那就是说，在tPGM期间，存储在页面缓冲器电路400中的数据(即，随机化的数据)可被存储在存储单元阵列100中。
如上所述，尽管请求对随机数据的存取，但是可以通过准备初始种子(或初始的随机序列数据)使用偏移地址作为列偏移值来随机化将被编程的随机数据。
尽管在图6中没有图解，但是在写入操作时列偏移值是‘0’的情况中，不进行用于产生初始种子的自由-运行操作。在该情况下，数据和第二命令10h可在地址输入之后被连续地提供到闪速存储器件。
在示范性的实施例中，产生初始种子花费的时间可根据列偏移值而有区别。因此，可以根据产生初始种子花费的最大时间来设置当图4描述的读出操作中取出数据的时刻和当图6描述的写入操作中提供数据的时刻。
图7是示出按照该发明构思的一个示范性实施例的图1中的随机化器电路的方框图。
参照图7，根据该发明构思的另一个示范性的实施例的随机化器电路包括时钟发生器610、选择器620、PSR 630a、自由-运行检测器640a、和混合器650。时钟发生器610、选择器620、和混合器650基本上和图3中的相同，并且因此省略它们的描述。
参照图7到9，随机化器电路600a的PSR 630a可根据指示加速状态的标志信号ACC_EN在加速模式和标准模式的一个中操作。在加速模式中，如图8图解的，例如从多路复用的输入端口输入根据预定的多项式的预移位随机序列(RS)数据用于选择，将在下面更进一步描述。在加速模式中，产生初始的随机序列数据(当列偏移值不是‘0’时)需要的时间减少。当标志信号ACC_EN去激活时，PSR 630a可操作在标准模式中。
可以基于闪速存储器件的调整(trim)信息确定指示加速模式的标志信号ACC_EN的激活和去激活。替换地，可以由控制闪速存储器件的控制器确定指示加速模式的标志信号ACC_EN的激活和去激活。但是，本领域普通技术人员可以容易地理解指示加速模式的标志信号ACC_EN的激活和去激活不局限于本公开。也可用标志信号的激活确定速度信息。
自由-运行检测器640a包括计数器641a、比较器642a和除法器643a。计数器641a被配置为与时钟信号CLK同步操作。除法器643a基于表明加速模式的标志信号ACC_EN操作。除法器643a可直接地传送列偏移值到比较器642a或向比较器642a提供通过将列偏移值除以速度信息N获得的值。例如，当标志信号ACC_EN指示标准模式时，除法器643a发送列偏移值到比较器642a而不修改。当标志信号ACC_EN指示加速模式时，除法器643a将列偏移值除以速度信息N并且提供该相除得到的值到比较器642a。例如，当列偏移值是‘1000’并且速度信息指示N-速度时，除法器643a将输出1000/N的值。
比较器642a比较计数器641a的计数值与除法器643a的输出以根据比较结果产生自由-运行信号FRS。例如，当计数器641a的初始值与除法器643a的输出相同时，释放-运行信号FRS可被去激活。当计数器641a的初始值与除法器643a的输出不相同时，释放-运行信号FRS可被激活。在后者情况中，当计数器641a的计数值到达除法器643a的输出值时，比较器642a可去激活自由-运行信号FRS。在这样的情况中，计数器641a也停止计数。
图8是示出图7中图解的示范性的PSR 630a的方框图，并且图9是列出通过PRS产生器630a产生的初始的随机序列数据(初始种子值)的示范性的列表。
参照图8，PSR 630a包括响应于随机序列时钟信号CLK_RS操作的多个触发器FF0到FF10、响应于加速标志信号ACC_EN操作的多个选择器SEL0到SEL10、以及多个异或逻辑631，632、633和634，它们如图8图解的那样连接。根据本示范性的实施例，图8中图解的PSR 630a被配置为满足多项式x11+x10+1并且根据标志信号ACC_EN可操作在标准或加速模式。当标志信号ACC_EN是指示标准模式的电平(例如低电平)时，选择器SELxx的输入‘0’端口被选择以输出到触发器FF0到FF10的输入D，并输出满足关于标准模式的预定多项式的RS数据。当标志信号ACC_EN是指示加速模式的电平(例如高电平)时，选择器SELxx的输入‘1’端口被选择以将预移位的RS数据传递到触发器FF0到FF10的输入D，例如通过相应的选择器SEL0到SEL 10选择的X10^X0^X1^X2、X10^X0^X1、X10^X0、X10～X3。根据如图8和9所示的本示范性的实施例，列偏移值被提前或加速输出，举例来说，在SEL1和FF0的X3，与X1相反，从而减少了两个时钟周期以输出移位的RS数据。
图9示出关于本实施例X11+X10+1的PRS产生的示范性的随机序列(RS)数据，其中偏移值(纵坐标轴)对依照预定的多项式的RS数据的阶(横坐标轴)。在标准模式(加速速度＝1)，图9中示出的按照预定的多项式产生的RS数据被按照连续的次序(例如行1、2和3)每列偏移输出。在加速模式(加速速度超过1)中，每列偏移输出的RS数据被提前，例如通过选择图8的选择器的输入端口‘1’，以输出来自行3的预移位的RS数据，以减少初始种子设置时间。当根据时钟信号CLK的切换列偏移值增加时，同时可顺序地产生初始种子。尽管根据本实施例描述的加速器特征是将RS产生加速了两个时钟周期，本领域的普通技术人员可以容易地理解类似于于此描述的该示范性的实施例的其他的结构可以被配置以改变加速器参数。例如，当速度信息指示4-速度时，可顺序地产生与列偏移值(例如，4，8、12、...)相应的初始种子。如图8所示，图9中的″^″表示异或操作XOR。
尽管于此描述的本发明构思的不同的实施例是要产生与偏移值相应的随机序列(RS)数据，例如，顺序地产生的第N个RS数据以与相应于第N个偏移值的数据混合，但是可以改变这样的RS数据和偏移值对应。根据本发明构思的实施例，产生M个随机序列(RS)数据，其中M可以小于N。例如，第4个RS数据可以用于偏移值5。因此，M的最大值是N。
根据本发明构思的另一个实施例，在去随机化第一读出数据之前基于存取地址产生M个随机序列数据，其中M的范围是从1到小于存取地址的列部分的末尾。
图10是示出按照该发明构思的另一个示范性实施例的图1中的随机化器电路的方框图。
在描述之前，图10中图解的随机化器电路600b中，通过相同的参考数字标明与图3中图解的那些具有相同的作用的组成单元，并且因此省略它们的描述。
参照图10，随机化器电路600b包括初始种子产生器670，其基于列偏移值产生初始种子。根据图9中图解的用于产生初始种子的多项式X11+X10+1可实现PSR 630。如上所述，可以基于预定的条件产生PSR 630的初始种子值。因此，可以硬件实现初始种子产生器670，基本上如图8图解的那样。PSR 630和初始种子产生器670可组成产生随机序列的块。
在示范性的实施例中，应用于PSR 630的随机序列时钟信号CLK_RS可以是在数据输入与输出切换的读/写使能信号。替换地，应用于PSR 630的随机序列时钟信号CLK_RS可以是在数据输入与输出产生的时钟信号。
图11A是用于描述根据本发明构思的示范性的实施例的闪速存储器件的随机化器方法的流程图，以及图11B是用于描述根据本发明构思的示范性的实施例的闪速存储器件随机化器方案的示意图。
在存取开始，步骤S100，例如通过检查列地址或偏移值确定请求的存取是否是随机数据存取。如果确定是随机数据存取，例如，偏移不是‘0’，则本方法进行步骤S110，其中通过使用存取地址的一部分，例如页面地址，作为输送给PRS 630的开始种子，产生初始种子。在产生初始种子之后，在步骤S120，使用如此准备的初始种子产生随机序列RSDi^RSDn+1，并且使用随机序列RSDi^RSDn+1进行随机化/去随机化操作。随机化的数据可以通过页面缓冲器电路400存储在阵列100中。去随机化的数据可以通过输入-输出接口700提供到外部设备(例如，控制器)。
如果确定请求的存取是非随机数据存取，(列偏移是‘0’)，则本方法进行步骤S130，并且根据第一数据D0执行随机化/去随机化操作，基于根据地址(例如，页面地址、块地址、或扇区地址等等)确定的开始种子产生随机序列RSD0^RSDn+1，而不进行在图3到10中描述的初始种子产生操作。随机化的数据可以通过页面缓冲器电路400存储在阵列100中。去随机化的数据可以通过输入-输出接口700提供到外部设备(例如，控制器)。
尽管上面描述的本发明构思的不同的实施例使用列地址和偏移以图解随机存取，(例如，当列偏移是非零时)，但是开始种子的使用可以基于其他的与列偏移无关的随机存取。例如，从闪速存储器读取和向闪速存储器写入的最小存取单位可以通过扇区确定，例如编程数据和ECC的组合，并且用于除第一扇区之外的扇区的开始种子可以不必与列地址有关。
在示范性的实施例中，可以不仅通过二进制单位而且可以对于多值状态通过逐位异或操作来进行通过混合器执行的随机化/去随机化。
图12是示出按照该发明构思的示范性实施例的存储系统的方框图。
参照图12，存储系统3000包括至少一个闪速存储器1000以及控制器2000。闪速存储器1000在控制器2000的控制下操作并且用作存储介质。控制器2000可以被配置为控制闪速存储器1000。闪速存储器1000可包括随机化器电路1100。图12中的闪速存储器1000基本上和图1中的图解的那些相同，并且因此省略它们的描述。控制器2000可以被配置为添加将被存储在闪速存储器1000中的ECC数据。
控制器2000可包括第一接口2100、第二接口2200、处理单元2300、缓冲存储器2400，以及ECC块2500。第一接口2100被配置为与外部设备(例如主机)接口，并且第二接口2200被配置为与闪速存储器2200接口。处理单元2300被配置为控制控制器2000的整体操作。缓冲存储器2400被配置为存储将被存储在1000中的数据或从闪速存储器1000读出的数据。ECC块2500基于来自缓冲存储器2400的数据产生ECC数据。ECC块2600对于从闪速存储器1000读出的数据执行检错和纠错操作。ECC数据可以被存储在与将被存储在闪速存储器1000中的数据相同的页面中或可以被存储在不同于将被存储在闪速存储器1000的数据的区域中。
在图12图解的存储系统情况下，写入操作可包括基于将被存储在闪速存储器1000的数据产生ECC数据和随机化将被存储在闪速存储器1000的数据。读出操作可包括去随机化读出数据和对于去随机化的数据执行检错和纠错操作。可以有选择地进行对ECC数据的随机化/去随机化。
在示范性的实施例中，控制器2000的第一接口2100可以由计算机总线标准、存储器总线标准、和iFCP外围总线标准或两个或更多标准的组合中的一个形成。计算机总线标准可包括S 100总线、Mbus、Smbus、Q-Bus、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、LPC、EISA、VME VXI、Nubus、TURBO通道、MCA、Sbus、VLB、PCI、PXI、HP GSC总线、CoreConnect、InfiniBand、UPA、PCI-X、AGP、PCIe、Intel QuickPath Interconnect、HyperTransport等等。存储器总线标准可包括ST-506ESDI、SMD、并行ATA、DMA、SSA、HIPPI、USB MSC、FireWire(1394)、串行的ATA、eSATA、SCSI、并行SCSI、串行的附装的SCSI、光纤通道、iSCSI、SAS、RapidIO、FCIP等等。iFCP外围总线标准可包括苹果桌面总线、HIL、MIDI、Multibus、RS-232、DMX512-A、EIA/RS-422、IEEE-1284、UNI/O、1-wire、I2C、SPI、EIA/RS-485、USB、照相机连接、外部PCIe、Light Peak、多点总线等等。
图13是示出按照该发明构思的另一个示范性实施例的存储系统的方框图。
参照图13，存储系统3000a包括至少一个闪速存储器1000a和2000a。闪速存储器1000a在控制器2000a的控制下操作并且被用作存储介质。图13中的图解的闪速存储器1000a不包括上述的随机化器电路。控制器2000a可以被配置为控制闪速存储器1000a。控制器2000a被配置为随机化将被存储闪速存储器1000a中的数据并且将ECC数据添加到随机化的数据中。控制器2000a被配置为对于从闪速存储器1000a读出的随机化的数据的错误执行检测和纠正的操作并且去随机化随机化的数据。
控制器2000a可包括第一接口2100a、第二接口2200a、处理单元2300a、缓冲存储器2400a、ECC块2500a、和随机化器块2600。在图13图解的组成元素2100a、2200a、2300a、2400a、和2500a基本上和图12中的那些相同，并且因此省略它们的描述。
随机化器块2600被配置为随机化来自缓冲存储器2400a的数据并且去随机化从闪速存储器1000a读出的数据(即，随机化的数据)。随机化器块2600可对于随机数据根据在图3到10中描述的方式的任何一个执行随机化操作，并且因此省略它的描述。ECC块2600可基于来自随机化器块2500的随机化的数据产生ECC数据。ECC块2500a可基于ECC数据对从闪速存储器读出的数据(即随机化的数据)执行检错和纠错操作。ECC数据可以被存储在与将被存储在闪速存储器1000a的数据相同的页面中或可以被存储在不同于将被存储在闪速存储器1000a数据的区域中。
在图13图解的存储系统情况下，写入操作可包括随机化将被存储在闪速存储器1000a中的数据、基于随机化的数据产生ECC数据，和存储随机化的数据和ECC数据到闪速存储器1000中。替换地，写入操作可包括随机化将被存储的数据和ECC数据两者以及存储随机化的结果。读出操作可包括对于读出数据(即随机化的数据)基于ECC数据执行检错和纠错操作以及随机化读出数据。
图14是示出按照该发明构思的示范性实施例的固态驱动器的方框图。
参照图14，固态驱动器(SSD)4000包括存储介质4100和控制器4200。存储介质4100与控制器4200经由多个通道连接，每个通道共同地与多个非易失性的存储器相连接。每个非易失性存储器件可以由图1中描述的闪速存储器件形成。在该情况下，控制器4200可以被配置为基本上和图12中描述的相同。即，可以在每个非易失性存储器内生成数据随机化器，以及可以在控制器4200内进行检错和纠错。
替换地，控制器4200可以被配置为和图13中描述的那些相同。在该情况下，可以在控制器4200内进行数据随机化器以及检错和纠错。因此，有可能参考偏移地址产生用于随机数据的初始种子。
图15是使用图14中的图解的固态驱动器的存储器的方框图，以及图16是图14中图解的固态驱动器的存储器服务器的方框图。
根据本发明构思的示范性的实施例的固态存储器4000用于配置存储器。如图15图解的，存储器包括多个固态驱动器4000，固态驱动器4000被配置为基本上和图14中描述的那些相同。根据本发明构思的示范性的实施例的SSD 4000用于配置存储器服务器。如图16图解的，存储器服务器包括多个固态驱动器4000以及用于控制存储器服务器的整体操作的服务器4000a，固态驱动器4000被配置为基本上和图14中描述的那些相同。更进一步，存储器服务器还包括根据应用于补救在固态驱动器4000中存储的数据上的缺陷的奇偶校验方式进行奇偶校验管理的RAID控制器4000B。
图17到19是示出按照该发明构思的示范性实施例的系统的示意图。
在包括根据本发明构思的示范性的实施例的存储控制器以及闪速存储器件的固态驱动器应用于存储器的情况中，如图17图解的，系统600包括与主机通过有线或无线方式通信的存储器6100。在包括根据本发明构思的示范性的实施例的数据存储器的固态驱动器应用于存储器服务器的情况中，如图18图解的，系统7000包括与主机通过有线或无线方式通信的存储器服务器7100以及7200。更进一步如图19图解的，包括根据本发明构思的示范性的实施例的数据存储器的固态驱动器可以应用于邮件服务器8100。邮件服务器8100可经由以POP和SMTP方式连接的邮件守护程序与邮件程序通信，并且邮件服务器8100可通过因特网网络通信。
图20到24是应用按照本发明构思的示范性实施例的非易失性存储器件的其他的系统的示意图。
图20是图解应用按照该发明构思的示范性实施例的闪速存储器件的蜂窝电话系统的方框图。参照图20，蜂窝电话系统可包括用于压缩话音和解压缩压缩的话音的ADPCM(自适应差分脉冲编码调制)编解码器电路9202、扬声器9203、麦克风9204、用于时分多路复用数字数据的TDMA电路9206、被配置为设置射频信号的载波频率的PLL(锁相回路)电路9210、被配置为发送和接收射频信号的RF(射频)电路9211等等。
更进一步，蜂窝电话系统可包括不同的类型的存储器，例如非易失性存储器件9207、ROM 9208和SRAM 9209。非易失性存储器件9207可以如图1描写的闪速存储器件形成，并且执行如图3到10描述的随机化/去随机化操作。ROM 9208可用来存储程序，并且SRAM 9209可被用作系统控制微型计算机9212的工作区域和/或临时存储数据。系统控制微型计算机9212是处理器，被配置为控制非易失性存储器件9207的写入和读出操作。
图21是图解应用按照该发明构思的示范性实施例的闪速存储器件的存储卡的方框图。存储卡例如可以是MMC卡、SD卡、多用途卡、微SD卡、记忆棒、紧凑的SD卡、ID卡、个人计算机存储卡国际协会(PCMCIA)卡、SSD卡、芯片卡、智能卡、USB卡等等。
参照图21，存储卡可包括用于与外部设备接口的接口电路9221、包括缓冲存储器并且控制存储卡的操作的控制器9222、和根据本发明构思的示范性的实施例的至少一个闪速存储器件9207。闪速存储器件9207可以由被配置为产生用于随机数据的初始种子的闪速存储器件形成。控制器9222可以是处理器，其被配置为控制闪速存储器件9207的写入和读出操作。具体地，控制器9222可以与非易失性存储器件9207和9221经由数据总线DATA和地址总线ADDRESS耦合。
图22是图解应用按照该发明构思的示范性实施例的闪速存储器件的数字式静止照相机的方框图。参照图22，数字静止照相机可包括主体9301、槽口9302、透镜9303、显示电路9308、快门按钮9312、闪光灯(strobe)9318等等。具体地，存储卡9331可被插入槽口9308并且包括根据本发明构思的示范性的实施例的被配置为产生随机数据的初始种子的闪速存储器件9207。
如果存储卡9331是接触类型，当存储卡9331插入槽口9308时在电路板上的电路可与9331电接触。在存储卡931是非接触型的情况中，在电路板上的电路可以射频方式与存储卡9331通信。
图23是图解应用图22中的存储卡的不同的系统的示意图。
参照图23，存储卡9331可被应用于(a)摄像机、(b)电视机，(c)音频设备、(d)游戏机、(e)电子音乐设备、(f)便携式电话机、(g)计算机、(h)个人数字助理(PDA)、(i)话音记录器、(j)PC卡等等。
图24是图解应用按照该发明构思的示范性实施例的闪速存储器件的影象传感器系统的方框图。
参照图24，图像传感器系统可包括图像传感器9332、输入-输出设备9336、RAM 9348、CPU 9344、以及根据本发明构思的示范性的实施例的闪速存储器设备9354。图24中的元件，即图像传感器9332、输入-输出设备9336、RAM 9348、CPU 9344、以及闪速存储器件9354可彼此经由总线9352通信。图像传感器9332可包括例如光栅、光电二级管等等的光传感器。每个元件可由单个芯片与处理器一起形成或与处理器独立地形成。
在本发明构思的示范性的实施例中，存储单元可以由可变电阻存储单元形成。示范性的可变电阻存储单元以及包括可变电阻存储单元的存储器件公开在美国专利No.7,529,124中，其全部通过参考合并于此。
在本发明构思的另一个示范性的实施例中，存储单元由具有电荷储存层的不同的单元结构的一个形成。具有电荷储存层的单元结构包括使用电荷捕获层的电荷捕获闪存结构、其中阵列被堆叠在多个层中的堆叠闪存结构、源极-漏极自由闪存结构、管脚类型闪存结构等等。
具有电荷捕获闪存结构作为电荷储存层的存储器件公开在美国专利第6,858,906号以及美国公开文件第2004/0169238号和第2006/0180851号中，通过参考其中全部内容合并于此。源极-漏极自由闪存结构参见韩国专利第673020号，通过参考其中全部内容合并于此。
可以以使用不同的形式的封装来封装按照本发明构思的闪速存储器件和/或存储控制器。例如：可以使用诸如下列的封装来封装根据本发明构思的闪速存储器件和/或存储控制器：层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料带引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型封装集成电路(SOIC)、缩小型小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级结构封装(WFP)和晶片级处理堆叠封装(WSP)等等。
上述公开的主题将被认为是说明性的，而不是限制的，附加的权利要求是用来覆盖属于本真实的精神和范围的所有修改、增加、及其他实施例。因此，本范围将被确定为法律允许的最大程度的下列权利要求的可允许的最宽的解释和他们的等价物，并且不应该被上述详细说明限制。

Claims (46)

1.一种控制存储器的方法，包括：
确定数据存取是否是随机的；
如果数据存取不是随机的，则基于第一种子产生第一随机序列(RS)数据；
将第一RS数据与从所述存储器读出的数据或将被写入所述存储器的数据混合；
如果数据存取是随机的，则从第一种子产生第二种子；
基于第二种子产生第二RS数据；以及
将第二RS数据与从所述存储器读出的数据或将被写入所述存储器的数据混合。
2.根据权利要求1的方法，其中第一种子基于行地址、页面地址、块单元或扇区单元中的一个。
3.根据权利要求1的方法，其中当数据存取的列偏移值是非零时，确定数据存取是随机的。
4.根据权利要求1的方法，其中当数据存取的列偏移值是零时，确定数据存取不是随机的。
5.根据权利要求1的方法，其中第二RS数据包括满足1+xK-1+xK多项式的RS数据。
6.根据权利要求1的方法，还包括：使用用于第一分段的第一种子、用于中间分段的第二种子、以及基于第一或第二种子产生的用于第三分段的第三种子。
7.根据要求1的方法，其中将被写入的数据是从I/O管脚接收的并且混合数据被输出到页面缓冲器。
8.根据要求1的方法，其中将从所述存储器读出的并且与所述第二RS数据混合的数据输出到I/O管脚。
9.一种控制存储器的方法，包括：
接收偏移地址值N，N是存取地址的列部分；
在基于存取地址去随机化第一读出数据之前产生M个随机序列(RS)数据，其中M的最大值是N；以及
通过与第N个RS数据混合去随机化第一读出数据。
10.根据权利要求9的方法，其中M＝N。
11.根据权利要求9的方法，其中产生M个RS数据包括满足1+xK-1+xK多项式的RS数据。
12.根据权利要求11的方法，其中K＝11。
13.根据权利要求11的方法，更进一步包括通过选择包括预移位输出的RS数据串路径加速产生M个RS数据。
14.一种控制存储器的方法，包括：
接收偏移值N，N是存取地址的列部分；
在去随机化第一读出数据之前基于存取地址产生M个随机序列数据，其中M的范围是从1到小于存取地址的列部分的末尾；以及
使用第N个RS数据去随机化第一读出数据。
15.根据权利要求14的方法，还包括经由I/O管脚输出去随机化的第一数据。
16.一种控制存储器的方法，包括：
接收列偏移值N；
基于开始种子产生至少一个随机序列(RS)数据直到从预定值增加的计数到达N为止；
确定所述至少一个RS数据的一个作为初始的RS数据；
使用初始的RS数据去随机化从所述存储器读出的数据或随机化将被写入到所述存储器的数据。
17.根据权利要求16的方法，其中所述开始种子基于行地址、页面地址、块单元或扇区单元中的一个。
18.根据权利要求16的方法，其中预定值是零。
19.根据权利要求16的方法，其中所述至少一个RS数据包括满足1+xK-1+xK多项式的RS数据。
20.根据权利要求18的方法，其中所述确定步骤包括确定所述至少一个RS数据中的最后产生的一个作为初始的RS数据。
21.根据权利要求18的方法，其中去随机化的数据被输出到I/O管脚。
22.根据权利要求18的方法，其中从I/O管脚接收将被写入所述存储器的数据以及随机化的数据被输出到页面缓冲器。
23.根据权利要求18的方法，还包括通过选择包括预移位输出的RS数据串路径加速所述至少一个RS数据的产生。
24.一种存储器件，包括：
闪速存储单元阵列；
随机序列(RS)数据发生器，被配置为基于第一种子产生至少一个RS数据串；
随机化电路，被配置为混合RS数据与将被写入所述闪速存储单元阵列的数据；
去随机化电路，被配置为去随机化从所述闪速存储单元阵列读出的数据；以及
控制电路，被配置为控制对闪速存储单元阵列的存取以及基于存储器存取模式激活RS数据发生器，其中所述随机化电路以及所述去随机化电路被安排在页面缓冲器以及I/O管脚之间。
25.根据权利要求24的器件，其中在一个模式中存储器地址的一部分被用作第一种子以及在第二模式中通过RS数据发生器产生第二种子。
26.根据权利要求24的器件，其中RS数据发生器被配置为产生满足1+xK-1+xK多项式的RS数据，其中K是整数。
27.根据权利要求24的器件，其中RS数据发生器被配置为在接收到加速信号时输出至少一个预设RS数据。
28.一种存储系统，包括：
存储器件，包括：
闪速存储单元阵列；
被配置为产生RS数据的随机序列(RS)电路；以及
混合器，被配置为混合随机序列(RS)数据与将被写入闪速存储单元阵列的数据以及去随机化从闪速存储单元阵列读出的数据；以及
存储控制器，包括被配置为通过混合器控制到闪速存储单元阵列的写入以及从闪速存储单元阵列的读取的控制电路。
29.根据权利要求28的系统，还包括至少另一个存储器件，包括：闪速存储单元阵列以及随机序列电路，被配置为混合随机序列RS数据与将被写入到该闪速存储单元阵列的数据以及去随机化从该闪速存储单元阵列读取的数据。
30.根据权利要求28的系统，该存储控制器还包括错误控制电路(ECC)，被配置为当从该闪速存储单元阵列读出数据时执行纠错功能。
31.根据权利要求28的系统，其中所述闪速存储单元阵列是每单元多电平(MLC)类型。
32.根据权利要求28的系统，其中存储器件被嵌入在SSD卡中。
33.根据权利要求28的系统，其中存储器件以及存储控制器被嵌入在SSD卡中。
34.根据权利要求33的系统，还包括处理设备，被配置为控制SSD卡以及至少另一个SSD卡。
35.根据权利要求33的系统，还包括服务器，被配置为控制SSD卡以及RAID控制器，所述RAID控制器被配置为控制另一个包括奇偶校验管理功能的SSD卡。
36.根据权利要求34的系统，还包括主机处理设备，被配置为与多个SSD卡通信。
37.根据权利要求36的系统，还包括无线收发器，被配置为在主机处理设备以及多个SSD卡之间无线通信。
38.根据权利要求34的系统，还包括连接多个处理设备以及多个SSD卡的网络。
39.根据权利要求33的系统，还包括蜂窝收发器，被配置为与蜂窝网络通信。
40.根据权利要求33的系统，还包括被配置为捕获图像的图像传感器。
41.一种存储器件，包括：
闪速存储单元阵列；
随机序列(RS)数据发生器，被配置为基于第一种子产生至少一个RS数据串；
混合器，被配置为去随机化从所述闪速存储单元阵列读出的数据；以及
控制电路，被配置为控制对所述闪速存储单元阵列的存取以及基于存储器存取模式激活RS数据发生器，其中在一个模式中存储器地址的一部分被用作第一种子以及在第二模式中通过RS数据发生器产生第二种子。
42.根据权利要求41的器件，其中，所述混合器还被配置为利用RS数据随机化将被写入所述闪速存储单元阵列的数据。
43.根据权利要求41的器件，其中，所述混合器被配置为通过页面缓冲器接收从所述闪速存储单元阵列读出的数据并且经由I/O管脚输出去随机化的数据。
44.根据权利要求41的器件，其中，所述控制电路被配置为基于第一种子产生中间种子并且基于中间种子产生RS数据。
45.根据权利要求41的器件，其中，所述闪速存储单元阵列包括每单元多电平(MLC)类型闪存。
46.根据权利要求45的器件，其中，所述混合器被配置为通过逐位异或操作混合多值数据。
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