CN107203435B - 非易失性存储器设备和所述非易失性存储器设备的操作方法 - Google Patents

非易失性存储器设备和所述非易失性存储器设备的操作方法 Download PDF

Info

Publication number
CN107203435B
CN107203435B CN201710156724.9A CN201710156724A CN107203435B CN 107203435 B CN107203435 B CN 107203435B CN 201710156724 A CN201710156724 A CN 201710156724A CN 107203435 B CN107203435 B CN 107203435B
Authority
CN
China
Prior art keywords
data
ecc
buffer circuit
page buffer
page
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710156724.9A
Other languages
English (en)
Other versions
CN107203435A (zh
Inventor
鲜于桢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107203435A publication Critical patent/CN107203435A/zh
Application granted granted Critical
Publication of CN107203435B publication Critical patent/CN107203435B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一种操作非易失性存储器设备的方法包括：通过感测存储在存储单元阵列的源页中的数据，将感测数据存储在页缓冲器电路中；从所述页缓冲器电路输出所述感测数据；对从页缓冲器电路输出的感测数据执行纠错码(ECC)解码；将经解码的数据存储在所述页缓冲器电路中；以及通过使用与所述源页相对应的种子值对从所述页缓冲器电路输出的经解码数据执行去随机化，将去随机化的数据提供给外部设备作为读取数据。

Description

非易失性存储器设备和所述非易失性存储器设备的操作方法
相关申请的交叉引用
本美国非临时申请基于35USC§119要求2016年3月17日向韩国知识产权局(KIPO)递交的韩国专利申请10-2016-0031999的优先权，其全部公开内容通过引用合并于此。
技术领域
示例实施例总体上涉及半导体集成电路，更具体地，涉及非易失性存储器设备和操作非易失性存储器设备以有效执行随机化和去随机化的方法。
背景技术
用于存储数据的半导体存储器设备可以分为易失性存储器设备和非易失性存储器设备。易失性存储器设备(例如，动态随机存取存储(DRAM)设备)通常被配置为通过对存储单元中的电容器进行充电或放电来存储数据，并在断电时丢失所存储的数据。非易失性存储器设备(例如，闪存装置)可以即使在断电的情况下仍维持所存储的数据。易失性存储器设备被广泛用作各种装置的主存储器，而非易失性存储器设备被广泛用于在诸如计算机、移动设备等的各种电子设备中存储程序代码和/或数据。
半导体存储器设备的存储容量根据制造工艺的发展而增加。随着半导体存储器设备的集成度的增加，缺陷存储单元的数量相应地增加，且相邻存储单元之间的耦合干扰也增加。这种缺陷存储单元和耦合干扰的增加导致半导体存储器设备的产量降低。可以执行纠错码(ECC)操作以修复缺陷存储单元，且可以执行数据的随机化以减小耦合干扰。半导体存储器设备的产量和性能可以取决于ECC和随机化的效率。
发明内容
一些示例实施例可以提供一种能够提高ECC和随机化的效率的非易失性存储器设备。
一些示例实施例可以提供一种操作能够提高ECC和随机化的效率的非易失性存储器设备的方法。
根据示例实施例，一种操作非易失性存储器设备的方法包括：通过感测存储在存储单元阵列的源页中的数据，将感测数据存储在页缓冲器电路中；从所述页缓冲器电路输出所述感测数据；对从所述页缓冲器电路输出的感测数据执行纠错码(ECC)解码；将经解码的数据存储在所述页缓冲器电路中；以及通过使用与所述源页相对应的种子值对从所述页缓冲器电路输出的经解码数据执行去随机化，将去随机化的数据提供给外部设备作为读取数据。
根据示例实施例，一种非易失性存储器设备包括存储单元阵列、页缓冲器、片上ECC引擎和片上随机化电路。所述存储单元阵列包括形成多个页的多个存储单元。所述页缓冲器电路存储所述多个页中的一页的数据。所述片上ECC引擎对从外部设备接收的第一组数据执行ECC编码，使得所述片上ECC引擎将经编码的数据提供给所述页缓冲器电路，或对存储在所述页缓冲器电路中的第二组数据执行ECC解码，使得所述片上ECC引擎将经解码的数据提供给所述页缓冲器电路。所述片上随机化电路使用与所述多个页中的目标页相对应的种子值来执行对经编码数据的随机化，使得所述片上随机化电路将经随机化的数据提供给所述页缓冲器电路，或使用与所述多个页中的源页相对应的种子值来执行对经解码数据的去随机化，使得所述片上随机化电路将去随机化的数据提供给外部设备作为读取数据。
根据示例实施例，一种存储器设备包括：存储单元阵列，具有多个存储单元；页缓冲器电路，被配置为存储从所述多个存储单元输出的第一组数据和第二组数据；纠错码(ECC)电路，被配置为对所述第一组数据执行ECC解码，使得ECC电路将所述第二组数据提供给所述页缓冲器电路作为经解码数据；以及随机化电路，被配置为对从所述页缓冲器电路输出的所述第二组数据执行去随机化，使得所述随机化电路将去随机化的数据提供给外部设备作为读取数据。
根据示例实施例的非易失性存储器设备和操作所述非易失性存储器设备的方法可以通过分离或独立地执行ECC解码和去随机化来增强非易失性存储器设备的性能。可以在执行ECC解码期间存储种子值，以使用所存储的种子值来执行去随机化，因此，可以减少读取时间。此外，根据ECC解码的结果，可以只将校正比特存储在所述页缓冲器电路中，而剩余比特可以保持在所述页缓冲器电路中，因此可以减少读取时间和功耗。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的示例实施例。
图1是示出了根据示例实施例的操作非易失性存储器设备的方法的流程图。
图2是示出了根据示例实施例的存储器系统的框图。
图3是示出了根据示例实施例的非易失性存储器设备的框图。
图4是示出了根据示例实施例的在独立地执行ECC解码和去随机化的情况下的数据流的图。
图5是示出了根据示例实施例的在图4的情况下存储经解码数据的方法的图。
图6是示出了在依次执行ECC解码和去随机化的情况下的数据流的图。
图7是示出了在图6的情况下存储经解码数据的方法的图。
图8是示出了页和ECC扇区(sector)的示例的图。
图9是示出了与页和ECC扇区相对应的种子值的图。
图10是示出了根据示例实施例的包括在图3的非易失性存储器设备中的片上随机化电路的示例实施例的框图。
图11是示出了根据示例实施例的包括在图10的片上随机化电路中的种子存储器的示例实施例的图。
图12是示出了根据示例实施例的在独立地执行ECC解码和去随机化情况下的读取时间的图。
图13是示出了在依次执行ECC解码和去随机化情况下的读取时间的图。
图14是示出了根据示例实施例的在非易失性存储器设备中的写入操作的流程图。
图15是示出了根据示例实施例的在执行图14的写入操作情况下的数据流的图。
图16是示出了根据示例实施例的在非易失性存储器设备中的回拷操作的流程图。
图17是示出了根据示例实施例的在执行图16的回拷操作情况下的数据流的图。
图18是示出了根据示例实施例的在图17情况下存储更新比特的方法的图。
图19是示出了根据示例实施例的在图17情况下的随机化的图。
图20、21和22是示出了根据示例实施例的包括在图3的非易失性存储器设备中的存储单元阵列的示例的图。
图23和24是示出了根据示例实施例的包括在存储单元阵列中的电阻存储单元的示例的图。
图25是示出了根据示例实施例的在图23和24的电阻存储单元中的单极电阻元件的示例的图。
图26是示出了根据示例实施例的在图24的电阻存储单元中的双极电阻元件的示例的图。
图27是示出了根据示例实施例的被包括在存储单元阵列中的自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的示例的图。
图28是示出了根据示例实施例的移动设备的框图。
具体实施方式
下面将参照附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，相同的附图标记始终表示相同的元件。可以省略重复的描述。
图1是示出了根据示例实施例的操作非易失性存储器设备的方法的流程图。
图1示出了与非易失性存储器设备的读取操作相对应的方法。参考图1，通过感测存储在存储单元阵列的源页中的数据，将感测数据存储在页缓冲器电路中(S100)。通过对来自页缓冲器电路的感测数据执行纠错码(ECC)解码，将经解码数据存储在页缓冲器电路中(S200)。本文中，纠错码(ECC)可以被称为错误校验和校正(ECC)。通过使用与源页相对应的种子值对从页缓冲器电路输出的经解码数据执行去随机化，将去随机化的数据提供给外部设备作为读取数据(S300)。
在包括片上ECC电路和片上随机化电路的常规非易失性存储器设备中，与ECC解码相关联地执行去随机化。在这种情况下，必须从页缓冲器电路加载页大小的数据比特并将其顺序地存储回页缓冲器电路。用于这种从加载和存储形式以及到页缓冲器电路加载或者存储到页存储器的时间增加，因此增加了非易失性存储器设备的读取时间。此外，因为经解码和去随机化的数据被再次存储在页缓冲器电路中，由于操作电流的增加而增加了电源噪声，并且因此增加了数据故障的概率。
相反，在非易失性存储器设备和操作所述非易失性存储器设备的方法中，ECC解码和去随机化是分离的并且是单独执行的，因此可以提高非易失性存储器设备的性能。可以在执行ECC解码期间存储种子值，以使用所存储的种子值来执行去随机化，因此可以减少读取时间。此外，根据ECC解码的结果，可以只将校正比特存储在所述页缓冲器电路中，而剩余比特可以保持在所述页缓冲器电路中，因此可以减少读取时间和功耗。
图2是示出了根据示例实施例的存储器系统的框图。
参考图2，存储器系统10可以包括存储器控制器20和非易失性存储器设备40。
非易失性存储器设备40可以在存储器控制器20的控制下执行读取、写入和擦除操作。非易失性存储器设备40可以从存储器控制器20接收控制信号CTRL、命令CMD、地址ADD和写入数据DATA，并将读取数据DATA传送给存储器控制器20。
非易失性存储器设备40可以包括片上ECC引擎(或ECC电路)600。ECC引擎600可以包括如图2所示的ECC编码器610和ECC解码器620，以便检查和纠正错误比特。ECC引擎600可以对ECC扇区的数据单元执行ECC操作。例如，页的数据单元可以是8KB到64KB，且每个ECC扇区的数据单元可以是1KB到4KB。
ECC编码器610可以对提供给非易失性存储器设备40的数据执行纠错编码或ECC编码，以生成包括奇偶校正比特的码字。所述码字可以被传送并存储在存储单元阵列中。ECC编码器610可以对ECC扇区的数据单元执行编码。ECC解码器620可以对从存储单元阵列读出的数据执行纠错解码或ECC解码，并确定纠错解码的失败或成功。ECC解码器620可以使用码字中的奇偶校正比特来校正所述数据的错误比特。ECC编码器610和ECC解码器620可以使用诸如低密度奇偶校验(LPC)码、波色(Bose)码、乔杜里(Chaudhuri)码、霍昆格姆(Hocquenghem)(BC H)码、turbo码、Reed-Solomon码(RSC)、卷积码、递归系统码、网格编码调制(TCM)、块编码调制(BCM)等的编码调制来检查和校正错误比特。
非易失性存储器设备40可以包括片上随机化电路700。片上随机化电路700可以使用存储单元阵列的目标页来对数据执行随机化，以在写入操作期间提供随机化的数据。此外，片上随机化电路700可以使用存储单元阵列的源页来对数据执行去随机化，以在读取操作期间提供去随机化的数据。随机化被广泛用于去除要写入存储单元阵列的数据的模式依赖性。例如，可以通过预定方法生成用于写入操作的种子值，并且可以执行随机化，使得对原始数据(例如，从外部设备接收的数据)以及种子值执行诸如XOR运算的逻辑运算，以将随机化的数据存储或写入存储单元阵列。在读取操作期间，可以通过执行去随机化来恢复原始数据，使得对随机化的数据和种子值执行等同于写入操作的逻辑运算的逻辑运算。下面将参考图10和11描述片上随机化电路700的示例实施例。
图3是示出了根据示例实施例的非易失性存储器设备的框图。
参考图3，假定为闪存设备的非易失性存储器设备40包括存储单元阵列100、行选择器200(X选择器)、页缓冲器电路300、列选择器(Y选择器)400、数据处理块500、输入/输出(I/O)接口800和控制电路900。数据处理块500可以包括片上ECC引擎600和片上随机化电路700。
存储单元阵列100包括多个存储单元，每个存储单元与字线WL中的对应字线以及位线BL中的对应位线相连。如下文参考图20、21和22所述，多个存储单元可以包括NAND闪存单元或NOR闪存单元，且可以布置为二维(2-D)阵列结构或三维(3-D)垂直阵列结构(例如，具有堆叠结构的垂直存储器设备)。此外，如下面参考图23到27所述，多个存储单元可以包括各种类型的电阻存储单元。
在示例实施例中，多个存储单元可以包括单级存储单元(SLC)和/或多级存储单元(MLC)，其中在SLC的情况下，仅将一比特存储在每个存储单元中，且在MLC的情况下，将多于两比特存储在每个存储单元中。在MLC中，可以使用各种编程方法(例如，阴影编程方案、重新编程方案或片上缓冲编程方案)来对存储单元进行编程。
行选择器200由控制电路900控制，并对存储单元阵列100的行执行选择和驱动操作。控制电路900被配置为控制非易失性存储器设备40的整体操作。页缓冲器电路300由控制电路900控制，并根据操作模式用作感测放大器或写入驱动器。例如，在读取操作期间，页缓冲器电路300用作用于感测从所选行或源页的存储单元输出的数据的感测放大器。在程序操作或写入操作期间，页缓冲器电路300用作将数据写入所选行或目标页的存储单元中的写入驱动器。页缓冲器电路300包括与位线或位线对中的每一个相对应的页缓冲器。当各个存储单元存储多位数据时，页缓冲器电路300的各页缓冲器可以包括两个或更多个锁存器。
列选择器400由控制电路900控制，并在读取/程序操作期间以预定顺序选择列(或页缓冲器)。
片上ECC引擎600执行ECC编码以提供经编码数据，并执行ECC解码以提供经解码数据。片上随机化电路700使用与目标页相对应的种子值来执行随机化，以提供随机化的数据，并使用与源页相对应的种子值来执行去随机化，以提供去随机化的数据。在示例实施例中，随机化电路700可以执行XOR运算。
I/O接口800将从数据处理块500输出的数据提供给外部设备，例如存储器控制器(未示出)。此外，I/O接口800将从外部设备接收的数据提供给数据处理块500。
图4是示出了根据示例实施例的在独立地执行ECC解码和去随机化的情况下的数据流的图，且图5是示出了根据示例实施例的在图4的情况下存储经解码数据的方法的图。图4中的第一至第五数据路径P11至P15表示数据流的时间顺序。
参考图4，通过感测存储在存储单元阵列100(P11)的源页(例如，第一页)中的数据DPAGE(例如，第一组数据)，将感测数据DSEN存储在页缓冲器电路(PBC)300中。源页中的多个存储单元可以与连接到一条字线的多个存储单元相对应。页缓冲器电路300可以连接到与存储单元阵列100的源页相对应的位线(未示出)。因此，数据DPAGE可以通过位线从存储单元阵列100传送到页缓冲器电路300。页缓冲器电路300的每个页缓冲器可以包括与位线、感测锁存器、数据锁存器、高速缓存锁存器和预充电电路相连的感测节点。片上ECC引擎600从页缓冲器电路300(P12)接收感测数据DSEN以执行ECC解码，并将经解码数据DDEC存储在页缓冲器电路300(P13)中。如参考图8所述，一页可以包括多个ECC扇区。在这种情况下，片上ECC引擎600可以对一个ECC扇区执行接收感测数据DSEN(P12)、ECC解码和存储经解码数据DDEC(P13)的操作，然后对下一个ECC扇区重复相同的操作。在相对于页缓冲器电路300中的页的所有ECC扇区完成ECC解码和存储经解码数据D DEC之后，片上随机化电路700从页缓冲器电路300接收解码数据DDEC(P14)，以使用与源页相对应的种子值对经解码数据DDEC执行去随机化，并将去随机化的数据DDER输出到I/O接口800(P15)。将去随机化的数据DDER提供给诸如存储器控制器的外部设备作为读取数据DRD。
当感测数据DSENN没有错误比特时，片上ECC引擎600可以输出包括与感测数据DSEN相同数据的经解码数据DDEC。在这种情况下，不需要更换页缓冲器电路300。
当感测数据DSENN存在一个或更多个错误比特时，片上ECC引擎600可以输出包括与感测数据DSEN不同数据的经解码数据DDEC。在这种情况下，页缓冲器电路300可以用经解码数据DDEC的一个或更多个校正比特替换一个或更多个错误比特。在一个示例实施例中，在将感测数据DSEN和经解码数据DDEC进行比较之后，比较器(未示出)可以向页缓冲器电路300提供数据作为校正比特。
图5示出了沿着图4中的第三数据路径P13在页缓冲器电路(PBC)300中存储经解码数据DDEC的方法。T0表示将经解码数据DDEC存储在页缓冲器电路300之前的时间点，T1表示将经解码数据DDEC存储在页缓冲器电路300之后的时间点。如图5所示，可以只将校正比特存储在页缓冲器电路300中，用于替换存储在页缓冲器电路300中的感测数据DSEN中的错误比特。除了错误比特之外的感测数据DSEN中的剩余比特可以被保持在页缓冲器电路300中无需替换。这样，可以在页缓冲器电路300中只替换校正比特，而剩余比特可以保持在页缓冲器电路300中，因此可以减少读取时间和功耗。
图6是示出了在顺序执行ECC解码和去随机化的情况下的数据流的图，且图7是示出了在图6的情况下存储经解码数据的方法的图。图6中的第一至第五数据路径P21至P25表示数据流的时间顺序。
参考图6，通过感测存储在存储单元阵列100_1的源页中的数据，将感测数据DSEN存储在页缓冲器电路(PBC)300_1中(P21)。片上EC C引擎600_1从页缓冲器电路300_1(P22)接收感测数据DSEN以执行EC C解码，并将经解码数据DDEC提供给片上随机化电路700_1(P23)。片上随机化电路700_1使用与源页相对应的种子值来对解码数据DDEC执行去随机化，并将去随机化的数据DDER存储在页缓冲器电路300_1中(P24)。将去随机化的数据DDER从页缓冲器电路300_1输出到I/O接口800_1(P25)，并将去随机化的数据DDER提供给诸如存储控制器的外部设备作为读数据DRD。如参考图8所述，一页可以包括多个ECC扇区。在这种情况下，片上ECC引擎600_1和片上随机化电路700_1可以对一个ECC扇区执行接收感测数据DSEN(P22)、ECC解码、去随机化和存储经解码数据DDEC(P24)的操作，然后对下一个ECC扇区重复相同的操作。
图7示出了沿着图6中的第四数据路径P24在页缓冲器电路(PBC)300_1中存储去随机化的数据DDER的方法。T0表示将去随机化的数据D DER存储在页缓冲器电路300_1之前的时间点，T1表示将去随机化的数据DDER存储在页缓冲器电路300_1之后的时间点。
在图4和5的情况下，可以只将校正比特存储在页缓冲器电路300中，用于替换存储在页缓冲器电路(PBC)300中的感测数据DSEN中的错误比特。然而，在图6和7的情况下，顺序地对来自页缓冲器电路(P BC)300_1的感测数据DSEN中的所有比特进行解码和去随机化，且经解码和去随机化的数据的所有比特可以回存在页缓冲器电路300_1中。因此，在图6和7的情况下，由于必须将所有比特再次存储在页缓冲器电路300_1中，读取时间和功耗增加。
如参考图4和5所述，根据ECC解码的结果，可以只将校正比特存储在页缓冲器电路300中，而剩余比特可以保持在页缓冲器电路300中而不被替换，因此可以减少读取时间和功耗。
图8是示出了页和ECC扇区的示例的图，且图9是示出了与页和ECC扇区相对应的种子值的图。
参考图8所示，一页可以包括多个ECC扇区SEC1～SECn。图3中的存储单元阵列可以提供与多个页相对应的存储器空间，且在图8中仅表示与一页相对应的存储器空间。图3中的ECC引擎可以对ECC扇区的数据单元执行ECC操作。例如，页的数据单元可以是8KB到64KB，且ECC扇区的数据单元可以是1KB到8KB。ECC扇区SEC1～SECn的位置可以由扇区偏移值OFS～OFSn表示。换言之，扇区地址可以通过使用扇区偏移值OFS～OF Sn来表示。
参考图9，存储单元阵列的存储空间可以包括多个页P1、P2和P3，且每个页可以包括多个ECC扇区SEC1～SEC4。图9示出每页四个ECC扇区的非限制性示例，且可以多样化地确定每页ECC扇区的数量。如图9所示，相应种子值RSD11～RSD34可以分配给每个页和每个ECC扇区。种子值RSD11～RSD34中的每一个可以是一个比特或多个比特序列。在一些示例实施例中，可以基于页地址和扇区地址来生成种子值RSD11～RSD34中的每一个。在其他示例实施例中，种子值RSD11～RSD34可以是预定的，并以查找表的形式存储的。
图10是示出了根据示例实施例的被包括在图3的非易失性存储器设备中的片上随机化电路的示例实施例的框图。
参考图10，随机化电路700可以包括种子生成器720、种子存储器740和转换器760。
种子生成器720基于页地址信号PGADD和扇区地址信号SECADD生成ECC种子信号SDECC。种子生成器720可以输出与由页地址信号PGADD和扇区地址信号SECADD表示的当前地址相对应的种子值作为ECC种子信号。因此，所述ECC种子信号SDECC可以包括：随着页地址PGADD和扇区地址信号SECADD变化的变化种子值。例如，当页地址信号PGADD指示图9中的第二页面P2，且扇区地址信号SECADD顺序指示第一至第四扇区SEC1、SEC2、SEC3和SEC4时，ECC种子信号SDECC可以顺序地包括四个种子值RSD21、RSD22、RSD23和RSD24。
种子存储器740基于ECC种子信号SDECC、列地址信号COLADD和扇区地址信号SECADD，生成输入输出种子信号SDIO。下文将参考图11来描述种子存储器740的示例实施例。
转换器760可以基于输入数据DRI和ECC种子信号SDECC或输入输出种子信号SDIO，提供输出数据DRO。在示例实施例中，转换器760被配置为执行按位XOR运算。当ECC操作和随机化是流水线化或顺序执行时，转换器760可以对输入数据DRI和ECC种子信号SDECC执行逻辑运算，以提供输出数据DRO。相反，当独立地执行ECC操作和随机化时，转换器760可以对输入数据DRI和输入输出种子信号SDIO执行逻辑运算，以提供输出数据DR0。
片上随机化电路700可以执行随机化和去随机化。在写入操作中，输入数据DRI可以是作为ECC编码的结果的经编码数据，且输出数据DR O可以是随机化的数据。在读取操作中，输入数据DRI可以是作为ECC解码的结果的经解码数据，且输出数据DRO可以是去随机化的数据。在一些示例实施例中，随机化电路可以分为用于执行随机化的部分以及用于执行去随机化的部分。
图11是示出了根据示例实施例的包括在图10的片上随机化电路中的种子存储器的示例实施例的图。
参考图11，种子存储器740可以包括多个存储单元SU1～SU4、选择器MUX和控制器CONT。当执行去随机化时，种子存储器740可以在片上ECC引擎执行ECC解码期间存储从种子生成器720输出的种子值，并在执行去随机化期间将所存储的种子值输出到转换器760。
控制器CONT可以基于列地址信号COLADD和扇区地址信号SECADD，生成输入控制信号STOCTR和输出控制信号OUTCTR。输入控制信号STOC TR可以指示由扇区地址信号SECADD的当前值表示的ECC扇区。输出控制信号OUTCTR可以指示由列地址信号COLADD的当前值表示的ECC扇区。
存储单元SU1～SU4可以分别与ECC扇区SEC1～SEC4相对应。图11示出了与四个ECC扇区SEC1～SEC4相对应的四个存储单元SU1～SU4的非限制性示例，且可以根据每页ECC扇区的数量而有所不同地确定存储单元的数量。
种子存储器740可以基于扇区地址信号SECADD在每个存储单元SU1～SU4中存储与每个ECC扇区SEC1～SEC4相对应的每个种子值RSD1～RSD4。控制器CONT可以基于扇区地址信号SECADD生成输入控制信号STOCTR，并响应于输入控制信号STOCTR，分别将通过ECC种子信号SDECC提供的种子值RSD1～RSD4存储在存储单元SU1～SU4中。
此外，种子存储器740可以基于列地址信号COLADD，从存储单元SU1～SU4之一输出与当前列地址相对应的种子值。控制器CONT可以基于列地址信号COLADD产生指示当前列地址的输出控制信号OUTCTR，且选择器MUX可以响应于输出控制信号OUTCTR，选择并输出来自存储单元S U1～SU4的种子值RSD1～RSD4之一作为输入输出种子信号SDIO。随着列地址信号COLADD的列地址改变，输入输出种子信号SDIO的种子值也改变。
这样，可以使用种子存储器740预先存储种子值，且可以根据列地址信号COLADD来控制输入输出种子信号SDIO的输出定时。通过使用输入输出种子信号SDIO，包括随机化和去随机化的随机化操作可以与包括ECC编码和ECC解码的ECC操作是分离的并且是独立于所述ECC操作执行的。
图12是示出了根据示例实施例的在独立地执行ECC解码和去随机化的情况下的读取时间的图；以及图13是示出了在依次执行ECC解码和去随机化的情况下的读取时间的图。
参照图4、11和12，在完成感测在存储单元阵列中存储的数据之后，将感测数据DSEN存储在页缓冲器电路300中。在将感测数据DSEN存储在页缓冲器电路300中之后，对ECC扇区SEC1～SEC4中的每一个执行ECC解码，并且将经解码数据DDEC顺序存储在页缓冲器电路300中。此外，将与源页的ECC扇区SEC1～SEC4相对应的种子值RSD1～RSD4存储在种子存储器740的存储单元SU1～SU4中，同时执行ECC解码并将经解码的数据DDEC存储在页面缓冲器电路300中。存储在存储单元SU1～SU4中的种子值RSD1～RSD4用于在数据输出DOUT期间的去随机化DE_RAND。
因此，当根据示例实施例独立地执行ECC解码和去随机化时，可以在执行ECC解码的同时存储种子值，且可以在数据输出期间使用存储的种子值来执行去随机化。因此，可以用减小的读取时间tRp从I/O接口800输出读取数据DRD。
参照图6和13，在完成感测在存储单元阵列中存储的数据之后，将感测数据DSEN存储在页缓冲器电路300_1中。在将感测数据DSEN存储在页缓冲器电路300_1中之后，对ECC扇区SEC1～SEC4中的每一个顺序执行ECC解码和对经解码数据DDEC的去随机化，并且将去随机化的数据D DER顺序存储在页缓冲器电路300_1中。
因此，当ECC解码和去随机化相关联并是顺序执行的时，可能用增加的读取时间tRc从I/O接口800_1输出读取数据DRD。如图12和13所示，相较于在顺序ECC解码和去随机化的情况下的读取时间tRc，可以减小根据示例实施例的独立ECC解码和去随机化的情况下的读取时间t Rp。
图14是示出了根据示例实施例的在非易失性存储器设备中的写入操作的流程图。
图14示出了与非易失性存储器设备的写入操作相对应的方法。参考图14，通过使用与存储单元阵列的目标页相对应的种子值来执行对从外部设备(例如，存储器控制器)接收的写入数据的随机化，提供随机化的数据(S10)。将经编码数据存储在页缓冲器电路(S20)中，作为通过对随机化的数据执行ECC编码而生成的编程数据。将从页缓冲器电路输出的编程数据写入存储单元阵列的目标页(S30)。
因此，随机化和ECC编码在写入操作期间是相关联并且是顺序执行的，而在如上所述的读取操作期间，ECC解码和去随机化是分离的并且是单独执行的。
图15是示出了根据示例实施例的在执行图14的写入操作的情况下的数据流的图。图15中的数据路径P31至P34表示数据流的时间顺序。
参考图15，通过I/O接口800将从外部设备接收的写入数据DWR提供给片上随机化电路(RND)700(P31)。片上随机化电路700使用与存储单元阵列100的目标页相对应的种子值，来对写入数据DWR执行随机化，以向ECC引擎600提供被随机化的数据DRAN(P32)。ECC引擎600对随机化的数据DRAN执行ECC编码，并将经编码数据DENC存储在页缓冲器电路300中(P33)。如参考图8所述，一页可以包括多个ECC扇区。在这种情况下，片上随机化电路700和片上ECC引擎600可以对一个ECC扇区执行接收写入数据DWR(P31)、随机化、ECC编码并存储经编码数据DE NC(P33)，然后对下一个ECC扇区重复相同操作。在将经编码数据DEN C存储在页缓冲器电路300中作为相对于所有ECC扇区的编程数据DPGM之后，将从页缓冲器电路300输出的编程数据DPGM写入或编程到存储单元阵列的目标页100(P34)。
图16是示出了根据示例实施例的在非易失性存储器设备中的回拷操作的流程图。
图16示出了与用于将存储在非易失性存储器设备的第一页(例如，源页)中的数据移动到第二页(例如，目标页)的回拷操作相对应的方法。在回拷操作期间，可以用要存储在第二页中的更新比特替换第一页的数据中的一部分比特。
参考图16，通过感测存储在存储单元阵列的源页中的数据，将感测数据存储在页缓冲器电路中(S100)。通过对从页缓冲器电路输出的感测数据执行ECC解码，将经解码数据存储在页缓冲器电路中(S200)。通过使用与源页相对应的种子值对来自外部设备的更新数据执行随机化，将随机的更新数据存储在页缓冲器电路中(S400)。通过使用与源页相对应的种子值对从页缓冲器电路输出的经解码且更新的数据执行去随机化，来提供去随机化的数据(S510)。通过使用与存储单元阵列的目标页相对应的种子值对从页缓冲器电路输出的去随机化的数据执行随机化，来提供随机化的数据(S520)。通过对从页缓冲器电路输出的随机化的数据执行ECC编码，将经编码数据存储在页缓冲器电路中作为编程数据(S600)。将从页缓冲器电路输出的编程数据写入目标页(S700)。
图17是示出了根据示例实施例的在执行图16的回拷操作情况下的数据流的图；以及图18是示出了根据示例实施例的在图17情况下存储更新比特的方法的图。图17中的第一至第九数据路径P41至P49表示数据流的时间顺序。
参考图17，通过感测存储在存储单元阵列100的源页中的数据，将感测数据DSEN存储在页缓冲器电路(PBC)300中(P41)。片上ECC引擎600从页缓冲器电路300(P42)接收感测数据DSEN以执行ECC解码，并将经解码数据DDEC存储在页缓冲器电路300(P43)中。如参考图8所述，一页可以包括多个ECC扇区。在这种情况下，片上ECC引擎600可以对一个ECC扇区执行接收感测数据DSEN(P42)、ECC解码和存储经解码数据DDEC(P43)的操作，然后对下一个ECC扇区重复相同的操作。同时，通过输入输出接口800将从外部设备接收的更新数据DUP提供给片上随机化电路(RND)700(P44)。片上随机化电路700使用与存储单元阵列100的源页相对应的种子值，对更新数据DUP执行随机化，并将随机化的更新数据DURAN存储在页缓冲器电路300中(P45)。因此，将经解码且更新的数据DUDEC存储在页缓冲器电路300中。片上随机化电路700从页缓冲器电路300接收经解码且更新的数据DUDEC(P46)，以使用与源页相对应的种子值来对经解码且更新的数据DUDEC执行去随机化，并提供随机化的数据DDRAN(图17中未示出)。此外，片上随机化电路700使用与目标页相对应的种子值对去随机化的数据DDRAN执行随机化，以向片上ECC引擎600提供经随机化的数据DRAN(P47)。偏上EC C引擎600对被随机化的数据DRAN执行ECC编码，以将经编码数据DENC存储在页缓冲器电路300中作为编程数据DPGM。在一页包括多个ECC扇区的情况下，片上随机化电路700和片上ECC引擎600可以对一个ECC扇区执行接收经解码的并更新的数据DUDEC(P46)、去随机化、随机化、ECC编码并存储经编码数据DENC(P48)，然后对下一个ECC扇区重复相同操作。在将经编码数据DENC存储在页缓冲器电路300中作为相对于所有ECC扇区的编程数据DPGM之后，将从页缓冲器电路300输出的编程数据DPGM写入或编程到存储单元阵列的目标页100(P49)。
图18示出了沿着图17中的第五数据路径P45在页缓冲器电路(PBC)300中存储随机化的更新数据DURAN的方法。T0表示将随机化的更新数据DURAN存储在页缓冲器电路300之前的时间点，T1表示将随机化的更新数据DURAN存储在页缓冲器电路300之后的时间点。如图18所示，可以只将随机化的更新比特存储在页缓冲器电路PBC中，用于替换存储在页缓冲器电路300中的经解码数据DDEC中的要更新的相应位。可以将经解码数据DDEC中的除了随机化的更新比特之外的剩余比特可以保持在页缓冲器电路300中不进行替换。这样，根据更新内容，只可以在页缓冲器电路300中存储随机化的更新比特，而剩余比特可以保持在页缓冲器电路300中，因此可以减少回拷时间和功耗。
图19是示出了根据示例实施例的在图17情况下的随机化的图。
参考图17和19，片上随机化电路700可以沿着第六数据路径P46接收经解码且更新的数据DUDEC，并且通过使用与源页相对应的种子值S DECCS对经解码且更新的数据DUDEC执行去随机化，来提供去随机化的数据DDRAN。此外，片上随机化电路700使用与目标页相对应的种子值SDECCT对去随机化的数据DDRAN执行随机化，以提供经随机化的数据D RAN。在写入存储单元阵列100的目标页之前，将随机化数据DRAN提供给片上ECC电路600用于ECC编码。
在示例实施例中，片上随机化电路700可以包括如参考图10所述的一对种子生成器以及如参考图10所述的一对转换器。可以对ECC扇区的数据单元执行在回拷操作期间的顺序去随机化和随机化。在这种情况下，图19中的与源页相对应的种子值SDECCS和与目标页相对应的种子值SDECCT可以对应于ECC种子信号SDECC，而不是图10中的输入输出种子信号SDIO。
图20、21和22是示出了根据示例实施例的包括在图3的非易失性存储器设备中的存储单元阵列的示例的图。
图20是示出了包括在NOR闪存设备中的存储单元阵列的电路图。图21是示出了包括在NAND闪存设备中的存储单元阵列的电路图。图22是示出了包括在垂直闪存设备中的存储单元阵列的电路图。
参考图20，存储单元阵列100a可以包括多个存储单元MC1。同一列中的存储单元可以在位线BL(1)、...、BL(m)中的一个与公共源极线CSL之间并联。同一行中的存储单元可以共同连接到字线WL(1)、...、WL(n)中的同一字线。例如，第一列中的存储单元可以并联在第一位线BL(1)和公共源极线CSL之间。第一行中的存储单元可以共同连接到第一字线WL(1)。存储单元MC1可以由字线WL(1)、...、WL(n)上的电压来控制。
在包括存储单元阵列100a的NOR闪存设备中，可以每字节或每字地执行读操作和程序操作，且可以每块120a地执行擦除操作。在程序操作中，可以将约-0.1至-0.7伏范围的体电压施加到NOR闪存设备的大块衬底。
参考图21，存储单元阵列100b可以包括串选择晶体管SST、地选择晶体管GST和多个存储单元MC2。串选择晶体管SST可以连接到位线B L(1)、...、BL(m)，且地选择晶体管GST可以连接到公共源极线CSL。存储单元MC2可以串联在串选择晶体管SST和接地选择晶体管GST之间。同一行中的存储单元可以连接到字线WL(1)、...、WL(n)中的相同字线。例如，16、32或64个字线可以设置在串选择线SSL和地选择线G SL之间。
串选择晶体管SST可以连接到串选择线SSL，且可以由串选择线SS L上的电压来控制。地选择晶体管GST可以连接到地选择线GSL，且可以由地选择线GSL上的电压来控制。存储单元MC2可以由字线WL(1)、...、WL(n)上的电压来控制。
在包括存储单元阵列100b的NAND闪存设备中，可以每页110b地执行读操作和程序操作，且可以每块120b地执行擦除操作。在程序操作期间，可以将约0伏电平的体电压施加到NAND闪存设备的大块衬底。
根据示例实施例，每个页缓冲器可以连接到奇数编号位线和偶数编号位线。在这种情况下，奇数编号位线可以形成奇数编号页，偶数编号位线可以形成偶数编号页，且可以交替地执行对奇数编号页和偶数编号页的程序操作。
参考图22，存储单元阵列100c可以包括多个串130c，其中每个串具有垂直结构。可以在第二方向上形成所述多个串130c以限定串列，且可以在第三方向上形成所述多个串列以限定串阵列。每个串可以包括串选择晶体管SSTV、地选择晶体管GSTV以及沿第一方向D1形成的并且串联在串选择晶体管SSTV和地选择晶体管GSTV之间的多个存储单元MC3。
串选择晶体管SSTV可以连接到位线BL(1)、...、BL(m)，且地选择晶体管GST可以连接到公共源极线CSL。串选择晶体管SSTV可以连接到串选择线SSL11、SSL12、...、SSLi1、SSLi2，且地选择晶体管G STV可以连接到地选择线GSL11、GSL12、...、GSLi1、GSLi2。同一层中的存储单元可以连接到字线WL(1)、WL(2)、...、WL WL(n-1)、WL(n)中的同一字线。每个串选择线和每个地选择线可以在第二方向D2上延伸，并且可以在第三方向D3上形成所述串选择线SSL11、...、SSLi2和所述地选择线GSL11、...、GSLi2。每个字线可以在第二方向D2上延伸，并且可以在第一方向D1和第三方向D3上形成所述字线WL(1)、...、WL(n)。每个位线可以在第三方向D3上延伸，并且可以在第二方向D2上形成所述位线BL(1)、...、BL(m)。存储单元MC3可以由字线WL(1)、...、WL(n)上的电压来控制。
与NAND闪存设备相似，在包括存储单元阵列100c的垂直闪存设备中，可以每页地执行读操作和程序操作，且可以每块地执行擦除操作。
尽管图2中未示出，然而根据示例实施例，包括在单个串中的两个串选择晶体管可以连接到单个串选择线，且包括在单个串中的两个地选择晶体管可以连接到单个地选择线。根据示例实施例，单个串可以包括一个串选择晶体管和一个地选择晶体管。
图23和24是示出了根据示例实施例的包括在存储单元阵列中的电阻存储单元的示例的图。
参考图23，存储单元可以包括串联耦接在位线BL和字线WL之间的电阻元件RE1和二极管D1。图23的存储单元可以通过控制施加到位线B L和字线WL的电压来确定电阻元件RE1的电阻分布。当电阻元件RE1是单极型时，可以采用图23所示的存储单元的配置。可以通过向位线BL和字线WL施加电压来执行写入操作，从而控制电阻元件RE1两端之间的电压差或控制流过电阻元件RE1的电流。
图24是示出了存储单元阵列中的电阻存储单元的另一示例的图。
参考图24，存储单元可以包括串联耦接在位线BL和源极线SL之间的电阻元件RE2和开关元件，例如单元晶体管CT1。单元晶体管CT1的栅极耦接到字线WL。图24的存储单元可以通过控制施加到位线BL和源线SL的电压来确定电阻元件RE2的电阻分布。当电阻元件RE2是双极型以及单极型时，可以采用图24所示的存储单元的配置。
当电阻元件RE2是单极型时，电阻元件RE2的电阻值由所施加电压的大小来控制。当电阻元件RE2是双极型时，电阻元件RE2的电阻值可以通过所施加电压的方向(即，极性)以及所施加电压的大小来控制。可以通过向位线BL和源线SL施加电压来执行写入操作，从而控制电阻元件RE2两端之间的电压差或控制流过电阻元件RE2的电流。
图25是示出了根据示例实施例的在图23和24的电阻存储单元中的单极电阻元件的示例的图。
参考图25，图23的电阻元件RE1或图24的电阻元件RE2可以包括第一电极E1、第二电极E2和在电极E1和E2之间的电阻材料。可以用诸如钽(Ta)、铂(Pt)等的金属形成电极E1和E2。电阻材料可以包括诸如氧化钴的过渡金属氧化物(VR)，或诸如GeSbTe(GST)等的相变材料。根据加热时间和/或加热温度，相变材料可以是非晶态或晶态，因此相变材料可以根据相变而改变其电阻。
使用相变材料的PRAM、使用具有可变电阻的材料的RRAM以及使用铁磁材料的MRAM可以是彼此不同的，并且这些材料可以统称为电阻存储器。可以将根据示例实施例的方法和器件应用于包括PRAM、RRAM和MRAM的各种电阻性存储器。
需要电极E1和E2之间的电阻材料具有多个稳定状态，其中多个稳定状态具有不同电阻，且正在研究各种电阻材料。
例如，当增加施加到具有负差分电阻(NDR)特性的材料的电压时，NDR材料的电阻在复位电压(Vreset)处突然增加，之后保持相对较高的电阻，然后NDR材料在设定电压(Vset)下转变为相对较低电阻的状态。在这种情况下，用于减小NDR材料的电阻的设定电压(Vset)大于用于减小NDR材料的电阻的复位电压(Vreset)。
使用碲化物的硫族化物(例如，GeSbTe)在施加相对较低的电压时具有相对较高的电阻，且在施加足够高的电压的情况下转变到相对较低的电阻的状态。在这种情况下，用于减小硫族化物的电阻的设定电压(Vset)小于用于减小硫族化物的电阻的复位电压(Vreset)。
因此，可以通过施加与包括在存储单元中的各种材料的特性相对应的设定电压(Vset)和复位电压(Vreset)，将相对较低电阻的导通状态和相对较高电阻的截止状态编程或写入存储单元。
图26是示出了根据示例实施例的在图24的电阻存储单元中的双极电阻元件的示例的图。
参考图26，图24的电阻元件RE2可以包括第一电极E1、第二电极E2、非欧姆材料(NOM)和在电极E1和E2之间的电阻材料(RM)。在这种情况下，可以通过向电极E1和E2施加相反的电压，来将导通状态和截止状态编程或写入存储单元。换言之，可以根据所施加的电压的极性来确定导通状态和关断状态。
图27是示出了根据示例实施例的被包括在存储单元阵列中的自旋转移力矩磁阻随机存取存储器(STT-MRAM)单元的示例的图。
参考图27，STT-MRAM单元可以包括MTJ元件和单元晶体管CT。单元晶体管CT的栅极耦接到对应的字线WL0，单元晶体管CT的第一电极经由MTJ元件耦接到对应的位线BL0，且单元晶体管CT的第二电极耦接到源极线SL0。
MTJ元件可以包括钉扎层(pinned layer)13、自由层11以及在两个层11和13之间的阻挡层12。钉扎层13的磁化方向是固定的，但是自由层11的磁化方向可以根据写入的数据而在与钉扎层13的磁化方向相同的方向或与之相反的方向之间变化。在一个示例实施例中，还可以在MTJ元件中包括抗铁磁层，以增强钉扎层13的磁化方向。
例如，为了执行STT-MRAM单元的写入操作，向字线WL0施加高电平电压以导通单元晶体管CT，并且在位线BL0和源极线SL0之间施加写入电流。
例如，为了执行STT-MRAM单元的读取操作，向字线WL0施加高电平电压以导通单元晶体管CT，施加读取电流以便从位线BL0流向源极线SL0，并且测量电阻值以确定存储在MTJ元件中的数据。
图28是示出了根据示例实施例的移动设备的框图。
参考图28，移动设备4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储器设备4400和移动RAM 4500。
应用处理器4100控制移动装置4000的操作。通信模块4200被实现用于执行与外部设备的无线或有线通信。显示/触摸模块4300被实现用于显示由应用处理器4100处理的数据或通过触摸面板接收数据。存储器设备4400被实现用于存储用户数据。存储器设备4400可以是eMMC、SSD、UFS设备等。存储器设备4400可以包括本文公开的非易失性存储器设备。存储器设备4400可以具有用于执行上述ECC和随机化控制方法的配置。
移动RAM 4500临时存储用于处理移动设备4000的操作的数据。
根据所公开的实施例的存储器设备或存储器件可以使用各种封装类型或封装配置来进行封装，诸如，封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片封装、晶片形式、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、四方扁平封装(TQFP)、小外形封装(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶片级处理堆叠封装(WSP)等。
如上所述，根据示例实施例的非易失性存储器设备和操作所述非易失性存储器设备的方法可以通过分离或独立地执行ECC解码和去随机化来增强非易失性存储器设备的性能。可以在执行ECC解码期间存储种子值，以使用所存储的种子值来执行去随机化，因此可以减少读取时间。此外，根据ECC解码的结果，可以只将校正比特存储在所述页缓冲器电路中，而剩余比特可以保持在所述页缓冲器电路中，因此可以减少读取时间和功耗。
本公开可以应用于各种设备和系统。例如，本公开可以应用于诸如存储卡、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
前述是对示例性实施例的说明，且不应被解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解，可以在示例实施例中进行各种修改，而本质上不脱离本发明构思。

Claims (20)

1.一种操作非易失性存储器设备的方法，所述方法包括：
通过感测存储在存储单元阵列的源页中的数据，将感测数据存储在页缓冲器电路中；
从所述页缓冲器电路中输出所述感测数据；
对从所述页缓冲器电路输出的感测数据执行纠错码(ECC)解码；
将经解码的数据存储在所述页缓冲器电路中；以及
通过使用与所述源页相对应的种子值对从所述页缓冲器电路输出的经解码数据执行去随机化，将去随机化的数据提供给外部设备作为读取数据。
2.根据权利要求1所述的方法，其中在ECC扇区的数据单元上执行ECC解码，并独立于ECC解码并与ECC扇区无关地执行去随机化。
3.根据权利要求1所述的方法，其中所述将经解码的数据存储在所述页缓冲器电路中包括：
将校正比特存储在所述页缓冲器电路中，用于替换存储在所述页缓冲器电路中的感测数据中的错误比特。
4.根据权利要求3所述的方法，其中将所述感测数据中除了错误比特之外的剩余比特保持在所述页缓冲器电路中不进行替换。
5.根据权利要求1所述的方法，还包括：
在ECC扇区的数据单元上执行ECC解码期间将从种子生成器输出的种子值存储在种子存储器中；以及
在执行去随机化的期间从所述种子存储器输出所存储的种子值。
6.根据权利要求5所述的方法，其中所述种子存储器包括分别与所述ECC扇区相对应的多个存储单元。
7.根据权利要求6所述的方法，其中所述将种子值存储在所述种子存储器中包括：
基于扇区地址信号，在每个存储单元中存储与每个ECC扇区相对应的每个种子值。
8.根据权利要求7所述的方法，其中所述从所述种子存储器输出种子值包括：
从与列地址相对应的存储单元之一输出所述种子值之一。
9.根据权利要求1所述的方法，还包括：
通过使用与所述存储单元阵列的目标页相对应的种子值对从外部设备接收的写入数据执行随机化，来提供随机化的数据；
通过执行随机化数据的ECC编码，将经编码数据存储在所述页缓冲器电路中作为编程数据；以及
将所述编程数据从所述页缓冲器电路的写入所述目标页。
10.根据权利要求9所述的方法，其中对与一个ECC扇区相对应的写入数据执行随机化，然后对与所述一个ECC扇区相对应的随机化数据执行ECC编码。
11.根据权利要求1所述的方法，还包括：
执行回拷操作，以将存储在所述存储单元阵列的第一页中的数据移动到所述存储单元阵列的第二页。
12.根据权利要求11所述的方法，其中，在所述回拷操作期间，用从外部设备接收的更新比特替换所述第一页的数据中的一部分比特，以便存储在所述第二页中。
13.根据权利要求12所述的方法，其中在对所述第一页的数据执行ECC解码并将经解码数据存储在所述页缓冲器电路之后，通过使用与所述第一页相对应的种子值对所述更新比特执行随机化，并仅将随机化的更新比特存储在所述页缓冲器电路中。
14.一种非易失性存储器设备，包括：
存储单元阵列，包括形成多个页的多个存储单元；
页缓冲器电路，配置为存储所述多个页中的一页的数据；
片上纠错码(ECC)引擎，配置为：
对从外部设备接收的第一组数据执行ECC编码，使得所述片上ECC引擎将经编码数据提供给所述页缓冲器电路，或
对存储在所述页缓冲器电路中的第二组数据执行ECC解码，使得所述片上ECC引擎将经解码数据提供给所述页缓冲器电路；以及
片上随机化电路，配置为：
使用与所述多个页中的目标页相对应的种子值对经编码数据执行随机化，使得所述片上随机化电路将随机化的数据提供给所述页缓冲器电路，或
使用与所述多个页中的源页相对应的种子值对经解码数据执行去随机化，使得所述片上随机化电路将去随机化的数据提供给外部设备作为读取数据。
15.根据权利要求14所述的非易失性存储器设备，其中在ECC扇区的数据单元上执行ECC解码，并独立于ECC解码并与ECC扇区无关地执行去随机化。
16.一种存储器设备，包括：
存储单元阵列，包括多个存储单元；
页缓冲器电路，配置为存储从所述多个存储单元输出的第一组数据以及第二组数据；
纠错码(ECC)电路，配置为对从所述页缓冲器电路输出的第一组数据执行ECC解码，使得所述ECC电路将第二组数据提供给所述页缓冲器电路作为经解码数据；以及
随机化电路，配置为对从所述页缓冲器电路输出的第二组数据执行去随机化，使得所述随机化电路将去随机化的数据提供给外部设备作为读取数据。
17.根据权利要求16所述的存储器设备，其中所述随机化电路包括种子存储器，配置为生成种子值；以及
其中所述随机化电路配置为基于所述种子值对第二组数据执行去随机化。
18.根据权利要求17所述的存储器设备，其中所述随机化电路还包括种子生成器，配置为响应于页地址而生成ECC种子信号；以及
其中所述种子存储器包括多个存储单元，每个存储单元配置为响应于列地址存储种子值。
19.根据权利要求18所述的存储器设备，其中当所述ECC电路执行第一组数据的ECC解码时，所述种子存储器响应于列地址存储所述种子值；以及
其中在所述ECC电路执行第一组数据的ECC解码之后，所述随机化电路对第二组数据执行去随机化。
20.根据权利要求16所述的存储器设备，其中所述将经解码的数据存储在所述页缓冲器电路中包括：
将校正比特存储在所述页缓冲器电路中，用于替换存储在所述页缓冲器电路中的感测数据中的错误比特。
CN201710156724.9A 2016-03-17 2017-03-16 非易失性存储器设备和所述非易失性存储器设备的操作方法 Active CN107203435B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160031999A KR102511459B1 (ko) 2016-03-17 2016-03-17 비휘발성 메모리 장치 및 그 동작 방법
KR10-2016-0031999 2016-03-17

Publications (2)

Publication Number Publication Date
CN107203435A CN107203435A (zh) 2017-09-26
CN107203435B true CN107203435B (zh) 2021-10-22

Family

ID=59855676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710156724.9A Active CN107203435B (zh) 2016-03-17 2017-03-16 非易失性存储器设备和所述非易失性存储器设备的操作方法

Country Status (3)

Country Link
US (1) US9928140B2 (zh)
KR (1) KR102511459B1 (zh)
CN (1) CN107203435B (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11336303B2 (en) 2010-06-04 2022-05-17 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
KR102648774B1 (ko) * 2016-11-10 2024-03-19 에스케이하이닉스 주식회사 랜더마이즈 동작을 수행하는 반도체 메모리 장치
US10706920B2 (en) * 2017-11-02 2020-07-07 Samsung Electronics Co., Ltd. Memory device
KR20190067669A (ko) * 2017-12-07 2019-06-17 에스케이하이닉스 주식회사 전자장치
US10496548B2 (en) 2018-02-07 2019-12-03 Alibaba Group Holding Limited Method and system for user-space storage I/O stack with user-space flash translation layer
WO2019222958A1 (en) 2018-05-24 2019-11-28 Alibaba Group Holding Limited System and method for flash storage management using multiple open page stripes
KR20190135746A (ko) * 2018-05-29 2019-12-09 삼성전자주식회사 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR20190139082A (ko) 2018-06-07 2019-12-17 삼성전자주식회사 메모리 장치의 비트 에러율 균등화 방법
CN111902804B (zh) 2018-06-25 2024-03-01 阿里巴巴集团控股有限公司 用于管理存储设备的资源并量化i/o请求成本的系统和方法
US10921992B2 (en) 2018-06-25 2021-02-16 Alibaba Group Holding Limited Method and system for data placement in a hard disk drive based on access frequency for improved IOPS and utilization efficiency
US10996886B2 (en) 2018-08-02 2021-05-04 Alibaba Group Holding Limited Method and system for facilitating atomicity and latency assurance on variable sized I/O
US10853170B2 (en) * 2018-09-06 2020-12-01 Texas Instruments Incorporated ECC protected storage
US11327929B2 (en) 2018-09-17 2022-05-10 Alibaba Group Holding Limited Method and system for reduced data movement compression using in-storage computing and a customized file system
US10977122B2 (en) 2018-12-31 2021-04-13 Alibaba Group Holding Limited System and method for facilitating differentiated error correction in high-density flash devices
US11061735B2 (en) 2019-01-02 2021-07-13 Alibaba Group Holding Limited System and method for offloading computation to storage nodes in distributed system
US11132291B2 (en) 2019-01-04 2021-09-28 Alibaba Group Holding Limited System and method of FPGA-executed flash translation layer in multiple solid state drives
US11200337B2 (en) 2019-02-11 2021-12-14 Alibaba Group Holding Limited System and method for user data isolation
US11169873B2 (en) * 2019-05-21 2021-11-09 Alibaba Group Holding Limited Method and system for extending lifespan and enhancing throughput in a high-density solid state drive
US10860223B1 (en) 2019-07-18 2020-12-08 Alibaba Group Holding Limited Method and system for enhancing a distributed storage system by decoupling computation and network tasks
US11617282B2 (en) 2019-10-01 2023-03-28 Alibaba Group Holding Limited System and method for reshaping power budget of cabinet to facilitate improved deployment density of servers
US11126561B2 (en) 2019-10-01 2021-09-21 Alibaba Group Holding Limited Method and system for organizing NAND blocks and placing data to facilitate high-throughput for random writes in a solid state drive
KR20210079556A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
US11449455B2 (en) 2020-01-15 2022-09-20 Alibaba Group Holding Limited Method and system for facilitating a high-capacity object storage system with configuration agility and mixed deployment flexibility
US11379447B2 (en) 2020-02-06 2022-07-05 Alibaba Group Holding Limited Method and system for enhancing IOPS of a hard disk drive system based on storing metadata in host volatile memory and data in non-volatile memory using a shared controller
US11200114B2 (en) 2020-03-17 2021-12-14 Alibaba Group Holding Limited System and method for facilitating elastic error correction code in memory
US11449386B2 (en) 2020-03-20 2022-09-20 Alibaba Group Holding Limited Method and system for optimizing persistent memory on data retention, endurance, and performance for host memory
CN113468518A (zh) * 2020-03-30 2021-10-01 瑞昱半导体股份有限公司 用于针对非易失性存储器进行信息保护的方法和设备
US11301173B2 (en) 2020-04-20 2022-04-12 Alibaba Group Holding Limited Method and system for facilitating evaluation of data access frequency and allocation of storage device resources
US11385833B2 (en) 2020-04-20 2022-07-12 Alibaba Group Holding Limited Method and system for facilitating a light-weight garbage collection with a reduced utilization of resources
US11281575B2 (en) 2020-05-11 2022-03-22 Alibaba Group Holding Limited Method and system for facilitating data placement and control of physical addresses with multi-queue I/O blocks
US11461262B2 (en) 2020-05-13 2022-10-04 Alibaba Group Holding Limited Method and system for facilitating a converged computation and storage node in a distributed storage system
US11494115B2 (en) 2020-05-13 2022-11-08 Alibaba Group Holding Limited System method for facilitating memory media as file storage device based on real-time hashing by performing integrity check with a cyclical redundancy check (CRC)
US11218165B2 (en) 2020-05-15 2022-01-04 Alibaba Group Holding Limited Memory-mapped two-dimensional error correction code for multi-bit error tolerance in DRAM
US11556277B2 (en) 2020-05-19 2023-01-17 Alibaba Group Holding Limited System and method for facilitating improved performance in ordering key-value storage with input/output stack simplification
US11507499B2 (en) 2020-05-19 2022-11-22 Alibaba Group Holding Limited System and method for facilitating mitigation of read/write amplification in data compression
US11263132B2 (en) 2020-06-11 2022-03-01 Alibaba Group Holding Limited Method and system for facilitating log-structure data organization
US11422931B2 (en) 2020-06-17 2022-08-23 Alibaba Group Holding Limited Method and system for facilitating a physically isolated storage unit for multi-tenancy virtualization
US11354200B2 (en) 2020-06-17 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating data recovery and version rollback in a storage device
US11354233B2 (en) 2020-07-27 2022-06-07 Alibaba Group Holding Limited Method and system for facilitating fast crash recovery in a storage device
US11372774B2 (en) 2020-08-24 2022-06-28 Alibaba Group Holding Limited Method and system for a solid state drive with on-chip memory integration
US11487465B2 (en) 2020-12-11 2022-11-01 Alibaba Group Holding Limited Method and system for a local storage engine collaborating with a solid state drive controller
US11734115B2 (en) 2020-12-28 2023-08-22 Alibaba Group Holding Limited Method and system for facilitating write latency reduction in a queue depth of one scenario
US11416365B2 (en) 2020-12-30 2022-08-16 Alibaba Group Holding Limited Method and system for open NAND block detection and correction in an open-channel SSD
US11726699B2 (en) 2021-03-30 2023-08-15 Alibaba Singapore Holding Private Limited Method and system for facilitating multi-stream sequential read performance improvement with reduced read amplification
US11461173B1 (en) 2021-04-21 2022-10-04 Alibaba Singapore Holding Private Limited Method and system for facilitating efficient data compression based on error correction code and reorganization of data placement
US11476874B1 (en) 2021-05-14 2022-10-18 Alibaba Singapore Holding Private Limited Method and system for facilitating a storage server with hybrid memory for journaling and data storage
US11610640B1 (en) * 2021-08-30 2023-03-21 Taiwan Semiconductor Manufacturing Company Limited Method for error correction coding with multiple hash groupings and device for performing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1465203A1 (en) * 2003-04-03 2004-10-06 Samsung Electronics Co., Ltd. Nonvolatile memory with page copy capability and method thereof
CN101853701A (zh) * 2009-03-04 2010-10-06 三星电子株式会社 非易失性存储器件及其操作方法
CN102034548A (zh) * 2009-09-25 2011-04-27 三星电子株式会社 非易失性存储器件和系统及非易失性存储器件编程方法
CN102318007A (zh) * 2007-09-07 2012-01-11 桑迪士克公司 用于对一页内和多页间的数据进行芯片上伪随机化的非易失性存储器和方法
CN102568575A (zh) * 2010-12-23 2012-07-11 三星电子株式会社 闪速存储器件以及包括其的存储系统
CN102866877A (zh) * 2011-07-08 2013-01-09 三星电子株式会社 存储器控制器及操作方法，及含存储器控制器的电子设备
CN103151069A (zh) * 2011-12-06 2013-06-12 三星电子株式会社 存储器系统及其块复制方法
CN103456361A (zh) * 2012-05-29 2013-12-18 三星电子株式会社 操作非易失性存储装置的方法和集成电路存储系统
US8788910B1 (en) * 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079653B2 (en) 1998-02-13 2006-07-18 Tecsec, Inc. Cryptographic key split binding process and apparatus
US8127200B2 (en) 2006-12-24 2012-02-28 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
US8301912B2 (en) 2007-12-31 2012-10-30 Sandisk Technologies Inc. System, method and memory device providing data scrambling compatible with on-chip copy operation
US8429330B2 (en) 2008-09-12 2013-04-23 Sandisk Technologies Inc. Method for scrambling data in which scrambling data and scrambled data are stored in corresponding non-volatile memory locations
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
KR101552210B1 (ko) 2009-03-10 2015-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20100111990A (ko) * 2009-04-08 2010-10-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법
KR20110055178A (ko) * 2009-11-19 2011-05-25 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR101818209B1 (ko) * 2011-04-15 2018-01-16 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
KR101818671B1 (ko) * 2011-04-19 2018-02-28 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 시스템 및 그것의 랜덤 데이터 읽기 방법
KR101678919B1 (ko) 2011-05-02 2016-11-24 삼성전자주식회사 메모리 시스템 및 에러 정정 방법
KR101767649B1 (ko) 2011-05-11 2017-08-14 삼성전자주식회사 시드 생성 방법과 그것을 이용한 플래시 메모리 장치 및 메모리 시스템
KR20130052811A (ko) 2011-11-14 2013-05-23 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
KR20130080203A (ko) * 2012-01-04 2013-07-12 삼성전자주식회사 셀 상태들의 비대칭 특성을 고려한 프로그램 데이터를 생성하는 방법 및 그것을 이용한 메모리 시스템
US9324450B2 (en) * 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
KR102244617B1 (ko) 2014-03-13 2021-04-26 삼성전자 주식회사 논리 정보와 물리 정보를 이용하여 데이터를 처리할 수 있는 장치와 방법
KR102636039B1 (ko) * 2016-05-12 2024-02-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법 및 카피백 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1465203A1 (en) * 2003-04-03 2004-10-06 Samsung Electronics Co., Ltd. Nonvolatile memory with page copy capability and method thereof
CN103136068A (zh) * 2003-04-03 2013-06-05 三星电子株式会社 用于页复制操作的可纠错的非易失性存储器及其方法
CN102318007A (zh) * 2007-09-07 2012-01-11 桑迪士克公司 用于对一页内和多页间的数据进行芯片上伪随机化的非易失性存储器和方法
CN101853701A (zh) * 2009-03-04 2010-10-06 三星电子株式会社 非易失性存储器件及其操作方法
CN102034548A (zh) * 2009-09-25 2011-04-27 三星电子株式会社 非易失性存储器件和系统及非易失性存储器件编程方法
CN102568575A (zh) * 2010-12-23 2012-07-11 三星电子株式会社 闪速存储器件以及包括其的存储系统
CN102866877A (zh) * 2011-07-08 2013-01-09 三星电子株式会社 存储器控制器及操作方法，及含存储器控制器的电子设备
CN103151069A (zh) * 2011-12-06 2013-06-12 三星电子株式会社 存储器系统及其块复制方法
US8788910B1 (en) * 2012-05-22 2014-07-22 Pmc-Sierra, Inc. Systems and methods for low latency, high reliability error correction in a flash drive
CN103456361A (zh) * 2012-05-29 2013-12-18 三星电子株式会社 操作非易失性存储装置的方法和集成电路存储系统

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
A new 3-bit programming algorithm using SLC-to-TLC migration for 8MB/s high performance TLC NAND flash memory;Seung-Hwan Shin et al.;《2012 Symposium on VLSI Circuits (VLSIC)》;20120719;132-133 *
Energy-Aware I/O Scheduler for Flash Drives;W. Sul et al.;《2014 International Conference on Information Science & Applications (ICISA)》;20140708;1-4 *
Flash-Aware RAID Techniques for Dependable and High-Performance Flash Memory SSD;S. Im et al.;《 IEEE Transactions on Computers》;20111014;第6卷(第1期);80-92 *
专用型SOC片内Flash读写控制系统的设计与实现;秦锐;《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》;20180115(第1期);I135-254 *
基于NAND FLASH阵列的数据存储技术研究;常璐;《中国优秀硕士学位论文全文数据库 (信息科技辑)》;中国学术期刊（光盘版）电子杂志社;20111015(第10期);I137-19 *
基于NVM的写操作优化策略研究与设计;董伟;《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》;20170215(第2期);I137-105 *

Also Published As

Publication number Publication date
KR102511459B1 (ko) 2023-03-17
KR20170108307A (ko) 2017-09-27
US9928140B2 (en) 2018-03-27
US20170269998A1 (en) 2017-09-21
CN107203435A (zh) 2017-09-26

Similar Documents

Publication Publication Date Title
CN107203435B (zh) 非易失性存储器设备和所述非易失性存储器设备的操作方法
KR102254102B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102102828B1 (ko) 메모리에서 에러 정정 코드(ｅｃｃ) 연산
US8665648B2 (en) Flash memory device having seed selector circuit
JP6202972B2 (ja) メモリシステム及びそれの読み出し校正方法
US10741245B2 (en) Resistive memory device and resistive memory system including a plurality of layers, and method of operating the system
KR102120823B1 (ko) 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템
JP5999926B2 (ja) 不揮発性メモリ装置、該メモリ装置を制御するコントローラ、及び該コントローラの動作方法
US8644066B2 (en) Multi-level non-volatile memory device, system and method with state-converted data
US9007839B2 (en) Nonvolatile memory device performing read operation with variable read voltage
US8661317B2 (en) Memory device using error correcting code and system thereof
US8432735B2 (en) Memory system and related method of programming
US8589767B2 (en) Systems, devices and methods using redundant error correction code bit storage
JP2018160065A (ja) メモリシステム
KR20130049332A (ko) 메모리 시스템 및 그것의 동작 방법
KR20140092027A (ko) 메모리 시스템의 동작 방법 및 메모리 시스템
US9274721B2 (en) Nonvolatile memory device and data management method thereof
US10908842B2 (en) Storage device including write buffer memory and method of operating storage device
US11474740B2 (en) Memory system and memory controller
US20220083255A1 (en) Memory system and operating method thereof
KR20200070686A (ko) 저장 장치 및 그 동작 방법
US12015425B2 (en) Controller and operating method thereof for determining reliability data based on syndrome weight
US20230006673A1 (en) Memory system and memory controller

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant