CN102034548A - 非易失性存储器件和系统及非易失性存储器件编程方法 - Google Patents

非易失性存储器件和系统及非易失性存储器件编程方法 Download PDF

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Abstract

一种非易失性存储器包括多个N位多电平单元(MLC)存储单元和控制器。所述多个N位MLC存储单元用于存储N页数据，每个MLC存储单元可编程为2N个阈值电压分布中的任一个，其中N是正数。所述控制器被配置成将N页数据编程到MLC存储单元，并且进行部分插入处理，在所述部分插入处理中N页数据被划分为M个页组，其中M是正数且每个页组包括N页数据中的至少之一，并且其中M页组中的每一个被应用于纠错码(ECC)电路以对相应M个页组生成奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。

Description

非易失性存储器件和系统及非易失性存储器件编程方法
技术领域
本文描述的本发明构思涉及非易失性存储器件和操作该非易失性存储器件的方法，更具体地，涉及具有纠错编码(ECC)功能的非易失性闪速存储器件和操作具有ECC功能的闪速存储器件的方法。
背景技术
图1示意地示出了NAND闪速存储单元阵列的存储块BLK1的示例，在所述NAND闪速存储单元阵列中，多个非易失性存储单元耦接在字线WL<0:31>和位线BL<1:m>的各个交叉处。存储单元串联连接到位线BL1之一以定义存储单元“串”，每条串共同连接到公共源极线CSL。而且，每条串在其相对端包括地选择线GSL晶体管和串选择线SSL晶体管。每条字线WL的存储单元中存储的数据组成一页数据1111。如本文中后面讨论的，在多电平单元(MLC)存储器件的情况下，每条字线WL存储多页数据。
图2是示意性图示非易失性存储器件的示例的方框图。如所示，非易失性存储器1100包括非易失性存储单元阵列1110、地址译码器1130、数据输入/输出(I/O)电路1120以及控制逻辑和高压生成器1140。地址译码器1130响应于控制逻辑和高压生成器1130而译码读/写地址ADDR并且将编程/读电压等施加到非易失性存储单元阵列1110的被选择的寻址字线WL。数据I/O电路1120也响应于控制逻辑和高压生成器1130，并且包括例如位线BL选择电路、写驱动器和与数据的输入和输出(DATA)相关的读电路。控制逻辑和高压生成器控制非易失性存储器1100的整体操作，并且生成在编程存储单元阵列1110的存储单元中所需的相对高压。存储单元阵列1110包括多个存储块BLK<1:n>，例如图1中所示的存储块BLK1。
多电平单元(MLC)存储器件的特征在于在每一个单个存储单元中编程两个(2)或多个位的存储数据。在N位MLC闪速存储器件(其中N为正整数)的情况下，这通过将每个存储单元的阈值电压设定(例如通过福勒-诺德海姆(Fowler-Nordheim)隧道)在2N个阈值分布之一内来实现。
图3图示了2位MLC闪速存储器件的示例中的阈值电压分布。如所示，每个存储单元的阈值电压被设定为四个阈值电压分布状态中的一个，即，擦除状态E、或编程状态P1、P2和P3之一。还如所示，阈值电压分布状态E、P1、P2和P3被分别分配所存储的数据位“11”、“10”、“00”和“01”。
通常，MLC存储单元的每一位具有单独的页地址。例如，在2位MLC存储单元中，字线的单元的所存储的最低有效位(LSB)组成第一页数据，字线的单元的所存储的最高有效位(MSB)组成第二页数据。因此，与给定字线连接的N位MLC存储单元(其中N是2或者更大)存储N页数据。
MLC存储器件已经应较高集成度的要求而发展。但是，从图2中显而易见，MLC存储单元的阈值电压分布之间的间隙随着位数(N)的增加而减小，这对读出裕度(read margins)会有负面影响。同样地，在主机与闪速存储器件之间接口连接的存储器控制器可配备有纠错码(ECC)电路，该纠错码电路被配置成检测并校正从MLC存储单元读出的数据中的错误。错误概率与每个存储单元中存储的数据位的数量成比例地增加，因此，在MLC存储器件中，投入到ECC电路的复杂度、大小和操作时间的资源可能明显增加。
发明内容
根据本发明构思的一方面，提供了一种非易失性存储器，包括多个N位多电平单元(MLC)存储单元和控制器。所述多个N位MLC存储单元用于存储N页数据，每个MLC存储单元可编程为2N个阈值电压分布中的任一个，其中N是正数。所述控制器被配置成将N页数据编程到MLC存储单元，并且进行部分插入(interleave)处理，在所述部分插入处理中N页数据被划分为M个页组，其中M是正数且每个页组包括N页数据中的至少之一，并且其中M个页组中的每一个被应用于纠错码(ECC)电路以对相应M个页组生成奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。
根据本发明构思的另一方面，提供了一种在非易失性存储器中设定阈值电压分布的方法。所述非易失性存储器包括N位多电平单元(MLC)存储单元，用于存储N页数据，每个N位MLC存储单元可编程为2N个阈值电压分布中的任一个，所述方法将N页划分为M个页组，并且设定与所述2N个阈值电压分布相关的2N-1个检验电压以便均衡所述M个页组的平均误码率(BER)。
根据本发明构思的又一方面，提供了一种存储系统，包括非易失性存储器和存储器控制器。所述非易失性存储器包括控制逻辑、地址译码器和存储单元阵列。所述存储单元阵列包括N位多电平单元(MLC)存储单元的行和列，其中MLC存储单元的每一行被配置成存储N页数据。所述存储器控制器包括用于与外部设备接口连接的主机接口、用于与非易失性存储器接口连接的存储器接口、中央处理单元、缓冲存储器和纠错码(ECC)电路。所述存储器控制器被配置成进行部分插入处理，在所述部分插入处理中N页数据被划分为M个页组，其中M是正数，并且其中每个页组包括所述N页数据中的至少之一，并且M个页组中的每一个被应用于所述ECC电路以对相应M个页组生成奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。
附图说明
通过下面参考附图的详细描述，本发明构思的以上和其它方面将变得容易理解，其中：
图1是非易失性存储器阵列的示意图；
图2是图示多电平单元(MLC)闪速存储器件的方框示意图；
图3是用于描述多电平单元(MLC)闪速存储器件的阈值电压分布图；
图4是根据本发明构思的实施例的存储器控制器的方框图；
图5是用于描述MLC闪速存储器件中的误码率(BER)的阈值电压分布图；
图6是图示2位MLC闪速存储器件的页的相关BER的表格；
图7是4位MLC闪速存储器件的阈值电压图；
图8是图示4位MLC闪速存储器件的页的相关BER的表格；
图9和图10是用于描述可利用来减小BER不均衡性的插入操作的图；
图11到图14是用于描述移动阈值电压分布以便减小BER不均衡性的图；
图15和图16是根据本发明构思的实施例的、用于描述减小BER不均衡性的部分插入方案的图；
图17是根据本发明构思的实施例的、用于描述移动阈值电压分布以减小BER不均衡性的图；
图18是根据本发明构思的实施例的、用于描述减小BER不均衡性的方法的流程图；
图19和图20是图示根据本发明构思的实施例的存储卡和存储卡系统的图；
图21和图22是图示根据本发明构思的实施例的计算机系统和存储器控制器的图；和
图23是图示根据本发明构思的实施例的计算系统的图。
具体实施方式
下面参考附图来描述本发明构思的各个示例实施例，其中相似的参考数字用于指示相似或类似的元件。然而，本发明构思可以被实施为许多不同的形式，并且不应当被理解为限于本文阐述的实施例。
为了便于理解，可以使用大量非限制的描述性术语，但是不意欲限定本发明构思的范围。例如，尽管术语“第一”、“第二”等在本文可以用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语仅仅用于区分各个元件彼此。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不会脱离或限制本发明构思的范围。同样，词语“上方”、“下方”、“上面”、“下面”等是相对术语，不意欲将本发明构思限制为特定的器件方位。本文使用的术语“和/或”包括相关列出的项中的一个或多个的任意和所有组合。
应当理解，当元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到该另一个元件，或者可以存在插入元件。相反，当元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在插入的元件。用于描述元件之间的关系的其它词语应当按照类似的方式来解释(例如，“在...之间”对“直接在...之间”，“相邻”对“直接相邻”，等等)。
这里使用的术语用于描述特定实施例的目的，而不意欲限制本发明。这里使用的单数形式“一”、“一个”和“该”意欲也包括复数形式，除非上下文明显指示。还应该理解，这里使用的术语“包括”、“包括的”、“包含”和/或“包含的”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合的存在或添加。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有本发明所属的领域的普通技术人员所通常理解的含义。还应当理解，诸如在通常使用的词典中定义的那些术语应当被解释为具有与相关领域的背景下的含义一致的含义，并且不会被在理想化或过度形式的意义上解释，除非这里明确说明。
图4是可利用来实现本发明构思的实施例的存储系统1000的方框图。存储系统1000可以例如是多媒体卡(MMC)卡、安全数字(SD)卡、微SD卡、存储棒、ID卡、PCMCIA卡、芯片卡、USB卡、智能卡和致密闪速(CF)卡。
存储系统1000包括非易失性存储器件1100和存储器控制器1200。在这个示例中，非易失性存储器件1100是具有诸如上述图2中描述的MLC存储单元的闪速存储器。
存储器控制器1200被配置成经由闪速接口(I/F)1210控制非易失性存储器件1100。而且，存储器控制器1200使用各种接口协议中的任一种经由主机I/F 1220与外部设备(例如主机设备)通信，所述接口协议的示例例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围设备互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动器电子电路(IDE)协议和E-IDE协议。
存储器控制器1200的缓冲存储器1250用作输入/输出缓冲器，其临时存储将被写入闪速存储器1100的数据(“写数据”)和将从闪速存储器1100读出的数据(“读数据”)。通常，主机设备的总线协议(例如SATA或SAS)的数据传输率比往返闪速存储器1100的数据传输率高得多。缓冲存储器1250被提供来容纳和管理数据传输率的这种差别。
存储器控制器1200的纠错码(ECC)块1230检测并校正从非易失性存储器件1100读出的数据读错误。各种ECC协议为本领域中已知，并且本发明构思不限于这一方面。通常，ECC块可以用来基于写数据的位逻辑状态而生成奇偶校验位，并且将那些奇偶校验位与闪速存储器1100中的写入的数据相关联。然后，在读操作中，奇偶校验位在当从闪速存储器1100中读出数据时被利用来检测数据中的错误。
存储器控制器1200的中央处理单元(CPU)1240控制对由存储器控制器1200执行的数据交换的整体操作。尽管未示出，对于本领域的普通技术人员明显的是，存储器控制器可被进一步提供有其它组件，例如存储用于与主机设备接口连接的编码数据的ROM(未示出)。而且，存储器控制器1200可配备有多个CPU以允许多任务和高速并行处理。
现在注意图5和图6，图5和图6用于解释与2位MLC闪速存储器相关联的误码率。图5描绘了2位闪速存储单元的电压分布(单元数相对于阈值电压Vth)。如所示，电压分布包括擦除状态E、以及编程状态P1、P2和P3。在图5所示的示例中，2位逻辑值(即，2位数据)11、10、00、01被分配给各个电压分布E、P1、P2、P3。
在MLC闪速存储器中，每存储单元的每位数据构成一逻辑页数据。在2位MLC的情况下，存储数据的最低有效位LSB可以是第一页数据，并且存储数据的最高有效位MSB可以是第二页数据。这如图6中所示。在实际真实世界的闪速存储器件中，阈值电压分布不是理想的，如上面图3中所示，而是每个阈值分布的一部分与相邻阈值电压分布重叠。这在图5中表示为分布状态E和P1的重叠区域901、分布状态P1和P2的重叠区域902、以及分布状态P2和P3的重叠区域903。在读第一(LSB)数据页时，施加读电压，该读电压居中位于分布状态P1和P2的电压之间。然而，具有在重叠部分902内的阈值电压的存储单元可能被不正确地读出。这是因为阈值电压分布P1的存储单元可能被不正确地检测为具有在读电压之上的阈值电压，并且阈值电压分布2的存储单元可能被不正确地检测为具有读电压以下的阈值电压。
参考图6的表格，2位数据的最低有效位LSB(即页1)对于各个电压分布E、P1、P2、P3是1、1、0、0，并且2位数据的最高有效位MSB(即页2)对于各个电压分布E、P1、P2、P3是1、0、0、1。每一页的规格化误码率(BER)由阈值电压分布当中的1-0或0-1位转变的数量(即，读操作的数量)定义。在图6的示例中，页1具有一个这样的转变(从P1到P2)，因此页1具有1的规格化BER。页2具有两个这样的转变(从E到P1、和从P2到P3)，因此页2具有2的规格化BER。
现在将参考图7和图8来描述4位闪速存储器的BER。
图7示意性图示了4位闪速存储单元的理想阈值电压分布。如所示，电压分布包括擦除状态E和编程状态P1～P15。图7也图示了在闪速存储单元的读操作中施加的读电压R1～R15。
图8图示了分配给图7的擦除状态E和编程状态P1～P15的每一状态的4位逻辑值。在读第一页数据(页1)时，存在单个位转变，并且执行在R8处的单次读。因此，规格化BER是1。在读页2时，存在两个位转变，执行在R4和R12处的两次读，并且规格化BER是2。在读页3时，存在四个位转变，执行在R2、R6、R10和R14处的四次读，并且规格化BER是4。最后，在读页4时，存在八个位转变，执行在R1、R3、R5、R7、R9、R11、R13和R15处的八次读，并且规格化BER是8。
如上所述，BER与MLC闪速存储器件的位数(即，每字线的页)不相称地增加。实际上，如可从上面给出的示例看出，对于N位MLC存储器件，每页的BER等于2n-1，其中n表示从1到N的页数。对于最差情况BER必须配置存储器控制器的ECC电路(例如，图4的ECC块1230)。在图7和图8的4位MLC闪速存储器的情况下，这意味着设计BER为8的ECC电路，尽管页1～3具有少于8的BER。与每位线的页数相关的BER的不均衡的增加可能要求ECC容量的额外扩大。
图9和图10是用于描述现有的插入技术的图，该插入技术可被用来减小MLC闪速存储器件的最差情况BER。
在4位MCL闪速存储器的示例中，该技术的特征在于在(例如，从主机)加载到缓冲存储器1251的每个扇区内插入四(4)页数据(页1～4)。此处，缓冲存储器包括八个扇区SCT1～SCT8。缓冲存储器1252的每个扇区被插入的数据用作施加到ECC电路1231的扇区数据S1～S8，并且ECC电路1231基于所插入的数据生成奇偶校验位。该奇偶校验位随后被存储在闪速存储器1100的备用(spare)存储区中以便与其中存储的页数据1111相关联。当读取该数据时，ECC 1231基于奇偶校验位执行物理页的纠错。以这种方式，数据页总是具有相同的BER。也就是，在4位闪速存储器件的情况下，BER是(1+2+4+8)/4＝3.75。
尽管上面示例的插入技术将最差情况BER从8有效地减少到3.75，但是对于其实施需要相当多的缓冲存储器1252资源。这至少部分因为所有四(4)页数据必须作为一个扇区被加载到缓冲存储器1251。例如，在每页能够存储512位的情况下，可以分配2KB的扇区，并且大容量的缓冲存储器1251变得必需。
接着结合图11到图14来描述用于均衡BER不均衡性的另一种技术。该技术涉及2008年4月16日提交的共同转让的美国非临时申请no.12/081,453的公开。
参考图11，该技术涉及移动阈值电压分布之间的间隙，以致在对低BER页的转变处的重叠相对于在高BER页的转变处的分布重叠增加。例如，在图11中，对于2位MLC闪速存储器件，示出了阈值电压分布E、P1、P2和P3。在图5的先前示例中，占据相同面积的每个重叠区域901、902和903，即，与每个重叠区域相关联的BER是相同的。相反，图11的重叠区域902a占据了重叠区域901a和903a中每一个的面积的两倍。因此，与重叠区域902a相关联的BER是与重叠区域901a和903a中每一个相关联的BER的两倍。此处注意，面积901～903的总和假设等于面积901a～903a的总和，因此两页组合起来的总BER相同。然而，每页的BER是相同的，因为第一页包括在P1/P2处的单次读出，第二页包括在E/P1和P2/P3处的两次读出。以这种方式，与图5相比，最差情况的BER减小到初始平均BER，即，(1+2)/2＝1.5。
图12是描述在4位MLC闪速存储器件的情况下阈值电压Vt分布调节的图。如所示，阈值电压Vt分布P7和P8之间的间隙(即，页1读转变)被调节使得BER(重叠面积)是E与P1之间的间隙、P2与P3之间的间隙、P4与P5之间、P6与P7之间的间隙、P8与P9之间的间隙、P10与P11之间的间隙、P12与P13之间的间隙、P14与P15(即页4读转变)之间的间隙的BER的八倍。而且，如所示，与页1转变相关联的间隙是与页2转变相关联的间隙的两倍，且是与页3转变相关联的间隙的四倍。以这种方式，与图8相比，最差情况BER减小到初始平均BER，即，(1+2+3+4)＝3.75。
通过在编程操作期间设定读检验电压可以实现调节阈值电压Vt分布之间的间隙(BER)。这在图13和图14中通过举例示出。
参考图13，通过利用读检验电压F7和F8进行编程操作，将导致通常放置的阈值电压分布P7和P8。为了减小阈值电压分布P7和P8之间的间隙(增加BER)。可以将读检验电压F7增加A至新的读检验电压F7’，并且读检验电压F8可减小A到新的读检验电压F8’。以这种方式，P7/P8转变处的BER增加。
图14是示出P3/P4转变和P11/P12转变处的间隙调节的类似图。通常放置的阈值电压分布P3和P4将导致利用读检验电压F3和F4进行编程操作。为了减小阈值电压分布P3和P4之间的间隙(增加BER)，读检验电压F3可以增加B1到新的读检验电压F3’，并且读检验电压F4可以减小B1到新的读检验电压F4’。以这种方式，P3/P4转变处的BER增加。通常放置的阈值电压分布P11和P12将导致利用读检验电压F11和F12进行编程操作。为了减小阈值电压分布P11和P12之间的间隙(增加BER)，读检验电压F11可以增加B2到新的读检验电压F11’，并且读检验电压F12可以减小B2到新的读检验电压F12’。以这种方式，P11/P12转变处的BER增加。此处，A＞B 1和A＞B2。因此，P7/P8转变处的BER的增加比P3/P4和P11/P12转变处的BER的增加大。
以类似的方式，读检验电压可被设定为降低在P1/P2、P5/P6、P9/P10和P13/P14转变处的BER，并且进一步降低在E/P1、P2/P3、P4/P5、P6/P7、P8/P9、P10/P11、P12/P13和P14/P15转变处的BER。
现在将参考图15到图18来描述本发明构思的实施例。在以下实施例中，N位MLC存储单元被提供用于存储N页数据。该N页数据被划分为M个页组，其中M个页组中的每一个包括N页中的至少一页。在以下示例中，M个页组中的每一个包括N/M个页。在部分插入处理中，每组的页数据被插入以生成在纠错码(ECC)处理中施加的扇区数据，以便对每组生成奇偶校验位，从而均衡每组内的页的误码率(BER)(或者降低BER的不均衡性)。而且，执行电压阈值Vt分布的调节以便均衡M个页组的BER(或者降低BER的不均衡性)。下面在N＝4和M＝2的情况下描述实施例的特定示例，但是本发明构思不限于此。
首先参考图15和图16，本实施例的示例的特征是执行本发明构思的部分插入技术。
在图示的4位MLC闪速存储器件的示例中，该实施例的特征在于在缓冲存储器1252的一些扇区(例如扇区SCT1～SCT4)中插入2页(例如页1和2)，并且在缓冲存储器1252的其它扇区(例如扇区SCT5～SCT8)中插入另外2页(例如页3和4)。缓冲存储器1252的每个扇区SCT1～SCT4的插入数据被利用为施加到ECC电路1232的扇区数据S1～S4，并且ECC电路1232基于插入的页1/页2数据生成第一奇偶校验位。然后第一奇偶校验位被存储在闪速存储器1100的备用存储区中，以便与其中存储的页1和页2数据1111相关联。相似地，缓冲存储器1252的每个扇区SCT5～SCT8的插入数据被利用为施加到ECC电路1232的扇区数据S5～S8，并且ECC电路1232基于插入的页3/页4数据生成第二奇偶校验位。然后第二奇偶校验位被存储在闪速存储器1100的备用存储区中，以便与其中存储的页3和页4数据1111相关联。当读出数据时，ECC基于第一奇偶校验位和第二奇偶校验位来进行物理页的纠错。以这种方式，页1数据和页2数据具有相同的BER，并且页3和页4数据具有相同的BER。也就是，在4位闪速存储器件的情况下，页1/页2BER是(1+2)/2＝1.5，而页3/页4BER是(4+8)/2＝6。
由于在上面实施例中每个扇区被加载两(2)页数据，因此缓冲存储器1232的容量当与图9和图10的插入方案所需的容量相比能够明显地减少。而且，ECC电路1232的大小也可以减小。再者，通过如下所述调节电压阈值Vt分布，可以抵消(negate)页1/2和页3/4之间的BER的不均衡性。接着参考图17来对其进行描述。
在上面给出的示例中，插入的页1和2具有1.5的BER，以及插入的页3和4具有6的BER。对于页1-2，这可被规格化为1的BER，对于页3-4，这可被规格化为4的BER(即，1∶4的BER比率)。转到图17，通过先前描述的设定检验读电压，页1/页2转变(P3/P4和P7/P8和P11/P12)被调节成使得每次转变处的BER比剩余页3/页4转变处的BER大四(4)倍。换句话说，P3/P4和P7/P8和P11/P12(第一页组)处的BER增加，剩余转变(第二页组)处的BER减小，从而第一页组页1/页2的BER与第二页组页3/页4的BER相等。在这个特殊示例中，每一页组的规格化BER是(1+2)/2＝2.5。
图18是用于描述根据本发明构思的实施例的方法的流程图。最初，如上所提议的，N个物理页数据被划分为M页组(S110)。例如，四(4)个物理页数据可被划分为两页(组)，其中每组包括两(4/2)组。接着，进行部分插入方案(S120)，其中M组中的每一组的页被插入以生成在ECC处理中利用的扇区数据，从而减少或抵消每组内的页之间的BER的不均衡性。而且，阈值电压Vt分布被设定用来减少或抵消M页组之间的BER的不均衡性(S130)。
因此，根据上述实施例，BER不均衡性可以通过在ECC期间进行部分插入处理，并且通过基于该部分插入的数据调节阈值电压Vt分布来抵消。在与先前描述的全插入处理相比，该实施例实现了缓冲存储器的容量减少，并且与先前描述的技术相比，简化了阈值电压Vt分布的调节。
为了便于解释，上面的讨论展示了相关技术中的BER关系，其中第n页的规格化BER是2n，其中n等于0到(N-1)，并且N是总页数。然而，由于操作和/或处理变化(例如灼烧)，BER的该页关系可能改变，并且可以相应地改变本文的实施例。例如，在2N-1个检验电压被均匀地分布的情况下估计N页中每一页的BER时，本发明构思的实施例包括确定灼烧处理得到的期望变换以及相应地调节2N-1个检验电压。而且，所述估计可以进一步包括确定从MLC存储单元中存储的数据的非随机化得到的期望变化。又再者，具有较低阈值电压的编程状态由于编程电荷干扰可以显现更宽的分布，这也会影响每一页的BER。再者，本文的实施例可被改变以考虑这些变化。
而且，上面的实施例意欲均衡每个页组内的N/M页的BER，和/或均衡M个页组的BER。将会理解，真实世界的设备中的BER的精确匹配是不可能的，并且术语“均衡”是指减少BER不均衡性，使得BER值基本上与处理和操作变化的合理界限内的相同。
又再者，上面的描述说明了阈值电压Vt分布可被调节或设定为减少M个页组的BER不均衡性。将会理解，这些阈值电压Vt分布可以在产品发货之前预先设定，或者相反在发货之后设定和/或调节。
图19和图20分别图示了根据本发明构思实施例的SD存储器的透视图和存储卡系统的方框图。存储卡系统2000包括存储卡2200(例如图19中所示的SD存储卡)和主机2100。主机设备2100包括主机控制器2110和主机连接器(CNT)2120。主机控制器2110包括例如主CPU、DRAM、SRAM等，并且将命令(CMD)和时钟信号(CLK)发送到存储卡2200。存储卡包括非易失性存储器2230、卡控制器2220和卡连接器(CNT)2210。在操作时，存储卡2200可拆卸地连接到主机连接器2120以考虑主机设备2100与存储卡2200之间的数据(DAT)交换。而且，存储器控制器2220根据本文中描述的一个或多个本发构思来配置。
图21是根据本发明构思的实施例的另一存储系统的方框图。具体地，该示例的存储系统包括主机设备3100和固态驱动器(SSD)3200。此处，主机设备3100和SSD 3200在SSD 3200的信号端3231处交换信号，并且主机设备3100将电源信号PWR提供给SSD 3200的辅助电源端3221。SSD 3200包括SSD控制器3210、辅助电源3220和多个存储芯片组3201～320n(NVM)，其中每个存储芯片组3201～320n包括至少一个非易失性存储芯片。SSD控制器3210根据本文描述的本发明构思中的一个或多个而配置，并且经由相应多个通道CH1～CHn与存储芯片组3201～320n通信。
图22是根据本发明构思的实施例的图21中所示的SSD控制器3200的方框图。本示例类似于图4的存储器控制器1200，除了存储器控制器3210在多条信道CH1<1:n>上经由非易失性存储器(NVM)接口3211与非易失性存储器3200的相应存储芯片组3201～320n通信。优选地，数据在存储芯片组中展开，例如，以便增加芯片组的可用使用期限。主机I/F 3212、ECC块3213、缓冲存储器3215和CPU 3214与先前描述的图4的相似名称的元件相同或相似，并且因此此处省略对其的详细描述。在本实施例中，存储器控制器3210实现于SSD内，但是本发明构思不限于此。而且，CPU 3214可以包括多个中央处理单元，因此允许多任务和/或并行处理。
图23是根据本发明构思的实施例的计算系统的方框图。计算系统4000的示例包括移动设备、个人计算机、数码相机、可携式摄像机、移动电话、MP3播放器、便携式多媒体播放器(PMP)、个人数字助理(PDA)和高清晰度电视(HDTV)。本示例的计算系统4000包括中央处理单元(CPU)4300、用户接口4500、随机存取存储器(RAM)4400、电源4200、辅助电源4250和存储系统4100。CPU 4300、用户接口4500、RAM 4400、电源4200、辅助电源4250和总线系统的功能为本领域技术人员公知。存储系统4100包括存储器控制器4120和闪速存储器4110，并且可以对应于本文先前描述的任意存储系统。再者，存储器控制器4120根据本文描述的本发明构思中的一个或多个而配置。
根据本发明构思中的一个或多个的MLC闪速存储器可以位于各种不同的封装类型中的任何一个上或内。例如，根据本发明构思中的一个或多个的闪速存储器件可以位于层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Die in Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级堆叠封装(WSP)等等之上或之内。
尽管已经参考本发明构思的特定示范性实施例对本发明构思进行了特别图示和描述，但是应当理解，在不脱离所附权利要求书的精神和范围的情况下，可以对本发明构思做出形式和细节上的各种变化。

Claims (25)

1.一种非易失性存储器，包括：
多个N位多电平单元(MLC)存储单元，用于存储N页数据，每个MLC存储单元可编程为2N个阈值电压分布中的任一个，其中N是正数；
控制器，被配置成将所述N页数据编程到所述MLC存储单元，并且进行部分插入处理，在所述部分插入处理中所述N页数据被划分为M个页组，其中M是正数且其中每个页组包括所述N页数据中的至少之一，并且其中所述M个页组中的每一个被应用于纠错码(ECC)电路以对相应M个页组生成奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。
2.如权利要求1所述的非易失性存储器，其中所述阈值电压分布在编程之前被设定，从而所述M个页组的BER被均衡。
3.如权利要求1所述的非易失性存储器，还包括缓冲存储器，其被配置成从外部设备接收以扇区为单位的数据，其中通过所述M个页组之一加载每个接收的扇区数据。
4.如权利要求2所述的非易失性存储器，其中每个扇区的数据被作为扇区数据施加到所述ECC电路。
5.如权利要求1所述的非易失性存储器，其中每个页组包括N/M页数据。
6.如权利要求4所述的非易失性存储器，还包括缓冲存储器，其被配置成从外部设备接收以扇区为单位的数据，其中每个接收的数据扇区包括N/M页数据。
7.如权利要求1所述的非易失性存储器，其中N至少为4，M至少为2。
8.如权利要求2所述的非易失性存储器，其中在通过对所述2N个阈值电压分布设定2N-1个检验电压进行编程之前设定所述2N个阈值电压分布以均衡所述M个页组的BER。
9.如权利要求1所述的非易失性存储器，其中所述多个N位MLC存储单元连接到非易失性存储单元阵列的相同字线。
10.如权利要求1所述的非易失性存储器，其中所述N位MLC存储单元通过福勒-诺德海姆隧道编程。
11.一种在非易失性存储器中设定阈值电压分布的方法，所述非易失性存储器包括N位多电平单元(MLC)存储单元，用于存储N页数据，其中N为正数，每个N位MLC存储单元可编程为2N个阈值电压分布中的任一个，所述方法包括：
将N页划分为M个页组，其中M是正数；
设定与所述2N个阈值电压分布相关的2N-1个检验电压以便均衡所述M个页组的平均误码率(BER)。
12.如权利要求11所述的方法，还包括：在所述2N-1个检验电压被平均分布的情况下，对所述N页数据中的每一个预先估计BER；和
调节所述2N-1个检验电压中的至少之一，以便均衡所述M个页组的平均误码率(BER)。
13.如权利要求12所述的方法，其中所述估计包括：确定由灼烧处理引起的所述2N个电压分布中的至少之一的期望变化。
14.如权利要求12所述的方法，其中所述估计步骤包括：确定由存储在所述MLC存储单元中的数据的非随机性引起的所述2N个电压分布中的至少之一的期望变化。
15.如权利要求11所述的方法，其中N至少为4，M至少为2。
16.如权利要求11所述的方法，还包括：使用所设定的2N-1个检验电压将所述N页数据编程到所述N位MLC存储单元。
17.如权利要求16所述的方法，还包括：进行部分插入处理，在所述部分插入处理中M个页组中的每一个被应用于纠错码(ECC)电路以生成相应M个页组的奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。
18.如权利要求16所述的方法，其中所述多个N位MLC存储单元被连接到非易失性存储单元阵列的相同字线。
19.如权利要求15所述的方法，其中所述N位MLC存储单元通过福勒-诺德海姆隧道编程。
20.一种存储系统，包括：
非易失性存储器，其包括控制逻辑、地址译码器和存储单元阵列，所述存储单元阵列包括N位多电平单元(MLC)存储单元的行和列，其中MLC存储单元的每一行被配置成存储N页数据；
存储器控制器，包括用于与外部设备接口连接的主机接口、用于与非易失性存储器接口连接的存储器接口、中央处理单元、缓冲存储器和纠错码(ECC)电路，
所述存储器控制器被配置成进行部分插入处理，在所述部分插入处理中N页数据被划分为M个页组，其中M是正数，并且其中每个页组包括所述N页数据中的至少之一，并且其中M个页组中的每一个被应用于所述ECC电路以生成相应M个页组的奇偶校验位，其中M个组中的每组内的页当中的误码率(BER)被所述部分插入处理均衡。
21.如权利要求20所述的存储系统，其中所述N位MLC存储单元的每一个可编程为2N个阈值电压分布中的任一个，并且其中所述阈值电压分布在编程之前被设定，以便均衡所述M个页组的BER。
22.如权利要求20所述的存储系统，还包括缓冲存储器，其被配置成从外部设备接收以扇区为单位的数据，其中通过所述M个页组之一加载每个接收的扇区数据。
23.如权利要求20所述的存储系统，其中所述N位MLC存储单元通过福勒-诺德海姆隧道编程。
24.如权利要求20所述的存储系统，其中所述存储系统是固态驱动器(SSD)，并且其中所述非易失性存储器包括多个非易失性存储芯片和在所述存储器控制器与所述非易失性存储芯片之间的多个数据通道。
25.如权利要求20所述的存储系统，其中所述存储系统是存储卡。
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