JP5999926B2 - 不揮発性メモリ装置、該メモリ装置を制御するコントローラ、及び該コントローラの動作方法 - Google Patents
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Description
図1Aは、3ビットマルチレベルセルフラッシュメモリの正常なプログラム遂行後、プログラム状態とイレーズ状態とのスレショルド電圧散布を示す。MLC(multi level cell)フラッシュメモリの場合、1つのメモリセルにk(kは、自然数)ビットをプログラムするためには、2k個のスレショルド(threshold)電圧のうちの何れか1つが、前記メモリセルに形成されなければならない。
不揮発性メモリ装置30は、プログラム動作またはリード動作時に、データをランダマイジング(randomizing)またはデランダマイジング(derandomizing)ができる。メモリコントローラ40は、電子装置100の全般的な動作を制御するプロセッサ110によって制御される。
30:不揮発性メモリ装置
31:コントロールロジック
32:電圧発生器
33:ローデコーダ
34:メモリセルアレイ
40:コントローラ
43:ランダマイザー
43’:デランダマイザー
50:ランダムシーケンス発生回路
Claims (10)
- プログラムデータ(program data)を保存するメモリセルアレイ(memory cell array)と、
ハードデシジョンリード(hard decision read)電圧及び少なくとも1つ以上のソフトデシジョンリード(soft decision read)電圧を発生させる電圧発生回路と、
ランダムシーケンス(random sequence)を発生させるランダムシーケンス発生回路と、
ビットライン(bit line)を通じて前記メモリセルアレイと連結され、前記ランダムシーケンスと前記ハードデシジョンリード電圧供給によってリード(read)されたハードデシジョンデータと、前記ソフトデシジョンリード電圧供給によってリードされたソフトデシジョンデータを保存する少なくとも1つのラッチ(latch)とを含むページバッファ(page buffer)と、
前記プログラムデータ及び前記ランダムシーケンスを前記ページバッファに選択的に伝達するマルチプレクサ(multiplexer)回路と、
前記ランダムシーケンス発生回路、前記ページバッファ、及び前記マルチプレクサ回路を制御するコントロールロジック(control logic)と、を含み、
前記コントロールロジックの制御によって、前記ページバッファは、前記ランダムシーケンスを使って、前記ハードデシジョンデータをデランダマイジング(de−randomizing)し、前記ソフトデシジョンデータは、デランダマイジングしない不揮発性メモリ装置。 - リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記マルチプレクサ回路は、前記ランダムシーケンスを前記ページバッファに伝送しない請求項1に記載の不揮発性メモリ装置。
- 前記ランダムシーケンス発生回路は、初期値を保存するLFSR(linear feedback shift register)を含む請求項1に記載の不揮発性メモリ装置。
- リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記ランダムシーケンス発生回路の初期値を0に初期化して、前記ランダムシーケンスを0に形成する請求項1に記載の不揮発性メモリ装置。
- 前記ハードデシジョンデータは、前記メモリセルアレイに保存されたデータとしてランダムデータである請求項1に記載の不揮発性メモリ装置。
- 前記ソフトデシジョンデータは、前記ハードデシジョンデータの信頼度を表わす請求項1に記載の不揮発性メモリ装置。
- 中央処理装置(CPU)から出力された第1リード命令語を不揮発性メモリ装置に供給する段階と、
前記第1リード命令語に応答して、前記不揮発性メモリ装置から出力された第1データを受信し、該受信された第1データをデランダマイジングする段階と、
前記中央処理装置から出力された第2リード命令語、ここで前記第2リード命令語は前記第1データに信頼度を付け加える情報である第2データをリードするためのソフトデシジョン(soft decision)リード命令語である、を前記不揮発性メモリ装置に供給する段階と、
前記第2リード命令語に応答して、前記不揮発性メモリ装置から出力された前記第2データを受信し、該受信された第2データをデランダマイジングしないで使って、前記デランダマイズされた第1データをECCデコーディング(error correction code decoding)する段階と、を含む
メモリコントローラ(memory controller)の動作方法。 - 前記第1リード命令語は、前記不揮発性メモリ装置に保存された前記第1データをリードするハードデシジョンリード命令語(hard decision read command)である請求項7に記載のメモリコントローラの動作方法。
- 前記デコーディングする段階は、LDPCコード(low density parity check code)を使う請求項7に記載のメモリコントローラの動作方法。
- 中央処理装置(CPU)と、
前記中央処理装置の制御によって供給されたハードデシジョン命令語(hard decision command)に応答して、不揮発性メモリ装置からリードされたハードデシジョンデータをランダムシーケンスを用いてデランダマイズ(de−randomize)し、該デランダマイズされたデータを出力するデランダマイザー(de−randomizer)と、を含み、
前記デランダマイズは、前記ランダムシーケンスを発生させるランダムシーケンス発生回路と、前記ランダムシーケンスと前記ハードデシジョンデータとをXOR演算して、前記デランダマイズされたデータを出力するXORゲートとを含み、
前記ランダムシーケンス発生回路は、初期値を有する複数の線形フィードバックシフトレジスタ(Linear feedback shift registers)を含み、前記中央処理装置の制御によって供給されたソフトデシジョン命令語に応答して、前記不揮発性メモリ装置から出力されたソフトデシジョンデータを処理する時、前記複数の線形フィードバックシフトレジスタのそれぞれの初期値が0に初期化されることによって、前記ランダムシーケンス発生回路は、0である前記ランダムシーケンスを発生させるコントローラ。
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