JP2012181909A - 不揮発性メモリ装置、該メモリ装置を制御するコントローラ、及び該コントローラの動作方法 - Google Patents

Abstract

【課題】メモリコントローラの動作によって不揮発性メモリのデータ信頼度を向上させうる方法と、該方法を行う装置とを提供する。
【解決手段】ハードデシジョンリード電圧供給によってリードされたハードデシジョンデータと、ソフトデシジョンリード電圧供給によってリードされたソフトデシジョンデータを保存する少なくとも１つのラッチを含むページバッファ３５と、プログラムデータ及びランダムシーケンスをページバッファに選択的に伝達するマルチプレクサ回路９１と、ランダムシーケンス発生回路５０、ページバッファ、及びマルチプレクサ回路を制御するコントロールロジック３１と、を含み、コントロールロジックの制御によって、ページバッファは、ランダムシーケンスを使って、ハードデシジョンデータをデランダマイジングし、ソフトデシジョンデータは、デランダマイジングされない。
【選択図】図１０

Description

本発明は、データ処理技術に係り、特に、ソフトデシジョンデータ（ｓｏｆｔ ｄｅｃｉｓｉｏｎ ｄａｔａ）に対しては、ランダマイジング（ｒａｎｄｏｍｉｚｉｎｇ）を行わないコントローラ（ｃｏｎｔｒｏｌｌｅｒ）、該コントローラの動作方法、及び不揮発性メモリ装置に関する。

半導体メモリ装置は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、またはＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリ装置とＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰＲＡＭ（ｐｈａｓｅ ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、またはフラッシュ（ｆｌａｓｈ）メモリのような不揮発性メモリ装置とに区分することができる。

フラッシュメモリの場合、それぞれのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）に保存されるビット（ｂｉｔ）数によって、前記それぞれのメモリセルに保存可能なデータ状態が決定されうる。１つのメモリセルに１ビットデータを保存するメモリセルを単一ビットセル（ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）、または単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）と言う。そして、１つのメモリセルにマルチビット（ｍｕｌｔｉ−ｂｉｔ）データ（例えば、２ビット以上）を保存するメモリセルをマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）と言う。ＭＬＣの場合、高容量保存デバイス（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）として有利な長所を有する。しかし、１つのメモリセルにプログラムされるビット数が増加するほど信頼性は落ち、判読失敗率は増加する。

本発明は、メモリコントローラの動作によって不揮発性メモリのデータ信頼度を向上させうる方法と、該方法を行う装置とを提供することである。

本発明の実施例による不揮発性メモリ装置は、プログラムデータを保存するメモリセルアレイと、ハードデシジョンリード（ｈａｒｄ ｄｅｃｉｓｉｏｎ ｒｅａｄ）電圧及び少なくとも１つ以上のソフトデシジョンリード（ｓｏｆｔ ｄｅｃｉｓｉｏｎ ｒｅａｄ）電圧を発生させる電圧発生回路と、ランダムシーケンス（ｒａｎｄｏｍ ｓｅｑｕｅｎｃｅ）を発生させるランダムシーケンス発生回路と、ビットラインを通じて前記メモリセルアレイと連結され、前記ランダムシーケンスと前記ハードデシジョンリード電圧供給によってリードされたハードデシジョンデータと、前記ソフトデシジョンリード電圧供給によってリードされたソフトデシジョンデータを保存する少なくとも１つのラッチ（ｌａｔｃｈ）を含むページバッファと、前記プログラムデータ及び前記ランダムシーケンスを前記ページバッファに選択的に伝達するマルチプレクサ回路と、前記ランダムシーケンス発生回路、前記ページバッファ、及び前記マルチプレクサ回路を制御するコントロールロジックと、を含み、前記コントロールロジックの制御によって、前記ページバッファは、前記ランダムシーケンスを使って、前記ハードデシジョンデータをデランダマイジングし、前記ソフトデシジョンデータは、デランダマイジングされない。

前記リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記マルチプレクサ回路は、前記ランダムシーケンスを前記ページバッファに伝送しない。前記ランダムシーケンス発生回路は、初期値（ｓｅｅｄ）を保存するＬＦＳＲ（ｌｉｎｅａｒ ｆｅｅｄｂａｋｃ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を含む。

前記リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記ランダムシーケンス発生回路の初期値を０に初期化して、前記ランダムシーケンスを０に形成する。前記ハードデシジョンデータは、前記メモリセルアレイに保存されたデータとしてランダムデータである。前記ソフトデシジョンデータは、前記ハードデシジョンデータの信頼度を表わす。

本発明の実施例によるメモリコントローラの動作方法は、中央処理装置から出力された第１リード命令語を不揮発性メモリ装置に供給する段階と、前記第１リード命令語に応答して、前記不揮発性メモリ装置から出力された第１データを受信し、該受信された第１データをデランダマイジング（ｄｅ−ｒａｎｄｏｍｉｚｉｎｇ）する段階と、前記中央処理装置から出力された第２リード命令語を前記不揮発性メモリ装置に供給する段階と、前記第２リード命令語に応答して、前記不揮発性メモリ装置から出力された第２データを受信し、該受信された第２データを使って、前記デランダマイズされた第１データをＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）デコーディングする段階と、を含む。

前記第１リード命令語は、前記不揮発性メモリ装置に保存された前記第１データをリードするハードデシジョンリード命令語である。前記第２リード命令語は、前記第１データに信頼度を付け加える情報である前記第２データをリードするためのソフトデシジョン（ｓｏｆｔ ｄｅｃｉｓｉｏｎ）リード命令語である。

前記ソフトデシジョンリード命令語供給時に、前記メモリコントローラは、前記第２データをデランダマイジングしない。前記デコーディングする段階は、ＬＤＰＣコード（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ ｃｏｄｅ）を使う。

本発明の実施例によるメモリコントローラは、中央処理装置と、前記中央処理装置の制御によって供給されたハードデシジョン命令語に応答して、不揮発性メモリ装置からリードされたハードデシジョン（ｈａｒｄ ｄｅｃｉｓｉｏｎ）データをランダムシーケンスを用いてデランダマイズし、該デランダマイズされたデータを出力するデランダマイザーと、を含む。

前記デランダマイズは、前記ランダムシーケンスを発生させるランダムシーケンス発生回路と、前記ランダムシーケンスと前記ハードデシジョンデータとをＸＯＲ演算して、前記デランダマイズされたデータを出力するＸＯＲゲートと、を含む。前記ランダムシーケンス発生回路は、初期値を有する複数の線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒｓ）を含み、前記中央処理装置の制御によって供給されたソフトデシジョン命令語に応答して、前記不揮発性メモリ装置から出力されたソフトデシジョンデータを処理する時、前記複数の線形フィードバックシフトレジスタのそれぞれの初期値が０に初期化されることによって、前記ランダムシーケンス発生回路は、０である前記ランダムシーケンスを発生させる。

本発明は、不揮発性メモリ、メモリコントローラ、及びメモリコントローラの動作方法は、エラー（ｅｒｒｏｒ）訂正能力を高めるために、ソフトデシジョンリード（ｓｏｆｔｄｅｃｉｓｉｏｎ ｒｅａｄ）遂行時、デランダマイジングを行わないことによって、ソフトデシジョンデータに損傷を防止させることができる。したがって、ランダマイジングとソフトデシジョンの運用は、マルチビットフラッシュ（ｍｕｌｔｉ−ｂｉｔ ｆｌａｓｈ）メモリ装置の信頼度を向上させうる。

３ビットマルチレベルセルフラッシュメモリの正常なプログラム遂行後、プログラム（ｐｒｏｇｒａｍ）状態とイレーズ（ｅｒａｓｅ）状態とのスレショルド電圧散布を示す。 ３ビットマルチレベルセルフラッシュメモリのプログラム遂行後、プログラム及びイレーズを反復して、時間が経過した場合、フラッシュメモリセルの特性劣化によって変形されうるプログラム状態とイレーズ状態とのスレショルド電圧散布を示す。 ２ビットソフトデシジョンリード動作でのそれぞれのリード電圧とそれぞれのページバッファから出力されるデータとを示す。 ３ビットソフトデシジョンリード動作でのそれぞれのリード電圧とそれぞれのページバッファから出力されるデータとを示す。 本発明の一実施例によるメモリシステムのブロック図である。 本発明の一実施例によるランダマイザー（ｒａｎｄｏｍｉｚｅｒ）の詳細なブロック図である。 本発明の一実施例によるデランダマイザーの詳細なブロック図である。 図５Ｂに示されたランダムシーケンス発生回路の他の実施例を示す。 図４のデランダマイザーの詳細なブロック図である。 図４の不揮発性メモリ装置のブロック図である。 図７のランダムデータインターフェース部分の詳細なブロック図である。 図７のページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）の詳細なブロック図である。 本発明の他の実施例によるメモリ装置のブロック図である。 本発明の他の実施例によるメモリシステムのブロック図である。 本発明の一実施例によるデータプログラム動作のフローチャートである。 本発明の一実施例によるデータリード動作のフローチャートである。 本発明の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明の他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明のまた他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。 図２０に示された電子装置を含むデータ処理システムのブロック図である。

以下、添付した図面を参照して、本発明を詳しく説明する。
図１Ａは、３ビットマルチレベルセルフラッシュメモリの正常なプログラム遂行後、プログラム状態とイレーズ状態とのスレショルド電圧散布を示す。ＭＬＣ（ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）フラッシュメモリの場合、１つのメモリセルにｋ（ｋは、自然数）ビットをプログラムするためには、２^ｋ個のスレショルド（ｔｈｒｅｓｈｏｌｄ）電圧のうちの何れか１つが、前記メモリセルに形成されなければならない。

複数のメモリセルの間の微細な電気的特性差によって、同じデータがプログラムされた複数のメモリセルのそれぞれのスレショルド電圧は、一定範囲のスレショルド電圧散布（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）を形成しうる。それぞれのスレショルド電圧散布は、ｋビットによって生成されうる２^ｋ個のデータ値のそれぞれに対応しうる。

３ビットＭＬＣの場合、図１Ａに示したように、７個のプログラム状態Ｐ１〜Ｐ７に相応するスレショルド電圧散布と、１つのイレーズ状態Ｅに相応するスレショルド電圧散布とが形成される。図１Ａに示された各スレショルド電圧散布は、理想的な散布度であって、各散布が１つも重ならず、各スレショルド電圧散布別にリード電圧（ｒｅａｄ ｖｏｌｔａｇｅ）を有する。

図１Ｂは、３ビットマルチレベルセルフラッシュメモリのプログラム遂行後、プログラム及びイレーズを反復して、時間が経過した場合、フラッシュメモリセルの特性劣化によって変形されうるプログラム状態とイレーズ状態とのスレショルド電圧散布を示す。

フラッシュメモリの場合、経時的にフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）またはトンネル酸化物（ｔｕｎｎｅｌ ｏｘｉｄｅ）に捕獲（ｔｒａｐ）された電子が放出されるチャージロス（ｃｈａｒｇｅ ｌｏｓｓ）が発生する。また、プログラムとイレーズとが反復されながら、トンネル酸化物が劣化されて、前記チャージロスがさらに増加することができる。前記チャージロスは、スレショルド電圧を減少させることができて、例えば、スレショルド電圧散布は、左に移動しうる。また、プログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）、イレーズディスターバンス（ｅｒａｓｅ ｄｉｓｔｕｒｂａｎｃｅ）、及び／またはバックパターンディペンデンシー（ｂａｃｋｐａｔｔｅｒｎ ｄｅｐｅｎｄｅｎｃｙ）は、スレショルド電圧散布を増加させることができる。したがって、前述した理由によるフラッシュメモリセルの特性劣化に起因して、図１Ｂに示したように、互いに隣接した各状態Ｅ、Ｐ１〜Ｐ７のスレショルド電圧散布が互いに重畳されうる。

各状態Ｅ、Ｐ１〜Ｐ７のスレショルド電圧散布が互いに重畳されれば、特定リード電圧を用いてデータをリードする時、リードデータに多くのエラーが含まれうる。例えば、リード電圧Ｖｒｅａｄ３がメモリセルに供給される時、前記メモリセルがオン（ｏｎ）状態であれば、状態Ｐ２側にあるリードデータを言い、オフ（ｏｆｆ）状態であれば、状態Ｐ３側にあるデータを言う。Ｖｒｅａｄ１〜Ｖｒｅａｄ７のそれぞれは、リード電圧を意味する。しかし、重畳された部分の場合、オフ状態でリードされなければならないメモリセルが、オン状態でリードされうる。したがって、スレショルド電圧散布が重畳されることによって、リードデータには、多くのエラービットが含まれうる。

図２は、２ビットソフトデシジョンリード動作でのそれぞれのリード電圧とそれぞれのページバッファから出力されるデータとを示す。本明細書で、リード命令語（ｒｅａｄ ｃｏｍｍａｎｄ）は、ハードデシジョンリード命令語（例えば、第１リード命令語）とソフトデシジョンリード命令語（例えば、第２リード命令語）とを含む。

ハードデシジョンリード動作は、正常データリード動作（ｎｏｒｍａｌ ｄａｔａ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を言い、リード電圧が、メモリセルのワードライン（ｗｏｒｄ ｌｉｎｅ）に供給される時、前記メモリセルのオン状態またはオフ状態によって、前記メモリセルに保存されたデータを１または０にリードすることを意味する。

図２に示したように、ハードデシジョンリード電圧は、Ｒ１を言い、前記Ｒ１が、メモリセルに供給時に、前記メモリセルがオン状態であれば、ハードデシジョンデータ（２−１）は１になり、前記メモリセルがオフ状態であれば、ハードデシジョンデータは０になる。

ソフトデシジョンリード動作は、ハードデシジョンリード電圧Ｒ１を基準に一定の電圧差を有する複数のリード電圧（例えば、ソフトデシジョンリード電圧）をメモリセルに供給して、ハードデシジョンリードデータに信頼度を付け加える情報を形成することを意味する。

図２に示したように、２ビットソフトデシジョンリード動作の場合、ソフトデシジョンリード電圧のそれぞれは、Ｒ２−１とＲ２−２とである。Ｒ２−１リード電圧がメモリセルに供給時に、前記メモリセルのオンまたはオフによって判断された最初のソフトデシジョンリード値（２−２）は、１、０、０、及び０になりうる。Ｒ２−２リード電圧がメモリセルに供給時に、前記メモリセルのオンまたはオフによって判断された二番目のソフトデシジョンリード値（２−３）は、１、１、１、及び０になる。

フラッシュメモリは、最初のソフトデシジョンリード値（２−２）と二番目のソフトデシジョンリード値（２−２）とに対してＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）演算を行って、ソフトデシジョンデータ（２−４）を形成する。ソフトデシジョンデータ（２−４）は、ハードデシジョンデータ（２−１）に信頼度を付け加えることができる。

すなわち、ソフトデシジョンデータ（２−４）が１であれば、ハードデシジョンデータは、強さ（ｓｔｒｏｎｇ）を意味する。ソフトデシジョンデータ（２−４）が０であれば、ハードデシジョンデータは、弱さ（ｗｅａｋ）を意味する。すなわち、最初のソフトデシジョンリード値（２−２）と二番目のソフトデシジョンリード値（２−３）とをページバッファ内でＸＮＯＲ演算すれば、ソフトデシジョンデータ（２−４）が生成されうる。前記ページバッファ内でのＸＮＯＲ演算については後述する。

図３は、３ビットソフトデシジョンリード動作でのそれぞれのリード電圧とそれぞれのページバッファから出力されるデータとを示す。図３を参照すると、Ｒ１は、ハードデシジョン電圧であり、メモリセルがオン状態であるか、またはオフ状態であるかによって、データ１とデータ０とが出力される（３−１）。ハードデシジョン電圧Ｒ１を基準に出力されたデータ１とデータ０は、ハードデシジョンデータ（３−１）を表わす。

ハードデシジョン電圧Ｒ１を基準に一定の電圧差を有する複数のリード電圧Ｒ２−１及びＲ２−２のそれぞれが、不揮発性メモリ装置のメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）に供給される。これは、前述した２ビットソフトデシジョンリード動作と同一である。最初のソフトデシジョンデータ（３−２）は、１、０、０、及び１が形成される。

３ビットソフトデシジョンリード動作の場合、Ｒ２−１を基準に一定の電圧差を有する複数のリード電圧Ｒ３−１及びＲ３−２のそれぞれが、前記メモリセルアレイに供給される。また、Ｒ２−２を基準に一定の電圧差を有する複数のリード電圧Ｒ３−３及びＲ３−４のそれぞれが、前記メモリセルアレイに供給される。４個のリード電圧Ｒ３−１、Ｒ３−２、Ｒ３−３、及びＲ３−４のそれぞれが、前記メモリセルアレイに供給されることによって得られたデータに対してページバッファでＸＮＯＲ演算を行えば、二番目のソフトデシジョンデータ（３−３）は、１、０、１、０、及び１が形成される。この際、二番目のソフトデシジョンデータ（３−３）は、最初のソフトデシジョンデータ（３−２）に加重値を与えることができる。すなわち、最初のソフトデシジョンデータ（３−２）１が強さを表わすならば、二番目のソフトデシジョンデータ（３−３）のうちの１は、非常に強さ（ｖｅｒｙ ｓｔｒｏｎｇ）を表わし、０は、強さを表すことができる。

図４は、本発明の一実施例によるメモリシステムのブロック図である。図４を参照すると、メモリシステム（ｍｅｍｏｒｙ ｓｙｓｔｅｍ）１０は、メモリコントローラ４０と不揮発性メモリ装置３０、例えば、フラッシュメモリ装置とを含む。メモリコントローラ４０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）４１、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）エンコーダ（ｅｎｃｏｄｅｒ）４２、ＥＣＣデコーダ（ｄｅｃｏｄｅｒ）４２’、ランダマイザー（ｒａｎｄｏｍｉｚｅｒ）４３、及びデランダマイザー（ｄｅ−ｒａｎｄｏｍｉｚｅｒ）４３’を含み、それぞれ４１、４２、４２’、４３、及び４３’は、バス（ｂｕｓ）４４を通じて電気的に連結されうる。図４には、ランダマイザー４３とデランダマイザー４３’とが互いに分離された形態で示されたが、実施例によって、１つとして具現可能である。

マイクロプロセッサ４１は、メモリコントローラ４０の動作を全般的に制御する。マイクロプロセッサ４１は、ホスト（ｈｏｓｔ；図示せず）から出力される命令語（ｃｏｍｍａｎｄ）を解析し、該解析結果によって、不揮発性メモリ装置３０の全般的な動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、リード（ｒｅａｄ）動作、またはイレーズ（ｅｒａｓｅ）動作などを制御することができる。

図４を参照すると、上端の矢印は、不揮発性メモリ装置３０にデータをプログラムするためのプログラムする動作を表わし、下端の矢印は、不揮発性メモリ装置３０にプログラムされたデータをリードする動作を表わす。

まず、図４の上端の矢印によって、プログラム動作を詳しく説明すれば、次の通りである。ＥＣＣエンコーダ４２は、ホストとインターフェース（ｉｎｔｅｒｆａｃｅ）するホストインターフェースを通じて入力されるデータに対してエラー訂正エンコーディング（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｅｎｃｏｄｉｎｇ）を行い、これにより、パリティビット（ｐａｒｉｔｙ ｂｉｔ）が付け加われたデータ、例えば、エンコードされたデータを形成する。前記エンコードされたデータは、ランダマイザー４３に入力されうる。ＥＣＣエンコーダ４２は、エラー訂正のための回路（ｃｉｒｃｕｉｔ）、ロジック（ｌｏｇｉｃ）、コード（ｃｏｄｅ）、またはこれらの結合を含みうる。

ランダマイザー４３は、入力データパターン（ｄａｔａ ｐａｔｔｅｒｎ）にデータ１とデータ０とが確率的に一定に保持されるように、前記入力データパターンを変える機能を行う。不揮発性メモリ装置の集積度の向上は、複数のメモリセルの間の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）を増加させることができる。すなわち、隣接する複数のメモリセルのそれぞれの状態（すなわち、保存されたデータ値）によって、前記干渉は増減しうる。したがって、ランダム化されたデータ、すなわち、ランダムデータを複数のメモリセルのそれぞれに保存することによって、前記複数のメモリセルのそれぞれのデータ値、すなわち、データパターンの干渉は最小化されうる。

本発明の一実施例による不揮発性メモリ装置３０、例えば、フラッシュメモリ装置のフラッシュメモリセルには、プログラム電圧ディスターバンス、パス電圧ディスターバンス、フローティングポリゲート（ｆｌｏａｔｉｎｇ ｐｏｌｙ ｇａｔｅｓ）の間のカップリング（ｃｏｕｐｌｉｎｇ）、またはバックパターンディペンデンシー（ｂａｃｋ ｐａｔｔｅｒｎ ｄｅｐｅｎｄｅｎｃｙ）などの干渉が存在することができる。ランダムデータをプログラムすることは、複数のメモリセルの間の干渉を最小化することができる。次いで、図４の下端の矢印によって、データリード動作が詳しく説明される。前述したように、ランダムデータは、不揮発性メモリ装置３０に保存されている。したがって、データリード動作の間に、ランダムデータは、デランダマイザー４３’によってランダム化される以前のオリジナルデータ（ｏｒｉｇｉｎａｌ ｄａｔａ）に復元またはデランダマイズされなければならない。

データリード動作は、ハードデシジョンリード動作とソフトデシジョンリード動作とを含みうる。言い換えれば、データをリードするハードデシジョンリード動作と、前記ハードデシジョンリード動作に追加的なリード動作とを行って、前記ハードデシジョンリード動作によって、リードされたデータに信頼性を付け加えることができる情報を得るソフトデシジョンリード動作を説明する。前記ハードデシジョンリード動作の場合、不揮発性メモリ装置３０からリードされたランダムデータは、デランダマイザー４３’によってオリジナルデータに復元されうる。

ソフトデシジョンリード動作は、不揮発性メモリ装置３０に保存されたデータをリードする動作ではなく、ハードデシジョンリード電圧（例えば、図２または図３のＲ１）を基準に一定の電圧差が出る追加的なリード電圧をメモリセルのゲート（ｇａｔｅ）に供給して、ハードデシジョンリード動作によってリードされたデータに信頼度を付け加えることができる情報を提供する動作を意味する。図３を参照すると、２ビットソフトデシジョンデータ（２−４）の場合、データ１は、強さを表わし、データ０は、弱さを表わす。

このようなソフトデシジョンデータ（２−４）が、デランダマイザー４３’で処理される場合、信頼度を表わす情報が変わりうる問題が発生することがある。したがって、ソフトデシジョンリード命令語によるソフトデシジョンリード動作の場合、出力されるソフトデシジョンデータ（２−４）は、デランダマイザー４３’を迂回してバイパス（ｂｙｐａｓｓ）されうる。ここで、ランダマイザー４３とデランダマイザー４３’は、互いに分離された回路またはロジック（ｌｏｇｉｃ）であり、また１つの回路またはロジックであり得る。

デランダマイザー４３’によって復元された（または、デランダマイズされた）データまたはバイパスされたソフトデシジョンデータは、ＥＣＣデコーダ４２’に伝送することができる。復元されたオリジナルデータとバイパスされたソフトデシジョンデータとを使って、ＥＣＣデコーダ４２’は、リードされたデータのエラーを検出し、訂正することができる。ＥＣＣデコーダ４２’は、エラー訂正のための回路、ロジック、コード、またはこれらの組合わせをいずれも含みうる。

既存のＥＣＣデコーダは、ハードデシジョンデータのみを用いてエラー（ｅｒｒｏｒ）訂正を行ったが、本発明は、ＥＣＣデコーダ４２’はハードデシジョンデータと、前記ハードデシジョンデータに信頼性を表わす情報、例えば、ソフトデシジョンデータ値を付け加えてエラー訂正を行うので、ＥＣＣデコーダ４２’のエラー訂正能力を向上させうる長所がある。

ＥＣＣエンコーダ４２とＥＣＣデコーダ４２’は、ＬＤＰＣコード（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ）、ＢＣＨコード、ターボコード（ｔｕｒｂｏ ｃｏｄｅ）、リードソロモンコード（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ ｃｏｄｅ）、コンボリューションコード（ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ）、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ−ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）などの符号化された変調（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使ってエラー訂正ができ、これに限定されるものではない。

図５Ａは、本発明の一実施例によるランダマイザーの詳細なブロック図である。図５Ａを参照すると、ランダマイザー４３は、ランダムシーケンス発生回路５０とＸＯＲゲート５１とを含みうる。ランダムシーケンス発生回路５０は、線形フィードバックシフトレジスタ（ｌｉｎｅａｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ；ＬＦＳＲ）を使ってランダムシーケンス（ｒａｎｄｏｍ ｓｅｑｕｅｎｃｅ；ＲＳ）を生成することができる。

また、線形フィードバックシフトレジスタは、初期値、例えば、シードＳＥＥＤを使ってランダムシーケンスＲＳを形成しうる。例えば、シードＳＥＥＤは、レジスタ（ｒｅｇｉｓｔｅｒ）に保存することができる。ランダムシーケンスＲＳは、バイナリシーケンス（ｂｉｎａｒｙ ｓｅｑｕｅｎｃｅ）であり得るが、これに限定されるものではない。ランダムシーケンス発生回路５０の線形フィードバックシフトレジスタ（ＬＦＳＲ）の個数がｍ個である場合、ランダムシーケンスは、（２^ｍ−１）の周期を有しうる。また、初期にそれぞれの線形フィードバックシフトレジスタ（１〜ｍ）には、初期値が設定しうる。前記初期値は、シード（ｓｅｅｄ）と呼ばれ、前記シードは、ページアドレス（ｐａｇｅ ａｄｄｒｅｓｓ）またはブロックアドレス（ｂｌｏｃｋ ａｄｄｒｅｓｓ）などを使って決定されうる。

ＸＯＲゲート５１は、ランダムシーケンス発生回路５０によって生成されたランダムシーケンスＲＳと入力されるオリジナルデータＯＤとをＸＯＲ演算して、ランダムデータＲＤを生成することができる。

図５Ｂは、本発明の一実施例によるデランダマイザーの詳細なブロック図である。図５Ｂに示されたデランダマイザー４３’は、ランダマイザー４３と同様にランダムシーケンス発生回路５０とＸＯＲゲート５１とを含みうる。したがって、ランダマイザー４３とデランダマイザー４３’は、１つの回路または装置で構成することができる。実施例によって、ランダマイザー４３とデランダマイザー４３’は、互いに分離された回路または装置で構成することもできる。実施形態によって、ランダマイザー４３とデランダマイザー４３’は、同一の１つの回路または装置で、または相異なる２個の回路、または装置で構成することができる。また、デランダマイザー４３’は、ランダマイザー４３で使われたシードと同一のシードを使って、ランダムシーケンスＲＳを形成しうる。

デランダマイザー４３’に伝送されたハードデシジョンデータ、すなわち、ランダムデータＲＤは、ランダムシーケンス発生回路５０によって生成されたランダムシーケンスＲＳによって、ＸＯＲゲート５１によってオリジナルデータＯＤに変換されうる。デランダマイザー４３’は、ランダマイザー４３で使われた同一のランダムシーケンスを使うことができる。ランダマイザー４３とデランダマイザー４３’のそれぞれは、ランダムシーケンス発生回路５０とＸＯＲゲート５１とを含み、データの入出力方向が互いに異なりうる。

図５Ｃは、図５Ｂに示されたランダムシーケンス発生回路の他の実施例を示す。前述したように、ソフトデシジョンデータは、デランダマイザー４３’によってデランダマイズされる時、変形されうるので、これにより、信頼度の付加情報が歪曲されうる。

図４、図５Ｂ、及び図５Ｃを参照すると、ソフトデシジョンリード動作の間に、マイクロプロセッサ４１は、ランダムシーケンス発生回路５０のそれぞれの線形フィードバックシフトレジスタ（１〜ｍ）の初期値、すなわち、シードをいずれも０に作ることができる。したがって、ランダムシーケンス発生回路５０で生成されたシーケンス（ＲＳ）が、いずれも０（ａｌｌ ｚｅｒｏ）になることによって、ソフトデシジョンデータの変形は防止されうる。すなわち、ソフトデシジョンデータに対しては、デランダマイザー４３’によるデランダマイズが行われないことと同じ効果を有する。

図６は、図４のデランダマイザーの詳細なブロック図である。図６には、説明の便宜上、デランダマイザー４３’、マイクロプロセッサ４１、及びスイッチ（ｓｗｉｔｃｈ）６０がともに示されている。デランダマイザー４３’は、シーケンス発生回路５０とＸＯＲゲート５１とを含むが、実施例によって、ソフトデシジョンデータを出力する時、スイッチングされるスイッチ６０をさらに含みうる。例えば、スイッチ６０は、トランジスタ（ｔｒａｎｓｉｓｔｏｒ）として具現可能である。

マイクロプロセッサ４１は、ソフトデシジョンリード命令語を発生させる時、デランダマイザー４３’にソフトデシジョンリード命令語を伝送しうる。マイクロプロセッサ４１の制御によってソフトデシジョンデータが出力される時、ソフトデシジョンデータがデランダマイザー４３’に入力されずにバイパスされるように、スイッチ６０がスイッチングされるようにする。例えば、ソフトデシジョン命令語による動作が行われる時、スイッチ６０は、スイッチング信号、例えば、マイクロプロセッサ４１から出力されたスイッチング信号に応答して、ソフトデ−スジョンデータをバイパスすることができる。

マイクロプロセッサ４１の制御によって、ソフトデシジョン命令語がデランダマイザー４３’に供給され、一定時間が経った後にスイッチ６０がスイッチングされうる。また、ソフトデシジョンデータが出力される時、特定信号をスイッチ６０に供給して、スイッチ６０がスイッチングされるようにできる。スイッチ６０がスイッチングされることによって、デランダマイザー４３’を迂回してバイパスされたソフトデシジョンデータは、変形されずにバス４４を通じてＥＣＣデコーダ４２’に入力されうる。

図７は、図４の不揮発性メモリ装置のブロック図である。不揮発性メモリ装置３０は、フラッシュメモリ装置、例えば、ＮＡＮＤフラッシュメモリ装置として具現可能である。

図７を参照すると、フラッシュメモリ装置３０は、複数のワードライン（ｗｏｒｄ ｌｉｎｅｓ；Ｗ／Ｌ）と複数のビットライン（ｂｉｔ ｌｉｎｅｓ；Ｂ／Ｌ）との間に接続された複数のメモリセルを含むメモリセルアレイ３４、ローデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）３３、電圧発生器３２、入出力パッド（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｐａｄ）３８、入出力バッファ３７、ランダムデータインターフェース（ｒａｎｄｏｍ ｄａｔａ ｉｎｔｅｒｆａｃｅ）３６、ページバッファ３５、及びコントロールロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）３１を含みうる。

メモリセルアレイ３４は、複数のワードラインＷ／Ｌと複数のビットラインＢ／Ｌとを含み、各メモリセルは、１ビットデータまたはＭ（Ｍは、２以上の自然数）ビットデータを保存することができる。前記各メモリセルは、フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）または電荷トラップ（ｔｒａｐ）層のような電荷保存層を有するメモリセルまたは可変抵抗素子を有するメモリセルとして具現可能である。メモリセルアレイ３４は、単層アレイ構造（ｓｉｎｇｌｅ−ｌａｙｅｒ ａｒｒａｙ ｓｔｒｕｃｔｕｒｅ；または、２次元アレイ構造）または多層アレイ構造（ｍｕｌｔｉ−ｌａｙｅｒ ａｒｒａｙｓｔｒｕｃｔｕｒｅ；または、３次元アレイ構造）を有するように具現可能である。

回路、ロジック、コード、またはこれらの組合わせとして具現可能なコントロールロジック３１は、フラッシュメモリ装置３０の動作を全般的に制御する。外部から命令語ＣＭＤが入力されれば、コントロールロジック３１は、命令語ＣＭＤを解析し、フラッシュメモリ装置３０が解析された命令語による動作、例えば、プログラム動作、リード動作、またはイレーズ動作を行うようにフラッシュメモリ装置３０を制御することができる。

ローデコーダ３３は、コントロールロジック３１によって制御され、ローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）によってメモリセルアレイ３４に具現された複数のワードラインのうちの少なくとも１つのワードラインを駆動する。電圧発生器３２は、コントロールロジック３１の制御によって、プログラム動作、リード動作、またはイレーズ動作に必要な少なくとも１つの電圧を生成させ、該生成された少なくとも１つの電圧をローデコーダ３３によって選択された少なくとも１つのワードラインに供給する。ページバッファ３５は、コントロールロジック３１によって制御され、動作モード、例えば、リード動作またはプログラム動作によって、感知増幅器として、またはライトドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作することができる。

例えば、リード動作の間に、ページバッファ３５は、選択された少なくとも１つのワードラインと少なくとも１つのビットラインとの間に接続された少なくとも１つのメモリセルからリードされたデータを感知する感知増幅器として動作する。プログラム動作の間に、ページバッファ３５は、プログラムデータを選択された少なくとも１つのワードラインと少なくとも１つのビットラインとの間に接続された少なくとも１つのメモリセルにライト（ｗｒｉｔｅ）するためのライトドライバーとして動作する。ページバッファ３５は、複数の単位ページバッファを含み、前記複数の単位ページバッファのそれぞれは、少なくとも１つのビットラインに連結されている。したがって、ページバッファ３５は、プログラム動作またはリード動作の間に、プログラムデータまたはリードデータを保存することができる。

入出力パッド（または、入出力回路）３８、入出力バッファ３７は、外部装置、例えば、ホストと不揮発性メモリ装置３０との間で送受信するデータの入出力経路になりうる。

ランダムデータインターフェース３６は、図５Ａに示されたランダマイザー４３と同様に、プログラム動作の間に、外部から入力されたオリジナルデータＯＤをランダムデータＲＤにランダマイズすることができる。また、ランダムデータインターフェース３６は、図５Ｂに示されたデランダマイザー４３’と同様に、リード動作の間に、リードされたランダムデータＲＤをオリジナルデータＯＤにデランダマイズすることができる。

ランダムデータインターフェース３６は、コントロールロジック３１によって制御され、図５Ａ、図５Ｂ、または図６に示したように、ランダムシーケンス発生回路５０とＸＯＲゲート５１とを含みうる。ランダムシーケンス発生回路５０は、コントロールロジック３１に制御によって、ランダムシーケンスＲＳを順次に発生する。ランダムデータインターフェース３６は、コントロールロジック３１の制御によって、ランダムシーケンスＲＳと入力されたデータ（ＯＤまたはＲＤ）とをＸＯＲ演算して、ランダムデータＲＤまたはオリジナルデータＯＤを生成することができる。このように生成されたランダムデータは、コントロールロジック３１の制御によって、ページバッファ３５にローディング（ｌｏａｄｉｎｇ）されうる。

フラッシュメモリ装置３０がリード命令語に応答して、メモリセルアレイ３４にプログラムされたランダムデータをリードする場合は、次の通りである。

前述したように、前記リード命令語は、メモリセルアレイ３４に保存されたデータにオン状態またはオフ状態と判断して、リードするためのハードデシジョンリード命令語（例えば、第１リード命令語）と、ハードデシジョンリードデータに信頼度を付け加える情報をリードするためのソフトデシジョンリード命令語（例えば、第２リード命令語）とを含む。

ハードデシジョンデータは、ランダムデータインターフェース３６によってランダムデータからオリジナルデータに復元される、すなわち、デランダマイズ（ｒａｎｄｏｍｉｚｅ）される過程を通さなければならない。図５Ｂに示したように、ランダムシーケンスＲＳとランダムデータＲＤ、すなわち、ハードデシジョンデータに対してＸＯＲ演算が行われることによって、ランダムデータＲＤは、オリジナルデータＯＤにデランダマイズされる。しかし、ソフトデシジョンデータは、ランダムデータインターフェース３６によって変形されうる。したがって、変形されたソフトデシジョンデータは、ハードデシジョンデータに付け加われた信頼度の情報を変更させることができる。これについては後述する。

図８は、図７のランダムデータインターフェース部分の詳細なブロック図である。図５Ａから図６を参照して説明したように、ランダムデータインターフェース（ｒａｎｄｏｍｄａｔａ ｉｎｔｅｒｆａｃｅ）３６は、コントロールロジック３１の制御を受け、ランダムシーケンス発生回路５０及びＸＯＲゲート５１を含みうる。プログラム動作の間に、入力バッファ３７−１を通じてオリジナルデータＯＤがランダムデータインターフェース３６に入力され、ＸＯＲゲート５１は、ランダムシーケンス発生回路５０によって発生したランダムシーケンスＲＳと入力バッファ３７−１を通じて入力されたオリジナルデータＯＤとをＸＯＲ演算して、ランダムデータＲＤを生成させる。該生成されたランダムデータＲＤは、ページバッファ３５にローディングされ、メモリセルアレイ３４にプログラムされる。

メモリセルアレイ３４にプログラムされたデータをリードするリード動作の間に、ページバッファ３５は、ハードデシジョンリード動作（例えば、第１リード動作）を通じて前記リード動作の対象となったメモリセルの状態がオンであるか、またはオフであるかを感知して、前記メモリセルにプログラムされたデータが、データ１であるか、またはデータ０であるかを区分することができる。

感知されたランダムデータは、ランダムデータインターフェース３６に伝送することができる。ランダムデータインターフェース３６のＸＯＲゲート５１は、ページバッファ３５から出力されたランダムデータＲＤとランダムシーケンス発生回路５０から出力されたランダムシーケンスＲＳとをＸＯＲ演算して、ランダムデータＲＤをオリジナルデータＯＤに復元、すなわち、デランダマイズすることができる。

しかし、ソフトデシジョンリード動作（例えば、第２リード動作）の間に出力されるソフトデシジョンデータは、ランダムインターフェース３６によってデランダマイズされる時、信頼度の情報が変形されうる。したがって、ソフトデシジョンデータが出力される時、コントロールロジック３１の制御によって、スイッチ８３は、前記ソフトデシジョンデータがＸＯＲゲート５１’に伝送されないように、前記ソフトデシジョンデータを出力バッファ３７−２にバイパスする。

図９は、図７のページバッファの詳細なブロック図である。図７から図９を参照すると、ページバッファ３５は、少なくとも１つのラッチ９０−１〜９０−４を含みうる。図９には、例示的に、４個のラッチ（ｌａｔｃｈｅｓ）９０−１〜９０−４が示されたが、これに限定されるものではない。４個のラッチ９０−１〜９０−４のそれぞれは、電気的に互いに連結されている。第１ラッチ９０−１は、メモリセルのデータを感知する感知ラッチになり、第２ラッチ９０−２は、特定１ビットデータを保存することができる第１データラッチになりうる。第３ラッチ９０−３は、また他の特定１ビットデータを保存することができる第２データラッチになり、第４ラッチ９０−４は、入力データ、または出力されるデータをラッチするラッチになりうる。

ページバッファ３５は、コントロールロジック３１の制御によって、４個のラッチ９０−１、９０−２、９０−３、及び９０−４の組合わせを通じてＸＮＯＲ演算やＸＯＲ演算を行うことができる。

例えば、図２に示したように、第１ソフトデシジョン値（２−２）が、第１データラッチ９０−２に保存されていて、第２ソフトデシジョン値（２−３）が、第２データラッチ９０−３に保存されているならば、コントロールロジック３１の制御によって、第１データラッチ９０−２に保存された値と第２データラッチ９０−３に保存された値は、ＸＮＯＲ演算を通じてソフトデシジョンデータ（２−４）として出力されうる。

また、第１ラッチ９０−１に外部から入力されたデータが保存され、第２ラッチ９０−２にランダムデータが保存されていれば、コントロールロジック３１の制御によって、第１データラッチ９０−１に保存された値と第２データラッチ９０−３に保存された値は、ＸＯＲ演算を通じてランダムデータとして出力されうる。ランダムデータを復元する過程も、これと同一であり得る。

図１０は、本発明の他の実施例によるメモリ装置のブロック図である。図４に示された不揮発性メモリ装置３０の他の実施例である不揮発性メモリ装置３０ａは、コントロールロジック３１、ランダムシーケンス発生回路５０、選択信号に応答して、データＤＡＴＡＩＮとランダムシーケンスＲＳとをページバッファ３５に選択的に伝達するマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）９１、及びデータＤＡＴＡ ＩＮとランダムシーケンスＲＳとに対してＸＯＲ演算を行うページバッファ３５を含みうる。

ランダムシーケンス発生回路５０は、不揮発性メモリ装置３０ａのコントロールロジック３１によって制御される。コントロールロジック３１の制御によって、ランダムシーケンス発生回路５０は、ランダムシーケンスＲＳを発生させ、該発生したランダムシーケンスＲＳをマルチプレクサ９１に伝送しうる。前述したように、ランダムシーケンス発生回路５０は、バイナリランダムシーケンス（ｂｉｎａｒｙ ｒａｎｄｏｍ ｓｅｑｕｅｎｃｅ）を形成しうるが、これに限定されるものではない。

マルチプレクサ９１は、ランダムシーケンス発生回路５０、データ移動経路である入力バッファ３７−１、及びページバッファ３５に連結されうる。マルチプレクサ９１は、コントロールロジック３１から出力された選択信号によって動作することができる。マルチプレクサ９１は、入力バッファ３７−１から出力されたデータＤＡＴＡ ＩＮをページバッファ３５に伝達（または、ローディング（ｌｏａｄｉｎｇ））させることができる。ランダムシーケンス発生回路５０から出力されたランダムシーケンスＲＳは、マルチプレクサ９１によってページバッファ３５に伝達（または、ローディング）されうる。

すなわち、プログラム動作遂行時に、ページバッファ３５は、マルチプレクサ９１を通じて入力バッファ３７−１から出力されたデータＤＡＴＡ ＩＮを受信し、ランダムシーケンスＲＳを受信することができる。ページバッファ３５は、データＤＡＴＡ ＩＮを保存する少なくとも１つのラッチとランダムシーケンスＲＳを保存する少なくとも１つのラッチとを含みうる。

ページバッファ３５の構成については、図９で既に説明した通りである。ページバッファ３５は、コントロールロジック３１の制御によって、データＤＡＴＡ ＩＮ及びランダムシーケンスＲＳに対するＸＯＲ演算を行い、データＤＡＴＡ ＩＮをランダム化（ｒａｎｄｏｍｉｚｉｎｇ）できる。したがって、ページバッファ３５は、ランダムデータを保存するラッチをさらに含みうる。

プログラム動作と同様に、データリード動作時に、ページバッファ３５のＸＯＲ演算は、リード動作時にも行われる。ページバッファ３５でランダムデータが感知増幅される間に、マルチプレクサ９１は、ページバッファ３５にランダムシーケンスＲＳを伝達することができる。ランダムデータに対する感知動作及び増幅動作が完了すれば、ページバッファ３５は、コントロールロジック３１の制御によって、感知増幅されたランダムデータＤＡＴＡ ＯＵＴ及びランダムシーケンスＲＳに対するＸＯＲ演算を行うことができる。

ページバッファ３５は、ランダムデータ（ｒａｎｄｏｍ ｄａｔａ）をデランダマイズして、オリジナルデータを復元することができる。すなわち、ランダムデータに対する感知が完了すれば、コントロールロジック３１は、ページバッファ３５に保存された感知されたランダムデータとランダムシーケンスに対してＸＯＲ演算を行うようにページバッファ３５を制御する。前述したように、メモリセルアレイ３４からリードされたランダムデータ、すなわち、ハードデシジョンデータは、リード動作の間に、ランダムシーケンスＲＳとＸＯＲ演算を通じてオリジナルデータに復元、すなわち、デランダマイズされうる。しかし、ランダムデータ、すなわち、ソフトデシジョンデータは、デランダマイズされる時、信頼度を付け加える情報が変形されうる。

図１０を参照すると、ソフトデシジョンデータ出力時には、コントロールロジック３１の制御によって、マルチプレクサ９１は、ランダムシーケンスＲＳをページバッファ３５に伝送しない。したがって、ソフトデシジョンデータは、変形されずに出力されうる。または、ランダムシーケンスＲＳがページバッファ３５にローディングされた場合、ソフトデシジョンデータが出力される間に、コントロールロジック３１は、ページバッファ３５を制御して、ランダムシーケンスＲＳとソフトデシジョンデータＤＡＴＡ ＯＵＴとがＸＯＲ演算されないように、複数のラッチ９０−１〜９０−４のそれぞれを制御することができる。

図２を参照すると、最初のソフトデシジョンリード値（２−２）と二番目のソフトデシジョン値（２−３）は、ＸＮＯＲ演算を通じてソフトデシジョンデータ（２−４）として形成される。最初のソフトデシジョン値（２−２）と二番目のソフトデシジョン値（２−３）のそれぞれに対してＸＯＲ演算が先に行われる。そして、最初のソフトデシジョン値（２−２）と二番目のソフトデシジョン値（２−３）とに対してＸＮＯＲ演算が行われれば、ソフトデシジョンデータ（２−４）は変形されない。

図１１は、本発明の他の実施例によるメモリシステムのブロック図である。図１１を参照すると、メモリシステム１０ａは、コントローラ４０と不揮発性メモリ装置３０とを含みうる。コントローラ４０は、マイクロプロセッサ４１、ＥＣＣエンコーダ４２、ＥＣＣデコーダ４２’、ランダマイザーユニット４３、デランダマイザーユニット４３’、及び命令語発生器４５を含みうる。マイクロプロセッサ４１は、メモリシステム１０ａの動作を全般的に制御することができる。ランダマイザーユニット４３とデランダマイザーユニット４３’のそれぞれは、図４に示されたランダマイザー４３とデランダマイザー４３’のそれぞれと実質的に同一である。

ＥＣＣエンコーダ４２及びＥＣＣデコーダ４２’は、図４に示されたＥＣＣエンコーダ４２及びＥＣＣデコーダ４２’と同一である。命令語発生器４５は、マイクロプロセッサ４１から出力された命令語を受信して、これを解析し、該解析結果によって、不揮発性メモリ装置３０、例えば、ＮＡＮＤフラッシュメモリ装置３０の動作に適した命令語を発生させうる。命令語発生器４５は、発生した命令語をＮＡＮＤフラッシュメモリ装置３０に供給することができる。

不揮発性メモリ装置３０は、メモリセルアレイ３４、コントロールロジック３１、ローデコーダ３３、入出力バッファ３８、ランダムシーケンス発生回路５０、ページバッファ３５を含みうる。メモリセルアレイ３４は、複数のブロックを含み、前記複数のブロックのそれぞれは、複数のページを含む。プログラム動作またはリード動作は、ページ単位で行われ、イレーズ動作は、ブロック単位で行われる。

コントロールロジック３１、ローデコーダ３３、ページバッファ３５、ランダムシーケンス発生回路５０、及び入出力回路５０の構成と動作は、図８ないし図１０を参照して説明した通りである。

図４、図６、及び図１１を参照すると、コントローラ４０内のランダマイザーユニット４３の内部にランダムシーケンス発生回路５０が具現可能であり、不揮発性メモリ装置３０内にランダムシーケンス発生回路５０が具現可能である。

すなわち、実施例によって、ランダマイザーユニット４３は、コントローラ４０の内部に、または不揮発性メモリ装置３０の内部に具現可能である。実施例によって、ランダマイザーユニット４３またはデランダマイザーユニット４３’は、コントローラ４０と不揮発性メモリ装置３０とのうち何れか１つに、またはいずれもに具現可能である。コントローラ４０内にランダムシーケンス発生回路が具現される時、前記ランダムシーケンス発生回路は、不揮発性メモリ装置３０内のランダムシーケンス発生回路５０よりさらに多い個数の線形フィードバックシフトレジスタを含みうる。したがって、コントローラ４０の内部に具現されたランダマイザーユニット４３によって形成されたランダムシーケンスは、不揮発性メモリ装置３０に具現されたランダマイザーによって形成されたランダムシーケンスより長い周期（ｌｏｎｇ ｔｅｒｍ）を有しうる。

不揮発性メモリ装置３０は、多様な形態のパッケージ（ｐａｃｋａｇｅ）を用いて実装されうる。例えば、本発明による不揮発性メモリ装置３０、及び／またはコントローラ４０は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、ＰｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、ＳｈｒｉｎｋＳｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）のようなパッケージを用いて実装されうる。

図１２は、本発明の一実施例によるデータプログラム動作のフローチャートである。図１ないし図１２を参照すると、マイクロプロセッサ４１の制御によって、コントローラ４０は、不揮発性メモリ装置３０にプログラム命令語を供給することができる（ステップＳ１１）。コントローラ４０は、例えば、ホストから出力され、メモリセルアレイ３４にプログラムされるデータを受信することができる（ステップＳ１２）。ＥＣＣエンコーダ４２は、プログラムされるデータをＥＣＣエンコーディング（ｅｎｃｏｄｉｎｇ）して、該エンコードされたデータをランダマイザー４３に送ることができる（ステップＳ１３）。ランダマイザー４３は、プログラムされるデータをランダムシーケンスを用いてランダムデータにランダマイズすることができる（ステップＳ１４）。

ランダムデータを作る過程は、図４から図１１を参照して説明した通りである。コントローラ４０は、ランダムデータを不揮発性メモリ装置３０に提供することができる。そして、不揮発性メモリ装置３０は、コントロールロジック３０の制御によってランダムデータをメモリセルアレイ３４にプログラムすることができる（ステップＳ１５）。ランダムデータをメモリ装置３０のメモリアレイ３４にプログラムした後、プログラム動作は終了しうる（ステップＳ１６）。

図１３は、本発明の一実施例によるデータリード動作のフローチャートである。図１から図１１、及び図１３を参照すると、マイクロプロセッサ４１の制御によって、コントローラ４０は、不揮発性メモリ装置３０にリード命令語を供給することができる（ステップＳ２１）。コントローラ４０は、ハードデシジョンリード命令語を不揮発性メモリ装置３０に供給することができる。コントローラ４０は、前記ハードデシジョンリード命令語によって、メモリセルアレイ３４からリードされたランダムデータ、例えば、ハードデシジョンデータを受信することができる。

デランダマイザー４３は、ランダムシーケンスを用いてランダムデータ、例えば、ハードデシジョンデータをデランダマイズし、該デランダマイズされたデータをＥＣＣデコーダ４２’に伝送しうる（ステップＳ２２）。ハードデシジョン命令語が供給された後、コントローラ４０は、ソフトデシジョン命令語を不揮発性メモリ装置３０に供給することができる（ステップＳ２３）。前記ソフトデシジョン命令語が不揮発性メモリ装置３０に供給されない場合、コントローラ４０は、Ｓ２２段階でデランダマイズされたデータをＥＣＣデコーダ４２’に伝送して、ＥＣＣデコーディングを行い、エラービットを訂正することができる（ステップＳ２５）。

マイクロプロセッサ４１の制御によって、コントローラ４０が不揮発性メモリ装置３０にソフトデシジョン命令語を供給する場合、コントローラ４０は、ソフトデシジョンデータを不揮発性メモリ装置３０から受信することができる。前述したように、ソフトデシジョンデータは、不揮発性メモリ装置３０にプログラムされたデータではなく、ハードデシジョンデータに信頼度を付け加えるデータである。したがって、再びソフトデシジョンデータに対しては、デランダマイジングを行わず、ＥＣＣデコーダ４２’に前記ソフトデシジョンデータをそのまま伝送しなければならない。

したがって、デランダマイズされていないソフトデシジョンデータが、ＥＣＣデコーダ４２’に伝送することができる（ステップＳ２４）。ＥＣＣデコーディング時に、復元されたハードデシジョンデータ（例えば、デランダマイズされたデータ）とデランダマイザーにならないソフトデシジョンデータとを使ってエラー訂正が行われる（ステップＳ２５）。ＥＣＣデコーディング（ｄｅｃｏｄｉｎｇ）が完了になれば、リードデータがホストに出力され、リード動作が終了しうる（ステップＳ２６）。ＥＣＣエンコーダ４２とＥＣＣデコーダ４２’は、ＬＤＰＣ、ＢＣＨコード（ｃｏｄｅ）、ターボコード（ｔｕｒｂｏ ｃｏｄｅ）、リードソロモンコード（Ｒｅｅｄ Ｓｏｌｏｍｏｎ ｃｏｄｅ）、コンボリューションコード（ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ）、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ−ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）などのコーデッドモジュレーション（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使ってエラー訂正ができ、これに限定されるものではない。

図１４は、本発明の実施例による不揮発性メモリ装置を含む電子装置のブロック図である。図１４を参照すると、携帯電話（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、またはタブレット（ｔａｂｌｅｔ）ＰＣのような電子装置１００は、フラッシュメモリ装置として具現可能な不揮発性メモリ装置３０と、不揮発性メモリ装置３０の動作を制御することができるメモリコントローラ４０とを含みうる。
不揮発性メモリ装置３０は、プログラム動作またはリード動作時に、データをランダマイジング（ｒａｎｄｏｍｉｚｉｎｇ）またはデランダマイジング（ｄｅｒａｎｄｏｍｉｚｉｎｇ）ができる。メモリコントローラ４０は、電子装置１００の全般的な動作を制御するプロセッサ１１０によって制御される。

不揮発性メモリ装置３０に保存されたデータは、プロセッサ１１０の制御によって動作するメモリコントローラ４０の制御によって、ディスプレイ（ｄｉｓｐｌａｙ）１３０を通じてディスプレイされる。

無線送受信器１２０は、アンテナ（ａｎｔｅｎｎａ）を通じて無線信号を送受信することができる。例えば、無線送受信器１２０は、アンテナを通じて受信された無線信号をプロセッサ１１０が処理することができる信号に変換することができる。したがって、プロセッサ１１０は、無線送受信器１２０から出力された信号を処理し、該処理された信号をメモリコントローラ４０を通じて不揮発性メモリ装置３０に保存するか、またはディスプレイ１３０を通じてディスプレイすることができる。無線送受信器１２０は、プロセッサ１１０から出力された信号を無線信号に変換し、該変換された無線信号をアンテナを通じて外部に出力することができる。

入力装置１４０は、プロセッサ１１０の動作を制御するための制御信号またはプロセッサ１１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボード（ｋｅｙｂｏａｒｄ）として具現可能である。プロセッサ１１０は、不揮発性メモリ装置３０から出力されたデータ、無線送受信器１２０から出力された無線信号、または入力装置１４０から出力されたデータが、ディスプレイ１３０を通じてディスプレイされるように、ディスプレイ１３０を制御することができる。

図１４には、プロセッサ１１０とメモリコントローラ４０とが互いに独立したチップ（ｃｈｉｐ）として具現された例を示したが、メモリコントローラ４０は、プロセッサ１１０の一部として具現可能である。

図１５は、本発明の他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図１５を参照すると、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ラップトップコンピュータ（ｌａｐｔｏｐ ｃｏｍｐｕｔｅｒ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＭＰ３プレーヤー（ｐｌａｙｅｒ）、またはＭＰ４プレーヤーのようなデータ処理装置として具現可能な電子装置２００は、フラッシュメモリ装置のような不揮発性メモリ装置３０と、不揮発性メモリ装置３０の動作を制御することができるメモリコントローラ４０とを含む。

電子装置２００は、電子装置２００の全般的な動作を制御するためのプロセッサ２１０を含みうる。メモリコントローラ４０は、プロセッサ２１０によって制御される。プロセッサ２１０は、入力装置２２０によって発生した入力信号によって、不揮発性メモリ装置３０に保存されたデータをディスプレイ２３０を通じてディスプレイすることができる。例えば、入力装置２２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。図１５には、プロセッサ２１０とメモリコントローラ４０とが互いに独立したチップとして具現された例を示したが、メモリコントローラ４０は、プロセッサ２１０の一部として具現可能である。

図１６は、本発明のまた他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図１６を参照すると、電子装置３００は、カードインターフェース（ｃａｒｄ ｉｎｔｅｒｆａｃｅ）３１０、メモリコントローラ３２０、及び不揮発性メモリ装置３０、例えば、フラッシュメモリ装置を含む。

電子装置３００は、カードインターフェース３１０を通じてホストＨＯＳＴとデータを送受信することができる。実施例によって、カードインターフェース３１０は、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（ｍｕｌｔｉ−ｍｅｄｉａ ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。カードインターフェース３１０は、電子装置３００と通信することができるホストＨＯＳＴの通信プロトコル（ｐｒｏｔｏｃｏｌ）によって、ホストＨＯＳＴとメモリコントローラ３２０との間でデータ交換をインターフェース（ｉｎｔｅｒｆａｃｅ）できる。

メモリコントローラ３２０は、電子装置３００の全般的な動作を制御し、カードインターフェース３１０と不揮発性メモリ装置３０との間でデータの交換を制御することができる。また、メモリコントローラ３２０のバッファメモリ３２５は、カードインターフェース３１０と不揮発性メモリ装置３０との間で送受信するデータをバッファリング（ｂｕｆｆｅｒｉｎｇ）できる。メモリコントローラ３２０は、データバス（ｄａｔａ ｂｕｓ）ＤＡＴＡ及びアドレスバス（ａｄｄｒｅｓｓ ｂｕｓ）ＡＤＤＲＥＳＳを通じてカードインターフェース３１０と不揮発性メモリ３０と接続される。実施例によって、メモリコントローラ３２０は、カードインターフェース３１０からリードまたはライトしようとするデータのアドレスをアドレスバスＡＤＤＲＥＳＳを通じて受信し、これを不揮発性メモリ装置３０に伝送する。

また、メモリコントローラ３２０は、カードインターフェース３１０または不揮発性メモリ装置３０のそれぞれに接続されたデータバスＤＡＴＡを通じてリードまたはライトしようとするデータを受信するか、伝送する。実施例によって、図１６に示されたメモリコントローラ３２０は、図４に示されたメモリコントローラ４０と同一または類似した機能を行うことができる。

したがって、メモリコントローラ３２０は、リード動作の間に、ハードデシジョンデータをランダム化以前のデータに復元させることができる。そして、ソフトデシジョンデータは、デランダマイザーを迂回してバイパスさせ、データが変形にならないようにできる。不揮発性メモリ装置３０には、各種のデータが保存される。実施例によって、不揮発性メモリ装置３０でリード動作とライト動作とが同時に行われる。この際、リード動作が行われる不揮発性メモリ装置３０のメモリセルアレイとライト動作が行われる不揮発性メモリ３０のメモリセルアレイのそれぞれは、互いに異なりうる。

図１６の電子装置３００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア（ｃｏｎｓｏｌｅ ｖｉｄｅｏ ｇａｍｅ ｈａｒｄｗａｒｅ）、またはデジタルセットトップボックス（ｄｉｇｉｔａｌ ｓｅｔ−ｔｏｐ ｂｏｘ）のようなホストＨＯＳＴに接続される時、ホストＨＯＳＴは、カードインターフェース３１０とメモリコントローラ３２０とを通じて不揮発性メモリ装置３０に保存されたデータを送受信することができる。

図１７は、本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図１７を参照すると、電子装置４００は、カードインターフェース４１０、メモリコントローラ４２０、及び不揮発性メモリ装置３０、例えば、フラッシュメモリを含む。

電子装置４００は、カードインターフェース４１０を通じてホストＨＯＳＴとデータ通信を行うことができる。実施例によって、カードインターフェース４１０は、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードインターフェース（ｃａｒｄ ｉｎｔｅｒｆａｃｅ）またはＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。カードインターフェース４１０は、電子装置４００と通信することができるホストＨＯＳＴの通信プロトコルによって、ホストＨＯＳＴとメモリコントローラ４２０との間でデータ通信を行うことができる。

メモリコントローラ４２０は、電子装置４００の全般的な動作を制御し、カードインターフェース４１０と不揮発性メモリ装置３０との間でデータの交換を制御することができる。また、メモリコントローラ４２０に含まれたバッファメモリ４２５は、電子装置４００の全般的な動作を制御するために、各種のデータを保存することができる。メモリコントローラ４２０は、データバスＤＡＴＡ及びロジカルアドレスバス（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ ｂｕｓ）ＬＯＧＩＣＡＬ ＡＤＤＲＥＳＳを通じてカードインターフェース４１０と不揮発性メモリ３０と接続されうる。

実施例によって、メモリコントローラ４２０は、カードインターフェース４１０からリードデータまたはライトデータのアドレスをロジカルアドレスバスＬＯＧＩＣＡＬ ＡＤＤＲＥＳＳを通じて受信し、フィジカルアドレスバス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｂｕｓ）ＰＨＹＳＩＣＡＬ ＡＤＤＲＥＳＳを通じて不揮発性メモリ３０に伝達することができる。

また、メモリコントローラ４２０は、カードインターフェース４１０または不揮発性メモリ３０のそれぞれに接続されたデータバスＤＡＴＡを通じてリードデータまたはライトデータを受信するか、伝送しうる。メモリコントローラ４２０は、図４に示されたメモリコントローラ４０と同一または類似した機能を行うことができる。したがって、メモリコントローラ４２０は、リード動作の間に、ハードデシジョンデータをランダム化以前のデータに復元させることができる。そして、ソフトデシジョンデータは、デランダマイザーを迂回してバイパスさせ、データが変形にならないようにできる。

そして、電子装置４００のメモリコントローラ４２０は、バッファメモリ４２５内にアドレス変換テーブル（Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｔａｂｌｅ）４２６を含みうる。前記アドレス変換テーブル４２６には、外部から入力されたロジカルアドレスと不揮発性メモリ３０にアクセス（ａｃｃｅｓｓ）するためのロジカルアドレスとが含まれうる。ライト動作時に、メモリコントローラ４２０は、任意のフィジカルアドレスに新たなデータをライトし、前記アドレス変換テーブルをアップデート（ｕｐ−ｄａｔｅ）することができる。

メモリコントローラ４２０は、アドレス変換テーブル４２６からライト動作が行われるデータのフィジカルアドレスを参照することによって、ライト動作と並行してリード動作を行うフィジカルアドレスを選択することができる。

メモリコントローラ４２０は、前記ライト動作と前記リード動作とを並行し、前記ライト動作と前記リード動作とによって、アドレス変換テーブル４２６をアップデートすることができる。したがって、電子装置４００の動作時間は短縮されうる。

図１７の電子装置４００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストＨＯＳＴに接続される時、ホストＨＯＳＴは、カードインターフェース４１０とメモリコントローラ４２０とを通じて不揮発性メモリ３０に保存されたデータを送受信することができる。

図１８は、本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図１８を参照すると、電子装置５００は、フラッシュメモリ装置のような不揮発性メモリ装置３０、不揮発性メモリ装置３０のデータ処理動作を制御するためのメモリコントローラ４０、及び電子装置５００の全般的な動作を制御することができるプロセッサ５１０を含む。電子装置５００のイメージセンサー５２０は、光学信号をデジタル（ｄｉｇｉｔａｌ）信号に変換し、該変換されたデジタル信号は、プロセッサ５１０の制御下で不揮発性メモリ装置３０に保存されるか、またはディスプレイ（ｄｉｓｐｌａｙ）５３０を通じてディスプレイされる。また、不揮発性メモリ装置３０に保存されたデジタル信号は、プロセッサ５１０の制御下でディスプレイ５３０を通じてディスプレイされる。

図１９は、本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図１９を参照すると、電子装置６００は、フラッシュメモリ装置のような不揮発性メモリ装置３０、不揮発性メモリ装置３０の動作を制御するためのメモリコントローラ４０、及び電子装置６００の全般的な動作を制御することができるＣＰＵ６１０を含む。

電子装置６００は、ＣＰＵ６１０の動作メモリ（ｏｐｅｒａｔｉｏｎ ｍｅｍｏｒｙ）として使われるメモリ６５０を含む。メモリ６５０は、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）のような不揮発性メモリ、またはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）のような揮発性メモリとして具現可能である。

電子装置６００に接続されたホストＨＯＳＴは、メモリコントローラ４０とホストインターフェース６４０とを通じて不揮発性メモリ装置３０とデータを送受信することができる。この際、メモリコントローラ４０は、メモリインターフェース、例えば、フラッシュメモリインターフェースの機能を行うことができる。メモリコントローラ４０は、図４に示されたメモリコントローラ４０と同一または類似した機能を行うことができる。したがって、メモリコントローラ４０は、リード動作の間に、ハードデシジョンデータをランダム化以前のデータに復元させることができる。そして、ソフトデシジョンデータは、デランダマイザーを迂回してバイパスさせ、データが変形にならないようにできる。実施例によって、電子装置６００は、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）ユニット６３０をさらに含みうる。

ＥＣＣユニット６３０は、図４のＥＣＣエンコーダ４２とＥＣＣデコーダ４２’とを含みうる。ＣＰＵ６１０の制御によって動作するＥＣＣブロック６３０は、メモリコントローラ４０を通じて不揮発性メモリ装置３０からリードされたデータに含まれたエラーを検出して訂正することができる。

ＣＰＵ６１０は、バス６０１を通じてメモリコントローラ４０、ＥＣＣブロック６３０、ホストインターフェース６４０、及びメモリ６５０の間でデータの交換を制御することができる。電子装置６００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリドライブまたはメモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などとして具現可能である。

図２０は、本発明のさらに他の実施例による不揮発性メモリ装置を含む電子装置のブロック図を示す。図２０を参照すると、電子装置７００は、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）のようなデータ保存装置として具現可能である。

電子装置７００は、複数個の不揮発性メモリ装置３０−１〜３０−ｊと、複数個の不揮発性メモリ装置３０−１〜３０−ｊのそれぞれのデータ処理動作を制御することができるメモリコントローラ４０とを含みうる。電子装置７００は、メモリシステムまたはメモリモジュールとして具現可能である。実施例によって、メモリコントローラ７１０は、電子装置７００の内部または外部に具現可能である。

図２１は、図２０に示された電子装置を含むデータ処理システムのブロック図を示す。図２０と図２１とを参照すると、ＲＡＩＤ（ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｉｓｋｓ）システムとして具現可能なデータ保存装置８００は、ＲＡＩＤコントローラ８１０と、複数個のメモリシステム７００−１〜７００−ｎ（ｎは、自然数）とを含みうる。

複数個のメモリシステム７００−１〜７００−ｎのそれぞれは、図２０に示された電子装置７００であり得る。複数個のメモリシステム７００−１〜７００−ｎは、ＲＡＩＤアレイを構成することができる。データ保存装置８００は、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）またはＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）として具現可能である。

プログラム動作の間に、ＲＡＩＤコントローラ８１０は、ホストから出力されたプログラムデータを、複数個のＲＡＩＤレベルのうちから前記ホストから出力されたＲＡＩＤレベル情報に基づいて選択された何れか１つのＲＡＩＤレベルによって、複数個のメモリシステム７００−１〜７００−ｎのうちの何れか１つのメモリシステムに出力することができる。

また、リード動作の間に、ＲＡＩＤコントローラ８１０は、複数個のＲＡＩＤレベルのうちから前記ホストから出力されたＲＡＩＤレベル情報に基づいて選択された何れか１つのＲＡＩＤレベルによって、複数個のメモリシステム７００−１〜７００−ｎのうちの何れか１つのメモリシステムからリードされたデータを前記ホストに伝送しうる。

本発明は、不揮発性メモリ装置とコントローラとに利用されうる。

１０：メモリシステム
３０：不揮発性メモリ装置
３１：コントロールロジック
３２：電圧発生器
３３：ローデコーダ
３４：メモリセルアレイ
４０：コントローラ
４３：ランダマイザー
４３’：デランダマイザー
５０：ランダムシーケンス発生回路

Claims (12)

1. プログラムデータ（ｐｒｏｇｒａｍ ｄａｔａ）を保存するメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）と、
   ハードデシジョンリード（ｈａｒｄ ｄｅｃｉｓｉｏｎ ｒｅａｄ）電圧及び少なくとも１つ以上のソフトデシジョンリード（ｓｏｆｔ ｄｅｃｉｓｉｏｎ ｒｅａｄ）電圧を発生させる電圧発生回路と、
   ランダムシーケンス（ｒａｎｄｏｍ ｓｅｑｕｅｎｃｅ）を発生させるランダムシーケンス発生回路と、
   ビットライン（ｂｉｔ ｌｉｎｅ）を通じて前記メモリセルアレイと連結され、前記ランダムシーケンスと前記ハードデシジョンリード電圧供給によってリード（ｒｅａｄ）されたハードデシジョンデータと、前記ソフトデシジョンリード電圧供給によってリードされたソフトデシジョンデータを保存する少なくとも１つのラッチ（ｌａｔｃｈ）とを含むページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）と、
   前記プログラムデータ及び前記ランダムシーケンスを前記ページバッファに選択的に伝達するマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）回路と、
   前記ランダムシーケンス発生回路、前記ページバッファ、及び前記マルチプレクサ回路を制御するコントロールロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）と、を含み、
   前記コントロールロジックの制御によって、前記ページバッファは、前記ランダムシーケンスを使って、前記ハードデシジョンデータをデランダマイジング（ｄｅ−ｒａｎｄｏｍｉｚｉｎｇ）し、前記ソフトデシジョンデータは、デランダマイジングしない不揮発性メモリ装置。
2. リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記マルチプレクサ回路は、前記ランダムシーケンスを前記ページバッファに伝送しない請求項１に記載の不揮発性メモリ装置。
3. 前記ランダムシーケンス発生回路は、初期値を保存するＬＦＳＲ（ｌｉｎｅａｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を含む請求項１に記載の不揮発性メモリ装置。
4. リードされたデータが、前記ソフトデシジョンデータである場合、前記コントロールロジックの制御によって、前記ランダムシーケンス発生回路の初期値を０に初期化して、前記ランダムシーケンスを０に形成する請求項１に記載の不揮発性メモリ装置。
5. 前記ハードデシジョンデータは、前記メモリセルアレイに保存されたデータとしてランダムデータである請求項１に記載の不揮発性メモリ装置。
6. 前記ソフトデシジョンデータは、前記ハードデシジョンデータの信頼度を表わす請求項１に記載の不揮発性メモリ装置。
7. 中央処理装置（ＣＰＵ）から出力された第１リード命令語を不揮発性メモリ装置に供給する段階と、
   前記第１リード命令語に応答して、前記不揮発性メモリ装置から出力された第１データを受信し、該受信された第１データをデランダマイジングする段階と、
   前記中央処理装置から出力された第２リード命令語を前記不揮発性メモリ装置に供給する段階と、
   前記第２リード命令語に応答して、前記不揮発性メモリ装置から出力された第２データを受信し、該受信された第２データを使って、前記デランダマイズされた第１データをＥＣＣデコーディング（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ ｄｅｃｏｄｉｎｇ）する段階と、
   を含むメモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）の動作方法。
8. 前記第１リード命令語は、前記不揮発性メモリ装置に保存された前記第１データをリードするハードデシジョンリード命令語（ｈａｒｄ ｄｅｃｉｓｉｏｎ ｒｅａｄ ｃｏｍｍａｎｄ）である請求項７に記載のメモリコントローラの動作方法。
9. 前記第２リード命令語は、前記第１データに信頼度を付け加える情報である前記第２データをリードするためのソフトデシジョン（ｓｏｆｔ ｄｅｃｉｓｉｏｎ）リード命令語である請求項７に記載のメモリコントローラの動作方法。
10. 前記ソフトデシジョンリード命令語供給時に、前記メモリコントローラは、前記第２データをデランダマイジングしない請求項９に記載のメモリコントローラの動作方法。
11. 前記デコーディングする段階は、ＬＤＰＣコード（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ ｃｏｄｅ）を使う請求項７に記載のメモリコントローラの動作方法。
12. 中央処理装置（ＣＰＵ）と、
    前記中央処理装置の制御によって供給されたハードデシジョン命令語（ｈａｒｄ ｄｅｃｉｓｉｏｎ ｃｏｍｍａｎｄ）に応答して、不揮発性メモリ装置からリードされたハードデシジョンデータをランダムシーケンスを用いてデランダマイズ（ｄｅ−ｒａｎｄｏｍｉｚｅ）し、該デランダマイズされたデータを出力するデランダマイザー（ｄｅ−ｒａｎｄｏｍｉｚｅｒ）と、を含み、
    前記デランダマイズは、前記ランダムシーケンスを発生させるランダムシーケンス発生回路と、前記ランダムシーケンスと前記ハードデシジョンデータとをＸＯＲ演算して、前記デランダマイズされたデータを出力するＸＯＲゲートとを含み、
    前記ランダムシーケンス発生回路は、初期値を有する複数の線形フィードバックシフトレジスタ（Ｌｉｎｅａｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒｓ）を含み、前記中央処理装置の制御によって供給されたソフトデシジョン命令語に応答して、前記不揮発性メモリ装置から出力されたソフトデシジョンデータを処理する時、前記複数の線形フィードバックシフトレジスタのそれぞれの初期値が０に初期化されることによって、前記ランダムシーケンス発生回路は、０である前記ランダムシーケンスを発生させるコントローラ。

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