CN105679365A - 半导体存储器操作方法 - Google Patents

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Abstract

一种半导体存储器操作方法，包括：对操作地址数据进行随机化以得到随机码；将随机码与原始数据进行组合逻辑运算得到随机化数据，或者将随机化数据与随机码进行组合逻辑运算得到去随机化数据；保存随机化数据，或者输出去随机化数据。依照本发明的半导体存储器操作方法，采用组合逻辑或非迭代式时序逻辑构成随机序列产生单元，编解码过程无需等待特定周期，缩减了操作时间，提高了芯片性能。

Description

半导体存储器操作方法
技术领域
本发明涉及一种非易失性存储器操作方法，特别是涉及一种NAND闪存器的操作方法。
背景技术
非易失性存储设备包括快闪存储器、阻抗可变存储设备等。快闪存储器可以被分为NAND快闪存储器和NOR快闪存储器。NOR快闪存储器的结构特点是它的存储单元被并行连接到位线。这种并行连接方式允许随机地访问NOR快闪存储器的存储单元。相反，NAND快闪存储器的结构特点是它的存储单元被串行地连接到位线。就是说，NAND快闪存储器中的存储单元被连接到一个存储单元串中，因此仅仅需要一个与位线的连接接头。因此，NAND快闪存储器可以被非常高密度地集成。
对于NAND快闪存储器中一串单元，已编程的背景图样会对待编程升压(Boost)单元产生影响。对于串单元，态的集中分布会导致漏向负载变化，从而引起读电路误差。NAND快闪存储器存储单元编程态分布不均匀，引起某些单元损耗过大，直至单元失效。页读取单元存储数据时，串单元上特定阈值电压分布会导致SCSL噪声。对块数据进行随机化处理，可以有效降低上述效应的影响，提高芯片性能。
图1A所示为一种现有技术的存储器结构100，进一步包括页面缓冲电路120、译码器电路130、电压产生器电路140、包含通过/失败检查电路160的控制逻辑150、随机数据接口部件170、以及输入/输出缓冲电路180。其中通过/失败检查电路160可以被配置为独立于控制逻辑150。
图1B是进一步说明图1A的随机数据接口170的框图。随机数据接口170包括地址缓冲器171、随机序列产生器172、第一和第二异或(XOR)门173a和173b、第一复用器174、第一和第二奇/偶锁存器175a和175b、标记单元检查器176、复用控制器177、以及第二复用器178。地址缓冲器171被配置为接收与正常读命令时一起从外部被提供的地址(例如，页面地址)，然后将所接收地址作为种子发送给随机序列产生器172。
图1C是进一步说明图1B的随机序列产生器172的一种可能实施例的框图。随机序列产生器172包括多个(例如，10个触发器FF1到FF10)触发器和异或门G1，也即由线性反馈移位寄存器LFSR组成了时序逻辑电路。随机序列产生器172可以根据种子和时钟信号来产生随机数据，并且将随机数据提供给图1B中的第一和第二异或门173a和173b。
图1D反映了图1C的随机化过程中LFSR地址与编码之间的对应关系。采用原方法对数据进行随机化，首先加载种子(Seed)数据到随机序列产生器172，然后该单元172每个周期进行移位异或等操作输出一个状态，即伪随机码。使用伪随机码对数据进行随机化编码(或解码)，例如S0对0x000地址对应的数据进行编码(或解码)。当读写操作的首地址为0地址且顺序操作时，LFSR每个周期输出对应随机码，依次完成对数据的编解码。
图1E为编程过程中LFSR地址与编码之间的对应关系。假设编程列起始地址为P，那么随机化操作必须获得对应的随机码Sp。对于LFSR结构，当前状态由前一状态运算获得，以此类推，必须等待随机序列从S0运算到Sp，消耗p个周期。对于Seed长度为N的单元，共有2N-1个随机状态，因此p＝Pmod(2N-1)。读操作等待的时钟周期与上述类似，降低系统效率。
图1F为非连续编程过程中LFSR地址与编码之间的对应关系。在非连续性编程页数据时，用户编程完列地址P对应的数据后，通过命令跳转到列地址Q开始编程，由于不能立即获得对应的随机码Sq，必须等待(q-p)mod(2N-1)个周期。非连续性读取数据的操作与之类似，等待随机序列单元产生随机码将消耗多个周期，增加操作总周期数，影响系统性能。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种能够有效减少存储器操作周期数从而提高芯片性能的半导体存储器操作方法。
为此，本发明提供了一种半导体存储器操作方法，包括：对操作地址数据进行随机化以得到随机码；将随机码与原始数据进行组合逻辑运算得到随机化数据，或者将随机化数据与随机码进行组合逻辑运算得到去随机化数据；保存随机化数据，或者输出去随机化数据。
其中，操作地址为块地址(BlockAddress)、页地址(PageAddress)、区地址(SessionAddress)、列地址(ColumnAddress)的任一种或其组合。
其中，随机化通过采用有限域四则运算、与逻辑、或逻辑、移位逻辑、位宽变换逻辑的任一种或其组合来实现。
其中，有限域四则运算包括仿射变换。
其中，随机化通过采用逻辑门实现、ROM查找表法的任一种或其组合实现。
其中，组合逻辑运算为与逻辑、或逻辑、非逻辑、异或逻辑、移位逻辑、位宽变换逻辑的任一种或其组合。
用硬件方式实现得到随机化数据，包括各类组合逻辑实现方法、非迭代式时序逻辑实现方法以及它们形成的复合结构。
依照本发明的半导体存储器操作方法，采用组合逻辑构成随机序列产生单元，编解码过程无需等待特定周期，缩减了操作时间，提高了芯片性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A至图1C为现有技术的半导体存储器结构框图；
图1D至图1F示出了现有技术中编解码过程中LFSR地址与编码之间的对应关系；
图2为依照本发明的快速随机码产生单元结构图；
图3示出了编码操作和读取操作的随机化过程中的编码模块具体结构；
图4和图5分别图形化示出了编码操作和读取操作的随机化过程；
图6和图7分别示出了依照本发明不同实施例的随机化操作。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了采用组合逻辑构成随机序列产生单元从而缩减操作时间、提高芯片性能的半导体存储器操作方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
如图2所示，示出了依照本发明的快速随机码产生单元结构图。本发明的存储器基本结构类似于图1A和图1B，区别主要在于优选地不采用图1C所示的时序逻辑产生随机序列。具体的，例如首先对页地址和列地址(图2中“页地址”和“列地址”方框逻辑上表示地址寄存器中的页地址和列地址，也可以物理地代表地址寄存器中页地址部分或称页地址寄存器、以及地址寄存器中列地址部分或称列地址寄存器)进行运算，由字产生模块得到待处理的字(word，通过将页地址的后M位与列地址的后N位拼接而成，例如页地址后3位在前、列地址后5位在后拼接为8位字)，其输出加载到编码(Encode)单元进行伪随机映射运算以输出码(Code)，该运算优选地由组合逻辑构成。由位宽变化单元对生成的码(Code)进行位宽变化，取出1bit数据，最后输出作为随机位编解码数据(图2中“随机位”方框可代表逻辑输出，也可以代表物理上的随机位输出缓冲器或寄存器)。
图3示出了编码操作和读取操作的随机化过程中的编码模块具体结构。在编码过程中，输入缓冲器接收原始数据，缓冲过的原始数据送至选择器(多路选择器，例如二选一)的一个输入端，操作地址通过地址寄存器器送至随机码产生器或者编码单元，编码单元的输出与输入缓冲器的输出进行组合逻辑(例如异或运算)之后送至选择器的另一个输入端，选择器在随机选择信号的控制下将输出送至页缓冲器，从而将外部信息写入存储器中。在解码也即读取过程中，页缓冲器数据送至选择器的一个输入端，操作地址通过地址缓冲器送至随机码产生器或者编码单元，编码单元的输出与输入缓冲器的输出进行组合逻辑(例如异或运算)之后送至选择器的另一个输入端，选择器在随机选择信号的控制下将输出送至输出缓冲器，从而将存储器所存储的信息读出到外部电路。
具体的，操作地址可以采用块地址(BlockAddress)、页地址(PageAddress)、区地址(SessionAddress)、列地址(ColumnAddress)或者它们形成的复合结构(不局限于8位地址)，也即图2中“页地址”和“列地址”方框可以替换为“块地址”、“区地址”等地址寄存器中的其他逻辑地址或部分地址寄存器。随机码产生器或者编码单元的映射编码算法可以采用有限域四则运算、与逻辑、或逻辑、移位逻辑、位宽变换逻辑等等各类组合逻辑或者它们形成的复合结构；映射编码实现方式可以采用逻辑门实现、ROM查表法的任一种实现等或者它们形成的复合方式。随机位的组合逻辑运算可以通过对随机码进行与逻辑、或逻辑、非逻辑、异或逻辑、移位逻辑、位宽变换逻辑等等各类组合逻辑或者它们的复合逻辑。
其中，通过采用组合逻辑构成随机序列产生单元，在任意位置的读写操作时，可以即时提供所需随机码，系统无需等待特定周期至随机序列单元产生对应随机码，执行随机化编解码过程。由于Word的数据来源，包含了页地址和列地址，因此可以实现存储器中串和页两个维度的随机化分布。由此，该方法是提高芯片性能的有效途径。
图4和图5分别图形化显示了编码操作和读取操作的随机化过程。其中图4为编码操作，将均衡分布(例如左侧全为白色“0”右侧全为黑色“1”)的原始数据与非均匀分布的随机位(由图2、图3中的随机码发生器或编码单元产生)进行例如异或等组合逻辑运算，得到了随机化数据。图5为解码/读取操作，通过页面缓冲器从存储器读取已经随机化的数据，与随机位进行异或等组合逻辑运算，最终输出了均衡分布(例如左侧全为白色“0”右侧全为“1”)的去随机化数据。
参照图1E，以编程操作为例，假设编程列起始地址为P。由于本方法产生随机码与前一状态无关，只需要输入当前页地址和列地址，进行伪随机映射运算，即可获得当前所需的随机状态Sp。读操作与之类似，无需等待随机序列单元执行特定周期，因此较少了操作周期数，提高了系统性能。
参照图1F，在非连续性编程页数据时，用户编程完列地址P对应的数据后，通过命令跳转到列地址Q开始编程。采用本方法进行随机化数据，只需要将Q对应的页地址和列地址以组合逻辑的结构完成伪随机映射，产生随机码Sq并完成编解码。非连续行读取数据的操作与之类似，无需等待随机序列单元产生随机码消耗多个周期，从而减少操作总周期数，提升系统性能。
如图6所示，为依照本发明第一实施例的随机化操作，也即随机码的具体产生过程。其中，由地址缓冲器获得页地址和行地址，分别取页地址的后3位和列地址的后5位拼接组成成为位宽8位的字Word，其中，MSB为最高位、LSB为最低位。然后由编码单元也即随机码产生器产生8位宽的随机码Code。其中，编码单元采用伽罗华域GF(2)的仿射变换操作，涉及有限域的乘法和加法运算，具体每位的变换如右图运算矩阵所示。随机位可以直接取Code末位，即b’0。该算法采用组合逻辑的方式实现。
如图7所示位依照本发明第二实施例的随机化操作。本实例如图左所示，Word位宽设定为8位，分别取页地址的后3位和列地址的后5位拼接组成，经过Encode伪随机映射单元输出8位位宽的随机码Code。Encode单元采用Lookuptable(查找表)的方式实现，首先将深度为256、宽度为8bit的查找表存入系统中；在运行过程中，以Word作为寻址值，取出对应随机码。随机位可以直接取Code末位，即b’0。该方式采用面积换速度的方法，消耗一定的资源提升系统速度。
虽然本发明以上各具体实施例针对了NAND闪存结构，但是也可以应用于其他存储结构体系，例如NOR闪存、或者单位存储单元(SLC)或多位存储单元(MLC、TLC、QLC)等。
此外，虽然本申请以上技术方案着重强调了采用组合逻辑的硬件方式实现伪随机映射编码，但是用硬件方式实现得到随机化数据实际上也可以包括各类组合逻辑实现方法、非迭代式时序逻辑实现方法以及它们形成的复合结构。
依照本发明的半导体存储器操作方法，采用组合逻辑构成随机序列产生单元，编解码过程无需等待特定周期，缩减了操作时间，提高了芯片性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (7)

1.一种半导体存储器操作方法，包括：
对操作地址数据进行随机化以得到随机码；
将随机码与原始数据进行组合逻辑运算得到随机化数据，或者将随机化数据与随机码进行组合逻辑运算得到去随机化数据；
保存随机化数据，或者输出去随机化数据。
2.如权利要求1的方法，其中，操作地址为块地址(BlockAddress)、页地址(PageAddress)、区地址(SessionAddress)、列地址(ColumnAddress)的任一种或其组合。
3.如权利要求1的方法，其中，随机化通过采用有限域四则运算、与逻辑、或逻辑、移位逻辑、位宽变换逻辑、非迭代式时序逻辑的任一种或其组合来实现。
4.如权利要求3的方法，其中，有限域四则运算包括仿射变换。
5.如权利要求3的方法，其中，随机化通过采用逻辑门实现、ROM查找表法的任一种或其组合实现。
6.如权利要求1的方法，其中，组合逻辑运算为与逻辑、或逻辑、非逻辑、异或逻辑、移位逻辑、位宽变换逻辑的任一种或其组合。
7.如权利要求1的方法，其中，用硬件方式实现得到随机化数据，包括各类组合逻辑实现方法、非迭代式时序逻辑实现方法以及它们形成的复合结构。
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