CN111312310B - 相位电荷共享 - Google Patents

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Abstract

本申请涉及相位电荷共享。描述用于相位电荷共享的方法、系统和装置。在一些存储器系统或存储器装置中，一或多个解码器可用于偏置存储器裸片的存取线。所述解码器可经由短接装置在所述解码器的第一导电线与所述解码器的第二导电线之间传送电压或电流。传送所述电压或电流可作为操作(例如，激活或预充电操作)的一部分或与所述操作结合执行以存取所述存储器裸片的一或多个存储器单元。在一些实例中，所述解码器可经由短接装置在解码器的相关联于第一刷新活动的第一导电线与所述解码器的相关联于第二刷新活动的第二导电线之间传送电压或电流。

Description

相位电荷共享
交叉参考
本申请要求Rehmeyer等人在2018年12月11日提交的标题为“相位电荷共享减少(PHASE CHARGE SHARING REDUCTION)”的第16/216,894号美国专利申请的优先权，所述美国专利申请转让给本受让人且以全文引用的方式明确地并入本文中。
技术领域
技术领域涉及相位电荷共享。
背景技术
以下大体上涉及包含至少一个存储器装置的系统，且更确切地说涉及相位电荷共享。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置最常存储通常由逻辑1或逻辑0表示的两个状态中的一个。在其它装置中，可以存储多于两个状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。即使在没有外部电源的情况下，例如FeRAM的非易失性存储器也可以长时间保持其所存储逻辑状态。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间推移而丢失其存储的状态。
在一些情况下，可通过一或多个解码器(例如，行解码器、列解码器)控制对存储器单元的存取。一或多个解码器可经配置以将信号应用于与存储器单元相关联的存取线。
发明内容
在一些实例中，方法可包含将第一信号应用于动态随机存取存储器(DRAM)阵列的存储体内的行解码器的第一导电线及将第二信号应用于DRAM阵列的存储体内的行解码器的第二导电线，至少部分地基于来第一信号应用于第一导电线且将第二信号应用于第二导电线而耦合行解码器的第一导电线与行解码器的第二导电线，至少部分地基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压，至少部分地基于在DRAM阵列的存储体内的行解码器的第一导电线与行解码器的第二导电线之间传送电压而打开或关闭DRAM阵列的存储体内的一或多行。
在一些实例中，方法可包含将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线，至少部分地基于将第一信号应用于行解码器的第一导电线而打开或关闭DRAM阵列的存储体内的第一行集，至少部分地基于将第一信号应用于行解码器的第一导电线而耦合第一导电线与行解码器的第二导电线，至少部分地基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压，至少部分地基于在第一导电线与第二导电线之间传送电压而将第一信号应用于行解码器的第二导电线，及基于将第一信号应用于行解码器的第二导电线而打开或关闭DRAM阵列的存储体内的第二行集。
在一些实例中，设备可包含包括以下的DRAM阵列：存取线，其与存储器单元耦合，行解码器，其用于存取DRAM阵列的存储体，所述行解码器经配置以将第一信号应用于存取线作为与DRAM阵列相关联的第一操作的部分或第二操作的部分。行解码器可包含：第一导电线，其用于携载第二信号作为第一操作的部分或携载第三信号作为第二操作的部分；第二导电线，其用于携载第三信号作为第一操作的部分或携载第二信号作为第二操作的部分；及装置，其用于耦合第一导电线与第二导电线以在第一导电线与第二导电线之间传送电压作为第二操作的部分。
在一些实例中，设备可包含包括以下的DRAM阵列：第一存取线，其与第一存储器单元耦合；及第二存取线，其与第二存储器单元耦合；及行解码器，其用于存取DRAM阵列的存储体，所述行解码器经配置以将信号应用于第一存取线及第二存取线作为第一操作及第二操作的部分。行解码器可包含：第一导电线，其用于携载第一信号作为与第一存储器单元相关联的第一操作的部分；第二导电线，其用于携载第一信号作为与第二存储器单元相关联的第二操作的部分；及装置，其用于在执行与第二存储器单元相关联的第二操作之前耦合第一导电线与第二导电线。
附图说明
参看以下图式描述本公开的实例：
图1说明用于操作存储器装置的系统的实例，所述存储器装置支持如本文中所公开的相位电荷共享。
图2说明支持如本文中所公开的相位电荷共享的实例存储器裸片。
图3说明支持如本文中所公开的相位电荷共享的解码器电路的实例。
图4说明支持如本文中所公开的相位电荷共享的驱动器配置的实例。
图5A及5B说明支持如本文中所公开的相位电荷共享的时序图的实例。
图6A及6B说明支持如本文中所公开的相位电荷共享的驱动器配置的实例。
图7说明支持如本文中所公开的相位电荷共享的时序图的实例。
图8说明支持如本文中所公开的相位电荷共享的框图。
图9到12说明示出用于如本文中所公开的相位电荷共享的一或多个方法的流程图。
具体实施方式
存储器装置可使用解码器来偏置存储器裸片的存取线以存取所述存储器裸片的存储器单元。当对存储器裸片执行不同操作的部分时，解码器中的导电线可偏置到不同电压电平。可能有利的是在解码器的这些导电线之间共享电荷或电压以消耗较少功率或减少操作所需的时间或操作之间的时间。
在一些存储器装置中，可在解码器的第一导电线与解码器的第二导电线之间传送电压。在一些情况下，可在相关联于FX驱动器的导电线(被称作相位(FX)线)与相关联于FXF驱动器的导电线(被称作相位条(FXF)线)之间传送电压。举例来说，可在FX线与FXF线之间传送电压作为单元存取操作(例如，IDD0)的部分。在一些情况下，可在相关联于第一FX驱动器的FX线与相关联于第二FX驱动器的FX线之间传送电压。举例来说，可在第一FX驱动器的FX线与第二FX驱动器的FX线之间传送电压作为存储器刷新操作(例如，IDD5B)的部分。另外或替代地。可在相关联于第一FXF驱动器的FXF线与相关联于第二FXF驱动器的FXF线之间传送电压。一般来说，在第一导电线与第二导电线之间传送的电压可与在两个导电线之间交换电荷相关联。
在一些情况下，短路装置(例如，晶体管)可使FX线及FXF线短接。当每一导电线处于不同电压下时，使两个导电线短接可能够实现两个导电线之间的电压传送(或电荷交换)。在一些情况下，使两个导电线短接可能够实现用于在每一导电线上生成电压的电源电流或峰值脉冲电流的减少。
下文在图1的上下文中在示范性系统层级处进一步描述上文所介绍的本公开的特征。随后在图2到7的上下文中描述驱动器配置及时序图的特定实例。参考图8的设备图以及图9到12的流程图进一步说明及描述本公开的这些和其它特征，所述设备图描述与控制器有关的各种组件，所述流程图涉及用于如本文中所描述的相位电荷共享的一或多个方法。
图1说明根据本文中所公开的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110和耦合外部存储器控制器105与存储器装置110的多个信道115。系统100可包含一或多个存储器装置，但为易于描述，一或多个存储器装置可被描述为单个存储器装置110。
系统100可包含电子装置的各方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置等等的实例。存储器装置110可以是经配置以存储用于系统100的一或多个其它组件的数据的系统组件。在一些实例中，系统100经配置以用于使用基站或存取点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型通信(machine-type communication，MTC)、机器对机器(machine-to-machine，M2M)通信或装置对装置(device-to-device，D2D)通信。
系统100的至少部分可以是主机装置的实例。这种主机装置可为将存储器用于执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、图形处理单元(graphics processing unit，GPU)、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、某一其它固定或便携式电子装置等等。在一些情况下，主机装置可以指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况下，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100是图形卡。
在一些情况下，存储器装置110可以是独立的装置或组件，其经配置以与系统100的其它组件通信，并提供系统100可使用或引用的物理存储器地址/空间。在一些实例中，存储器装置110可为可配置的以与至少一或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可为可操作的以支持用以调制信号的调制方案、用于传达信号的不同引脚设计、系统100和存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令和同步、时序惯例及/或其它因素。
存储器装置110可经配置以存储用于系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属类装置(例如，对系统100通过外部存储器控制器105提供的命令作出响应和执行所述命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含一或多个支持用于数据存储的所需或指定容量的存储器裸片160(例如存储器芯片)。包含两个或更多个存储器裸片的存储器装置110可被称作多裸片存储器或封装(也被称作多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(basic input/outputsystem，BIOS)组件125、一或多个外围组件130和输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此电子通信。
处理器120可经配置以控制系统100的至少部分。处理器120可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可以是这些类型的组件的组合。在这些情况下，处理器120可以是中央处理单元(CPU)、GPU、通用GPU(GPGPU)或芯片上系统(SoC)的实例，以及其它实例。
BIOS组件125可以是包含操作为固件的BIOS的软件组件，其可初始化且运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件(例如外围组件130、I/O控制器135等)之间的数据流动。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可为任何输入装置或输出装置，或用于这类装置的接口，其可集成到系统100中或与系统100集成在一起。实例可以包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡插槽，例如外围组件互连(peripheral component interconnect，PCI)或加速图形端口(accelerated graphics port，AGP)插槽。外围组件130可为所属领域的技术人员理解为外围装置的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成在一起的外围设备。在一些状况下，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。此可包含用户接口或与其它装置介接或在其它装置之间。在一些情况下，输入145可为经由一或多个外围组件130与系统100介接的外围设备，或可由I/O控制器135管理。
输出150可以表示在系统100外部的装置或信号，其经配置以从系统100或其任何组件接收输出。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等等。在一些情况下，输出150可以是经由一或多个外围组件130与系统100介接的外围设备，或可以由I/O控制器135管理。
系统100的组件可由经设计以执行其功能的通用或专用电路构成。这可包含经配置以执行本文中所描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160。每一存储器裸片160可以包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，网格)，其中每一存储器单元经配置以存储至少一位数字数据。参考图2更详细地描述存储器阵列170和/或存储器单元的特征。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。例如，2D存储器装置可以包含单个存储器裸片160。3D存储器装置可以包含两个或更多个存储器裸片160(例如存储器裸片160-a、存储器裸片160-b和/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠在彼此之上。在一些情况下，3D存储器装置中的存储器裸片160-N可称为叠组、层级、层或裸片。3D存储器装置可包含任何数量的堆叠存储器裸片160-N(例如，二连、三连、四连、五连、六连、七连、八连)。与单个2D存储器装置相比，这可以增加可以定位在衬底上的存储器单元的数量，这继而可以降低生产成本或提高存储器阵列的性能，或这两者。在一些3D存储器装置中，不同叠组可共享至少一个共同存取线以使得一些叠组可共享字线、数字线和/或板线中的至少一者。
一或多个存储器裸片160可各自含有解码器(例如，行解码器及列解码器)。解码器可接收地址，且随后，激活一或多个存取线，其可能够存取一或多个存储器单元。解码器可包含一或多个FX驱动器及一或多个FXF驱动器，其可辅助对一或多个存储器单元执行操作。在一或多个存储器单元上的操作期间、之前和/或之后和/或在操作之间(例如，在存储器单元存取或存储器刷新操作期间)，FX驱动器的一或多个导电线可与FXF驱动器的一或多个导电线短接，FX驱动器的一或多个导电线可与另一FX驱动器的一或多个导电线短接，且FXF驱动器的一或多个导电线可与另一FXF驱动器的一或多个导电线短接。举例来说，这类短接可最小化与对一或多个存储器单元执行操作相关联的功率消耗。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令且可经配置以接收、发射或执行命令、数据或控制与存储器装置110有关的信息的硬件、固件和软件。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收写入命令或读取命令，所述写入命令指示存储器装置110应存储代表系统100的组件(例如，处理器120)的某些数据，所述读取命令指示存储器装置110应将存储在存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)。在一些情况下，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中所描述的存储器装置110的操作。包含在装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号和将信号发射到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等等。
本地存储器控制器165(例如，在存储器裸片160的本地)可经配置以控制存储器裸片160的操作。此外，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收和发射数据和/或命令)。本地存储器控制器165可支持装置存储器控制器155以控制如本文中所描述的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155通信，与其它本地存储器控制器165通信，或直接与外部存储器控制器105或处理器120通信。
外部存储器控制器105可经配置以实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据和/或命令的通信。外部存储器控制器105可以充当系统100的组件与存储器装置110之间的联络，使得系统100的组件可能不需要知道存储器装置的操作细节。系统100的组件可以向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可以转换或转化在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可以包含生成公共(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可以包含生成公共(源)数据时钟信号的公共数据时钟。
在一些状况下，外部存储器控制器105或系统100的其它组件或本文中所描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可以是由处理器120或系统100的其它组件实施的硬件、固件或软件或其某一组合。虽然外部存储器控制器105经描绘为在存储器装置110外部，但在一些情况下，外部存储器控制器105或如本文中所描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可以是由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。在一些情况下，外部存储器控制器105可以跨越处理器120和存储器装置110分布，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样，在一些情况下，本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可以在一些情况下由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。
系统100的组件可使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可使得能够在外部存储器控制器105与存储器装置110之间进行通信。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，信道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或衬垫及存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当信道的部分。
在一些情况下，端子的引脚或衬垫可为信道115的信号路径的部分。额外信号路径可与信道的端子耦合以在系统100的组件内路由信号。举例来说，存储器装置110可以包含将信号从信道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件内部的信号路径，例如在存储器裸片160内部的信号路径)。
信道115(和相关联的信号路径和端子)可专用于传达特定类型的信息。在一些情况下，信道115可为聚合信道，且因此可包含多个个别信道。举例来说，数据通道190可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。
在一些情况下，信道115可包含一或多个命令和地址(CA)信道186。CA信道186可经配置以在外部存储器控制器105与存储器装置110之间传达命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可以包含具有所需数据的地址的读取命令。在一些情况下，CA信道186可以寄存在上升时钟信号沿和/或下降时钟信号沿上。在一些情况下，CA信道186可包含八个或九个信号路径。
在一些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可经配置以在外部存储器控制器105与存储器装置110之间传达一或多个公共时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105与存储器装置110的动作。在一些情况下，时钟信号可为差分输出(例如，CK_t信号和CK_c信号)，并且CK信道188的信号路径可相应地予以配置。在一些情况下，时钟信号可以是单端的。在一些情况下，时钟信号可以是1.5GHz信号。CK信道188可包含任何数量的信号路径。在一些情况下，时钟信号CK(例如，CK_t信号和CK_c信号)可提供用于存储器装置110的命令和寻址操作或用于存储器装置110的其它全系统操作的定时参考。时钟信号CK可因此不同地被称作控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟产生，所述系统时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，信道115可包含一或多个数据(DQ)信道190。数据信道190可经配置以在外部存储器控制器105与存储器装置110之间传达数据及/或控制信息。举例来说，数据信道190可传达待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据信道190可传达使用多种不同调制方案(例如，NRZ、PAM4)调制的信号。
在一些情况下，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。
在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。虽然WCK中的‘W’在名义上可代表“写入”，但写入时钟信号WCK(例如，WCK_t信号和WCK_c信号)可提供通常用于存储器装置110的存取操作的定时参考(例如，用于读取和写入操作两者的定时参考)。因此，写入时钟信号WCK还可被称作数据时钟信号WCK。WCK信道可经配置以在外部存储器控制器105与存储器装置110之间传达公共数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105与存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如，WCK_t信号和WCK_c信号)，并且WCK信道的信号路径可相应地予以配置。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可由数据时钟产生，所述数据时钟可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，其它信道192可包含一或多个错误检测码(error detectioncode，EDC)信道。EDC信道可经配置以传达错误检测信号，例如校验和，以提高系统可靠性。EDC信道可包含任何数量的信号路径。
信道115可以使用各种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横开关、例如硅内插件的高密度内插件，或形成于有机衬底中的信道，或其某一组合。举例来说，在一些情况下，信号路径可以至少部分地包含高密度内插件，例如硅内插件或玻璃内插件。
经由信道115传达的信号可使用多种不同调制方案进行调制。在一些情况下，可以使用二进制符号(或二进制层级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可经配置以表示一个位的数字数据(例如符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于非归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号(例如，PAM2)的脉冲幅度调制(PAM)，等。
在一些情况下，可以使用多符号(或多级)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可经配置以表示多于一个位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM4、PAM8等、正交幅度调制(QAM)、正交相移键控(QPSK)等。多符号信号或PAM4信号可以是使用包含用以对多于一个位的信息进行编码的至少三个层级的调制方案来调制的信号。多符号调制方案及符号可替代地被称作非二进制、多位或高阶调制方案和符号。
图2说明根据本公开的各种实例的存储器裸片200的实例。存储器裸片200可以是参考图1所描述的存储器裸片160的实例。在一些状况下，存储器裸片200可被称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可以包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可以可编程以存储两个或更多个状态。举例来说，存储器单元205可经配置以每次存储一个位的数字逻辑(例如，逻辑0和逻辑1)。在一些情况下，单个存储器单元205(例如，多层级存储器单元)可经配置以每次存储多于一个位的数字逻辑(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可存储表示电容器中的可编程状态的电荷。DRAM架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件是可能的。举例来说，可采用非线性电介质材料。
可以通过激活或选择例如字线210和/或数字线215的存取线来对存储器单元205执行例如读取和写入的操作。在一些情况下，数字线215还可被称作位线。对存取线、字线和数字线或其类似物的引用可以互换，但不影响理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可包含布置成网格状图案的存取线(例如，字线210和数字线215)。存储器单元205可以定位在字线210与数字线215的相交点处。通过偏置字线210及数字线215(例如，将电压施加到字线210或数字线215)，可在其相交点处存取单个存储器单元205。
可通过行解码器220或列解码器225控制存取存储器单元205。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于所接收的行地址激活字线210(例如，打开字线210)。列解码器225可从本地存储器控制器260接收列地址且可基于所接收的列地址激活数字线215(例如，打开数字线215)。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210以及标记为DL_1到DL_N的多个数字线215，其中M和N取决于存储器阵列的大小。因此，通过激活字线210和数字线215，例如WL_1和DL_3，可存取其相交点处的存储器单元205。在二维或三维配置中的字线210和数字线215的相交点可称为存储器单元205的地址。在一些情况下，行解码器220和/或列解码器225可去激活字线210(例如，关闭字线210)和/或去激活数字线215(例如，关闭数字线215)。
在一些情况下，行解码器220和/或列解码器225可包含一或多个FX驱动器和/或一或多个FXF驱动器。在存储器单元操作期间、之前和/或之后和/或在存储器单元操作(例如，存储器单元存取或存储器刷新操作)之间，FX驱动器的一或多个导电线(例如，FX线)可与FXF驱动器的一或多个导电线(例如，FXF线)短接；FX驱动器的一或多个导电线可与另一FX驱动器的一或多个导电线短接；和/或FXF驱动器的一或多个导电线可与另一FXF驱动器的一或多个导电线短接。这类短接可由行解码器220和/或列解码器225内包含的一或多个短接装置(例如，一或多个晶体管)促进且可最小化与执行存储器单元操作相关联的功率。
存储器单元205可包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以是介电电容器或铁电电容器的实例。电容器230的第一节点可与开关组件235耦合，且电容器230的第二节点可与电压源240耦合。在一些状况下，电压源240可以是单元板参考电压，例如Vpl，或可接地，例如Vss。在一些情况下，电压源240可以是与板线驱动器耦合的板线的实例。开关组件235可以是选择性地建立或取消建立两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。
选择或撤销选择存储器单元205可通过激活或去激活开关组件235来实现。电容器230可以使用开关组件235与数字线215电子通信。举例来说，当去激活开关组件235时，电容器230可与数字线215隔离，且当激活开关组件235时，电容器230可与数字线215耦合。在一些情况下，开关组件235是晶体管且可通过对晶体管栅极施加电压来控制其操作，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况下，开关组件235可以是p型晶体管或n型晶体管。字线210可与开关组件235的栅极电子通信，且可基于施加到字线210的电压而激活/去激活开关组件235。
字线210可为与用于对存储器单元205执行存取操作的存储器单元205电子通信的导电线。在一些架构中，字线210可与存储器单元205的开关组件235的栅极电子通信，且可经配置以控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含开关组件。
数字线215可以是连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210和存储器单元205的开关组件235可经配置以耦合和/或隔离存储器单元205的电容器230和数字线215。在一些架构中，存储器单元205可以与数字线215进行(例如，持续的)电子通信。
感测组件245可经配置以检测存储在存储器单元205的电容器230上的状态(例如，电荷)，且基于所存储状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可能极小。因而，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可以在读取操作期间检测数字线215的电荷的小变化，且可以基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可将信号(例如，对电荷进行放电)输出到其对应的数字线215。信号可使数字线215的电压发生改变感测组件245可经配置以将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可以基于所述比较确定存储器单元205的所存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可以确定存储器单元205的所存储状态为逻辑1，且如果数字线215具有比参考信号250低的电压，那么感测组件245可以确定存储器单元205的所存储状态为逻辑0。感测组件245可以包含各种晶体管或放大器，以检测和放大信号中的差异。所检测到的存储器单元205的逻辑状态可作为输出255由列解码器225输出。在一些状况下，感测组件245可以是另一组件(例如，列解码器225、行解码器220)的部分。在一些情况下，感测组件245可与行解码器220或列解码器225电子通信。
本地存储器控制器260可以通过各种组件(例如，行解码器220、列解码器225和感测组件245)控制存储器单元205的操作。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225和感测组件245中的一或多者可以与本地存储器控制器260处于相同位置。本地存储器控制器260可经配置以从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令和/或数据，将命令和/或数据转化成存储器裸片200可使用的信息，对存储器裸片200执行一或多个操作，且响应于执行一或多个操作将数据从存储器裸片200传达到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可以产生行和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可以产生并控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可经调整或变化，并可针对操作存储器裸片200时论述的各种操作而不同。
在一些情况下，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所需逻辑状态。在一些情况下，可以在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可以识别将执行写入操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205(例如，目标存储器单元205的地址)电子通信的目标字线210和目标数字线215。本地存储器控制器260可以激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可以在写入操作期间将特定信号(例如，电压)施加到数字线215以在存储器单元205的电容器230中存储特定状态(例如，电荷)，所述特定状态(例如，电荷)可以指示所需逻辑状态。
在一些情况下，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储在存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器260可以识别将执行读取操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205(例如，目标存储器单元205的地址)电子通信的目标字线210和目标数字线215。本地存储器控制器260可以激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可以响应于偏置存取线而将信号传送到感测组件245。感测组件245可放大所述信号。本地存储器控制器260可起动感测组件245(例如，锁存感测组件)且由此比较从存储器单元205接收到的信号与参考信号250。基于所述比较，感测组件245可确定存储在存储器单元205上的逻辑状态。本地存储器控制器260可将存储在存储器单元205上的逻辑状态传达到外部存储器控制器105(或装置存储器控制器155)作为读取操作的部分。
在一些存储器架构中，存取存储器单元205可使存储在存储器单元205中的逻辑状态降级或毁坏。例如，在DRAM架构中执行的读取操作可以使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可以执行重写操作或刷新操作以将存储器单元恢复到其原始逻辑状态。本地存储器控制器260可以在读取操作之后将逻辑状态重写到目标存储器单元。在一些情况下，重写操作可视为读取操作的部分。另外，激活单个存取线(例如，字线210)可干扰存储在与所述存取线电子通信的一些存储器单元中的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。
图3参考图1和2说明支持如本文中所公开的相位电荷共享的解码器电路300的实例。在一些实例中，解码器电路300可实施系统100或存储器裸片200的各方面。举例来说，解码器电路300可表示解码器的各方面(例如，参考图1所描述的行解码器220或列解码器225)。解码器电路300可包含FXF驱动器305、FX驱动器310、FXF线315(例如，导电线)、FX线320(例如，导电线)、均衡晶体管325、第一存取驱动线晶体管330、第二存取驱动线晶体管335、第三存取驱动线晶体管340及存取驱动线345。
FXF驱动器305可经配置以将一或多个电压(例如，VCCP，其可为泵送共集电极电压，或VSS，其可为单个供电电压)输出到FXF线315。同时，FX驱动器310可经配置以将一或多个电压(例如，VCCP或VSS)输出到FX线320。在一些情况下，FXF驱动器305和FX驱动器310中的一者或两者可将其相应线(例如，FXF线315和FX线320)保持在浮动状态。在一些情况下，均衡晶体管325可经配置以耦合FXF线315与FX线320，其可实现FXF线315与FX线320之间的电荷交换和/或电压传送(例如，如果FXF线315和FX线320具有电位差)。在一些情况下，当FXF线315和/或FX线320保持在浮动状态时，FXF线315和FX线320可耦合。
第一存取驱动器晶体管330和/或第二存取驱动线晶体管335可经配置以耦合存取驱动线345与FX线320或电压源。在一些情况下，所述电压源(例如，供应负字线电压(VNWL)的电压源)可与第二存取驱动线晶体管335相关联。举例来说，如果主存取线信号(例如，ARMWLB)激活第一存取驱动线晶体管330(例如，如果ARMWLB低)，那么FX线320可向存取驱动线345供应电压(例如，VCCP)。在主存取线信号激活第二存取驱动线晶体管335(例如，如果ARMWLB高)的情况下，与第二存取驱动线晶体管335相关联的电压源可向存取驱动线345供应电压(例如，VNWL)。
第三存取驱动线晶体管340可经配置以基于施加到FXF线315的电压而将与第三存取驱动线晶体管340相关联的电压源耦合到存取驱动线345。举例来说，FXF线的电压(例如，通过FXF驱动器305供应到FXF线315的VCCP)可施加到第三存取驱动线晶体管340的栅极。可基于将电压施加到第三存取驱动线晶体管340的栅极而激活所述第三存取驱动线晶体管。在这些情况下，第三存取驱动线晶体管340可将与第三存取驱动线晶体管340相关联的电压源(例如，供应VNWL的电压源)与存取驱动线345耦合。在一些情况下，电压源VNWL可为接地或虚拟接地。替代地，施加到第三存取驱动线晶体管340的栅极的电压(例如，通过FXF驱动器305供应到FXF线315的VSS)可去激活第三存取驱动线晶体管340。在这些情况下，第三存取驱动线晶体管340可将与第三存取驱动线晶体管340相关联的电压源与存取驱动线345解耦。
在一些情况下，存取驱动线345可与存取驱动器(例如，子字线驱动器)电子通信，所述存取驱动器另外与存取线(例如，字线或数字线)耦合。在其它情况下，存取驱动线345可与存取线自身耦合。
在一些情况下，解码器电路300可执行激活操作。在激活操作中，FXF线315例如最初可处于高电压值(例如，VCCP)，且FX线320最初可处于为高电压值的补数的低电压值(例如，VSS)。此外，均衡晶体管325最初可处于去激活状态(例如，FXF线315可能并不与FX线320耦合)，且第三存取驱动线晶体管340可处于激活状态(例如，FXF线315上的高电压可激活第三存取驱动线晶体管340)。在启动激活操作后，FXF驱动器305和FX驱动器310即可分别将FXF线315和FX线320保持在浮动状态。在将FXF线315和FX线320保持在浮动状态之后，可激活均衡晶体管325(例如，经由SHR信号)，所述均衡晶体管可耦合FXF线315与FX线320。在FXF线315与FX线320耦合之后，FXF线315和FX线320可在一段时间内传送电压和/或交换电荷。由于传送电压和/或交换电荷，FX线320的电压可增加且FXF线315的电压可减小，或视具体情况反之亦然。
在FXF线315与FX线320之间传送电压或电荷之后，可去激活均衡晶体管325(例如，经由SHR信号)。FXF驱动器305和FX驱动器310可停止将FXF线315和FX线320保持在浮动状态，并且FXF驱动器305可输出低电压(例如，VSS)且FX驱动器310可输出高电压(例如，VCCP)。FXF线315和FX线320可分别稳定在高电压和低电压处。在减小FXF线315上的电压后，即可去激活第三存取驱动线晶体管340，所述第三存取驱动线晶体管可将与第三存取驱动线晶体管340相关联的电压源与存取驱动线345解耦。如果激活第一驱动存取线晶体管330(例如，如果ARMWLB处于低电压值)，那么可将高电压(例如，VCCP)施加到存取驱动线345。
在一些情况下，解码器电路300可执行预充电操作。在预充电操作中，FXF线315例如最初可处于低电压(例如，VSS)，且FX线320最初可处于为低电压的补数的高电压(例如，VCCP)。此外，均衡晶体管325可处于去激活状态(例如，FXF线315可能并不与FX线320耦合)，且第三存取驱动线晶体管340可处于去激活状态(例如，由于FXF线315处于低电压下)。在启动预充电操作后，FXF驱动器305和FX驱动器310即可分别将FXF线315和FX线320保持在浮动状态。在将FXF线315和FX线320保持在浮动状态之后，可激活均衡晶体管325(例如，经由SHR信号)，所述均衡晶体管可耦合FXF线315与FX线320。在FXF线315与FX线320耦合之后，FXF线315和FX线320可在一段时间内交换电荷。由于交换电荷，FX线320的电压可减小且FXF线315的电压可增加，或视具体情况反之亦然。
在FXF线315与FX线320之间传送电压或电荷之后，可去激活均衡晶体管325(例如，经由SHR信号)。FXF驱动器305及FX驱动器310可停止将FXF线315及FX线320保持在浮动状态且分别输出高电压值及低电压值。在FXF驱动器305将高电压施加到FXF线315且FX驱动器310将低电压施加到FX线320之后，FXF线315可增加到高电压且FX线320可减小到低电压。在将FXF线315增加到高电压后，第三存取驱动线晶体管340即可激活，其可将与第三存取驱动线晶体管340相关联的电压源耦合到存取驱动线345。在一些情况下，FX驱动器310可在FX线320与FXF线315交换电荷及/或传送电压之后将该FX线保持在浮动状态(例如，当与第三存取驱动线晶体管340相关联的电压源与存取驱动线345耦合时FX线320可保持在浮动状态)。在其它情况下，由FX驱动器310输出的低电压值可大致等于由与第三存取驱动线晶体管340相关联的电压源供应的电压。在一些情况下，激活操作可在预充电操作之后发生或反之亦然。
耦合FX线320与FXF线315可减少与执行一或多个存储器单元操作(例如，存储器单元存取操作或存储器刷新操作)相关联的功率消耗的量。单独操作(例如，激活操作及预充电操作)可与同一导电线(例如，FXF线315或FX线320)上的不同电压相关联。举例来说，在第一操作(例如，激活操作)期间在FX线320或FXF线315上的电压可分别与在第二操作(例如，预充电操作)期间在FX线320或FXF线315上的电压不同。此外，在第一操作的一部分期间在FX线320或FXF线315上的电压可分别大致与在第二操作的一部分期间在FXF线315或FX线320上的电压相同。在FX线320与FXF线315之间共享电荷(例如，经由均衡晶体管325)可减小FX线320与FXF线315之间的电位差，其可减少电荷的量或从FX驱动器310及/或FXF驱动器305供应的电流达到与存储器单元操作相关联的电压的持续时间。减少所供应的电荷量可减少功率消耗。此外，这类耦合可减少与执行存储器单元操作相关联的延时或误差。
图4说明支持如本文中所公开的相位电荷共享(例如，针对存储器单元存取操作，其可包含IDD0，及/或存储器刷新操作，其可包含IDD5B)的驱动器配置400的实例。在一些实例中，驱动器配置400可包含本文中参考图1到3所描述的一或多个组件。举例来说，驱动器配置400可包含：FXF驱动器305-a，其可为如参考图3所描述的FXF驱动器305的实例；FX驱动器310-a，其可为如参考图3所描述的FX驱动器310的实例；FXF线315-a，其可为如参考图3所描述的FXF线315的实例；FX线320-a，其可为如参考图3所描述的FX线320的实例；及均衡晶体管325-a，其可为如参考图3所描述的均衡晶体管325的实例。
FXF驱动器305-a可包含FXFDR低晶体管405、低浮动晶体管410-a、高浮动晶体管415-a及FXFDR高晶体管420。FXFDR低晶体管405可选择性地耦合(例如，经由FXFDR信号)第一电压源(例如，VCCP源)与低浮动晶体管410-a的端子。低浮动晶体管410-a可选择性地耦合(例如，经由FXFLT信号)FXFDR低晶体管405的端子与FXF线315-a及高浮动晶体管415-a的端子。高浮动晶体管415-a可选择性地耦合(例如，经由FXFLTF信号)FXFDR高晶体管420的端子与FXF线315-a及浮动晶体管410-a的端子。FXFDR高晶体管420可选择性地耦合(例如，经由FXFDR信号)第二电压源(例如，VSS源)与高浮动晶体管415-a的端子。在FXFDR低晶体管405及低浮动晶体管410-a两者都被激活的情况下，FXF驱动器305-a可输出与第一电压源相关联的电压。在高浮动晶体管415-a及FXFDR高晶体管420两者都被激活的情况下，FXF驱动器305-a可输出与第二电压源相关联的电压。
FX驱动器310-a可包含FXDR低晶体管425、低浮动晶体管410-b、高浮动晶体管415-b及FXDR高晶体管430。FXDR低晶体管425可选择性地耦合(例如，经由FXDR信号)第一电压源(例如，VCCP源)与低浮动晶体管410-b的端子。低浮动晶体管410-b可选择性地耦合(例如，经由FXFLT信号)FXDR低晶体管425与FX线320-a及高浮动晶体管415-b。高浮动晶体管415-b可选择性地耦合(例如，经由FXFLTF信号)FXDR高晶体管430与FX线320-a及低浮动晶体管410-b。FXDR高晶体管430可选择性地耦合(例如，FXDR信号)第二电压源(例如，VSS源)与高浮动晶体管415-b。在FXDR低晶体管425及低浮动晶体管410-b两者都被激活的情况下，FX驱动器310-a可输出与第一电压源相关联的电压。在高浮动晶体管415-b及FXDR高晶体管430两者都被激活的情况下，FX驱动器310-a可输出与第二电压源相关联的电压。
图5A说明支持如本文中所公开(例如，参考图1到4)的相位电荷共享(例如，对于存储器单元存取操作，其可包含IDD0，及/或存储器刷新操作，其可包含IDD5B)的时序图500-a。时序图500-a可说明与存储器单元的阵列相关联的激活操作。本文中所描述的用于激活操作的操作原理还可适用于其它操作。举例来说，操作原理中的至少一些可适用于读取操作、写入操作、刷新操作、预充电操作或其组合。时序图500-a展示与参考图4所描述的驱动器配置400的组件及节点相关联的各种电压电平(例如，随时间变化的电压信号)以说明执行激活操作。因此，时序图可说明本文中参考图1到4所描述的一或多个组件的操作。在图5A中使用的时间和电压尺度是出于说明的目的，且在一些情况下可能不必描绘特定值。
时序图包含操作(例如，激活操作)期间的解码器的一或多个导电线的电压的表示。举例来说，FXF 505-a(例如，FXF线315-a的电压)、FX 510-a(例如，FX线320-a的电压)、FXFLT 515-a(例如，施加到低浮动晶体管410-a的栅极及低浮动晶体管410-b的栅极的电压)、FXFLTF 520-a(施加到高浮动晶体管415-a的栅极及高浮动晶体管415-b的栅极的电压)、SHR 525-a(例如，施加到均衡晶体管325-a的栅极的电压)、FXFDR 530-a(例如，施加到FXFDR低晶体管405的栅极及FXFDR高晶体管420的栅极的电压)，及FXDR 535-a(例如，施加到FXDR低晶体管425的栅极及FXDR高晶体管430的栅极的电压)。
在T0处，解码器的组件最初可处于特定电压电平。举例来说，低浮动晶体管410-a、高浮动晶体管415-a及FXFDR低晶体管405可在作用中(例如，由于FXFLT 515-a处于低电压，FXFLTF 520-a处于高电压，且FXFDR 530-a处于低电压，分别地)。因此，激活第三存取驱动线晶体管340-a的电压(例如，高电压，例如VCCP)最初可施加到FXF线315-a(例如，由于低浮动晶体管410-a及FXFDR低晶体管405在FXF线315-a与相关联于FXF驱动器305-a的VCCP源之间提供路径)。此外，低浮动晶体管410-b、高浮动晶体管415-b及FXDR高晶体管430可在作用中或被激活(例如，由于FXFLT 515-a处于低电压，FXFLTF 520-a处于高电压，且FXDR 535-a处于高电压，分别地)。因此，电压(例如，VSS)可施加到FX线320-a(例如，由于FXDR高晶体管430及高浮动晶体管415-b在FX线320-a与相关联于FX驱动器310-a的VSS源之间提供路径)。
在T1处，FXF线315-a及/或FX线320-a可转变成浮动状态。举例来说，低浮动晶体管410-a、高浮动晶体管415-a、低浮动晶体管410-b及高浮动晶体管415-b可去激活(例如，由于FXFLT 515-a转变到高电压且FXFLTF 520-a转变到低电压)。去激活低浮动晶体管410-a及高浮动晶体管415-a可将FXF线315-a保持在浮动状态，且去激活低浮动晶体管410-b及高浮动晶体管415-b可将FX线320-a保持在浮动状态。在T1与T2之间，FXF 505-a及FX 510-a可保留在大致无变化值下。
在T2处，可开始FXF线315-a与FX线320-a之间的电荷共享及/或电压传送。举例来说，均衡晶体管325-a可被激活(例如，由于SHR 525-a转变到高值)。激活均衡晶体管325-a可耦合FXF线315-a与FX线320-a。当FXF线315-a与FX线320-a耦合时，FXF线315-a及FX线320-a可开始交换电荷(例如，由于FXF 505-a与FX 510-a之间的电位差)。由于交换电荷，FXF 505-a可减小且FX 510-a可增加。
在T3处，可停止FXF线315-a与FX线320-a之间的电荷共享及/或电压传送。举例来说，均衡晶体管325-a可去激活(例如，由于SHR 525-a转变到低值)。去激活均衡晶体管325-a可解耦FXF线315-a与FX线320-a且可停止FXF线315-a与FX线320-a之间的电荷交换。尽管图5A描绘FXF 505-a及FX 510-a在T3之前稳定到相等电压值的情况，但可能存在FXF 505-a及FX 510-a并不稳定到相等电压值的一些情况(例如，当T2与T3之间的时间对于FXF线315-a及FX线320-a完成电荷交换来说过短时)。
在T4处，施加到FXF驱动器305-a的一或多个组件的电压(例如，FXFDR 530-a)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXFDR低晶体管405且可激活FXFDR高晶体管420(例如，FXFDR 530-a可从低电压值转变到高电压值)。在T4与T6之间，FXF线315-a(例如，FXF 505-a)上的电压可不受FXFDR低晶体管405的去激活及FXFDR高晶体管420的激活影响，其可归因于低浮动晶体管410-a及高浮动晶体管415-a仍去激活(例如，FXFLT 515-a仍处于高电压且FXFLTF 520-a仍处于低电压)。
在T5处，施加到FX驱动器310-a的一或多个组件的电压(例如，FXDR 535-a)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXDR高晶体管430且可激活FXDR低晶体管425(例如，FXDR 535-a可从高电压值转变到低电压值)。在T5与T6之间，FX线320-a(例如，FX 510-a)上的电压可不受FXDR高晶体管430的去激活及FXDR低晶体管425的激活影响，其可归因于低浮动晶体管410-b及高浮动晶体管415-b仍去激活(例如，FXFLT 515-a仍处于高电压且FXFLTF 520-a仍处于低电压)。在一些情况下，T5的操作可在T4的操作之前发生或可与T4的操作同时发生。
在T6处，FXF线315-a及/或FX线320-a可从浮动状态转变。举例来说，低浮动晶体管410-a、高浮动晶体管415-a、低浮动晶体管410-b及高浮动晶体管415-b可再激活(例如，由于FXFLT 515-a转变到低电压且FXFLTF 520-a转变到高电压)。再激活高浮动晶体管415-a可实现FXF线315-a上的电压的改变。举例来说，FXFDR高晶体管420及高浮动晶体管415-a两者可经激活且可将低电压源(例如，VSS)连接到FXF线315-a。因此，FXF线315-a上的电压(例如，FXF 505-a)可减小。再激活低浮动晶体管410-b可实现FX线320-a上的电压的改变。举例来说，FXDR低晶体管425及低浮动晶体管410-b两者都可经激活且可将高电压源(例如，VCCP)连接到FX线320-a。因此，FX线320-a(例如，FX 510-a)上的电压可增加。在T7之前，FXF线315-a上的电压可稳定在低电压下(例如，FXF 505-a可稳定在VSS下)，且FX线320-a上的电压可稳定在高电压下(例如，FX 510-a可稳定在VCCP下)。
图5B说明支持如本文中所公开(例如，参考图1到4)的相位电荷共享(例如，对于存储器单元存取操作，其可包含IDD0，及/或存储器刷新操作，其可包含IDD5B)的时序图500-b。时序图500-b说明预充电操作。时序图500-b展示与参考图4所描述的驱动器配置400的组件及节点相关联的各种电压电平(例如，随时间变化的电压信号)以说明执行预充电操作。因此，时序图可说明本文中参考图1到4所描述的一或多个组件的操作。在图5B中使用的时间和电压尺度是出于说明的目的，且在一些情况下可能不必描绘特定值。
时序图包含FXF 505-b(例如，FXF线315-a的电压)、FX 510-b(例如，FX线320-a的电压)、FXFLT 515-b(例如，施加到低浮动晶体管410-a的栅极及低浮动晶体管410-b的栅极的电压)、FXFLTF 520-b(施加到高浮动晶体管415-a的栅极及高浮动晶体管415-b的栅极的电压)、SHR 525-b(例如，施加到均衡晶体管325-a的栅极的电压)、FXFDR 530-b(例如，施加到FXFDR低晶体管405的栅极及FXFDR高晶体管420的栅极的电压)，及FXDR 535-b(例如，施加到FXDR低晶体管425的栅极及FXDR高晶体管430的栅极的电压)。
在T0处，解码器的组件最初可处于特定电压电平。举例来说，低浮动晶体管410-a、高浮动晶体管415-a及FXFDR高晶体管420可在作用中或被激活(例如，由于FXFLT515-b处于低电压，FXFLTF 520-b处于高电压，且FXFDR 530-b处于低电压，分别地)。因此，去激活第三存取驱动线晶体管340-a的低电压(例如，低电压，例如VSS)最初可施加到FXF线315-a(例如，由于FXFDR高晶体管420及高浮动晶体管415-a在FXF线315-a与相关联于FXF驱动器305-a的VSS源之间提供路径)。此外，在T0处，低浮动晶体管410-b、高浮动晶体管415-b及FXDR低晶体管425可在作用中或被激活(例如，由于FXFLT 515-b处于低电压，FXFLTF 520-b处于高电压，且FXDR 535-b处于高电压，分别地)。因此，高电压(例如，VCCP)可施加到FX线320-a(例如，由于低浮动晶体管410-b及FXDR低晶体管425在FX线320-a与相关联于FX驱动器310-a的VCCP源之间提供路径)。
在T1处，FXF线315-a及/或FX线320-a可转变成浮动状态。举例来说，可去激活低浮动晶体管410-a、高浮动晶体管415-a、低浮动晶体管410-b及高浮动晶体管415-b(例如，由于FXFLT 515-b转变到高电压且FXFLTF 520-b转变到低电压)。去激活低浮动晶体管410-a及高浮动晶体管415-a可将FXF线315-a保持在浮动状态，且去激活低浮动晶体管410-b及高浮动晶体管415-b可将FX线320-a保持在浮动状态。在T1与T2之间，FXF 505-b及FX 510-b可保留在大致相同值下。
在T2处，可开始FXF线315-a与FX线320-a之间的电荷共享及/或电压传送。举例来说，可激活均衡晶体管325-a(例如，由于SHR 525-b转变到高值)。激活均衡晶体管325-a可耦合FXF线315-a与FX线320-a。当FXF线315-a与FX线320-a耦合时，FXF线315-a及FX线320-a可开始交换电荷(例如，由于FXF 505-b与FX 510-b之间的电位差)。由于交换电荷，FXF505-a可增加且FX 510-a可减小。
在T3处，可停止FXF线315-a与FX线320-a之间的电荷共享及/或电压传送。举例来说，可去激活均衡晶体管325-a(例如，由于SHR 525-b转变到低值)。去激活均衡晶体管325-a可解耦FXF线315-a与FX线320-a且可停止FXF线315-a与FX线320-a之间的电荷交换。尽管图5A描绘FXF 505-b及FX 510-b在T3之前稳定到相等电压值的情况，但可能存在FXF 505-b及FX 510-b并不稳定到相等电压值的一些情况(例如，T2与T3之间的时间对于FXF线315-a及FX线320-a完成电荷交换来说过短)。
在T4处，施加到FXF驱动器305-a的一或多个组件的电压(例如，FXFDR 530-b)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXFDR高晶体管420且可激活FXFDR低晶体管405(例如，FXFDR 530-b可从高电压值转变到低电压值)。在T5与T6之间，FXF线315-a(例如，FXF 505-b)上的电压可不受FXFDR高晶体管420的去激活及FXFDR低晶体管405的激活影响，其可归因于低浮动晶体管410-a及高浮动晶体管415-a仍去激活(例如，FXFLT 515-b仍处于高电压且FXFLTF 520-b仍处于低电压)。
在T5处，施加到FX驱动器310-a的一或多个组件的电压(例如，FXDR 535-b)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXDR低晶体管425且可激活FXDR高晶体管430(例如，FXDR 535-b可从低电压值转变到高电压值)。在T4与T6之间，FX线320-a(例如，FX 510-b)上的电压可不受FXDR低晶体管425的去激活及FXDR高晶体管430的激活影响，其可归因于低浮动晶体管410-b及高浮动晶体管415-b仍去激活(例如，FXFLT 515-b仍处于高电压且FXFLTF 520-b仍处于低电压)。在一些情况下，T5的操作可在T4的操作之前发生或可与T4的操作同时发生。
在T6处，FXF线315-a及/或FX线320-a可从浮动状态转变。举例来说，可再激活低浮动晶体管410-a、高浮动晶体管415-a、低浮动晶体管410-b及高浮动晶体管415-b(例如，由于FXFLT 515-b转变到低电压且FXFLTF 520-b转变到高电压)。再激活低浮动晶体管410-a可实现FXF线315-a上的电压的改变。举例来说，FXFDR低晶体管405及低浮动晶体管410-a两者可被激活且可将高电压源(例如，VCCP)连接到FXF线315-a。因此，FXF线315-a(例如，FXF505-b)上的电压可增加。再激活高浮动晶体管415-b可实现FX线320-a上的电压的改变。举例来说，FXDR高晶体管430及高浮动晶体管415-b两者都可被激活且可将低电压源(例如，VSS)连接到FX线320-a。因此，FX线320-a上的电压(例如，FX 510-b)可减小。在T7之前，FXF线315-a上的电压可稳定在高电压下(例如，FXF 505-b可稳定在VCCP下)，且FX线320-a上的电压可稳定在低电压下(例如，FX 510-b可稳定在VSS下)。
图6A说明支持如本文中所公开的相位电荷共享(例如，对于存储器刷新操作，其可包含IDD5B)的驱动器配置600-a的实例。在一些实例中，驱动器配置600-a可包含本文中参考图1到3所描述的一或多个组件。举例来说，驱动器配置600-a可包含FXF驱动器305-b及FXF驱动器305-c，其可为如参考图3所描述的FXF驱动器305的实例；及FXF线315-b及FXF线315-c，其可为如参考图3所描述的FXF线315的实例。驱动器配置600-a进一步包含FXF均衡晶体管605，其可选择性地耦合FXF线315-b与FXF线315-c。
FXF驱动器305-b可为来自一组FXF驱动器305中的第X个FXF驱动器305且可包含FXFDR低晶体管610-a、低浮动晶体管615-a、高浮动晶体管620-a及FXFDR高晶体管625-a。FXFDR低晶体管610-a可选择性地耦合第一电压源(例如，VCCP源)与低浮动晶体管615-a的端子(例如，经由FXFDR<X>信号)。低浮动晶体管615-a可选择性地耦合(例如，经由FXFLT<X>信号)FXFDR低晶体管610-a的端子与FXF线315-b及高浮动晶体管620-a的端子。高浮动晶体管620-a可选择性地耦合(例如，经由FXFLTF<X>信号)FXFDR高晶体管625-a的端子与FXF线315-b及第一低浮动晶体管615-a的端子。FXFDR高晶体管625-a可选择性地耦合(例如，经由FXFDR<X>信号)第二电压源(例如，VSS源)与高浮动晶体管620-a的端子。在FXFDR低晶体管610-a及低浮动晶体管615-a两者都被激活的情况下，FXF驱动器305-b可输出与第一电压源相关联的电压。在高浮动晶体管620-a及FXFDR高晶体管625-a两者都被激活的情况下，FXF驱动器305-b可输出与第二电压源相关联的电压。在一些情况下，FXF驱动器305-b可与FX驱动器310-b相关联(例如，发送到FXF驱动器305-b的FXFLT<X>及FXFLTF<X>信号还可发送到FX驱动器310-b)。
FXF驱动器305-c可为来自一组FXF驱动器305中的第Y个FXF驱动器305且可包含FXFDR低晶体管610-b、低浮动晶体管615-b、高浮动晶体管620-b及FXFDR高晶体管625-b。FXFDR低晶体管610-b可选择性地耦合第一电压源(例如，VCCP源)与低浮动晶体管615-b的端子(例如，经由FXFDR<Y>信号)。低浮动晶体管615-b可选择性地耦合(例如，经由FXFLT<Y>信号)FXFDR低晶体管610-b的端子与FXF线315-c及高浮动晶体管620-b的端子。高浮动晶体管620-b可选择性地耦合(例如，经由FXFLTF<Y>信号)FXFDR高晶体管625-b的端子与FXF线315-c及第一低浮动晶体管615-b的端子。FXFDR高晶体管625-b可选择性地耦合(例如，经由FXFDR<Y>信号)第二电压源(例如，VSS源)与高浮动晶体管620-b的端子。在FXFDR低晶体管610-b及低浮动晶体管615-b两者都被激活的情况下，FXF驱动器305-c可输出与第一电压源相关联的电压。在高浮动晶体管620-b及FXFDR高晶体管625-b两者都被激活的情况下，FXF驱动器305-c可输出与第二电压源相关联的电压。在一些情况下，FXF驱动器305-c可与FX驱动器310-c相关联(例如，发送到FXF驱动器305-c的FXFLT<Y>及FXFLTF<Y>信号还可发送到FX驱动器310-c)。
FXF驱动器305-b及FXF驱动器305-c可参与一或多个存储器单元操作。在这类存储器单元操作中的一或多者之前、期间或之后，FXF驱动器305-b及FXF驱动器305-c可交换电荷及/或传送电压(例如，经由FXF均衡晶体管605)。这类操作的一个实例可为存储器刷新，其可为与通过以相同值重写存储器单元中的当前值来保存存储于存储器单元中的值相关联的操作。在一些情况下，存储器刷新(即，刷新操作)可在刷新泵内执行，其可为存储器刷新操作的持续时间。可将每一刷新泵导引到不同FXF驱动器305。举例来说，第一刷新泵可针对FXF驱动器305-b，且第二刷新泵可针对FXF驱动器305-c。在与FXF驱动器305-b相关联的刷新泵发生之后，FXF线315-b的电压可改变(例如，增加)，且FXF线315-c的电压可改变(例如，减小)。电压的这些改变可主要或完全在刷新泵之间发生。
在一些情况下，FXF均衡晶体管605可选择性地耦合FXF线315-b与FXF线315-c。举例来说，FXF均衡晶体管605可在激活(例如，通过SHR<FXF><X,Y>信号)后在刷新泵之间耦合FXF线315-b与FXF线315-c。在耦合后，FXF线315-b及FXF线315-c即可交换电荷及/或传送电压，且每一FXF线315之间的电压差可减小。在一些情况下，当FXF线315-b及FXF线315-c保持在浮动状态时，可激活FXF均衡晶体管605。
在一些情况下，与第一刷新泵有关的第一FXF驱动器305可根据第二FXF驱动器305是否与下一刷新泵有关而与第二FXF驱动器305共享电荷及/或传送电压。因此，可基于与下一刷新泵相关联的FXF驱动器305的位置确定与第一FXF驱动器305共享电荷及/或传送电压的FXF驱动器305。在一个实例中，如果电流刷新泵涉及一组FXF驱动器305中的第N个FXF驱动器305，那么第N个FXF驱动器305可与第(N+M)个FXF驱动器305(或在一些情况下，FXF驱动器305的总数目内的第(N+M)个FXF驱动器305的模数)共享电荷及/或传送电压，其中M为整数。举例来说，如果FXF驱动器305-b与FXF驱动器305-c共享电荷及/或传送电压，那么Y可等于X+M(例如，如果M＝1，那么Y＝X+1)。在一些情况下，M对于每一刷新泵可为恒定的。举例来说，如果M＝1，那么第1FXF驱动器305可与第2FXF驱动器305共享电荷及/或传送电压，所述第2FXF驱动器可与第3FXF驱动器共享电荷及/或传送电压，等等。此过程可继续直到最后一个FXF驱动器305及/或最末刷新泵为止或可从最后一个FXF驱动器305回绕(例如，最后一个FXF驱动器305可与第1FXF驱动器305共享电荷)，此时所述过程可重复；针对一些数目的刷新泵及/或FXF驱动器305继续；或停止。在一些情况下，如果最后一个FXF驱动器305及第一FXF驱动器305在同一刷新期间处于相邻刷新泵中(例如，如果第一刷新泵涉及并非第1FXF驱动器305的FXF驱动器305)，那么回绕可发生。另外或替代地，M可根据函数(例如，刷新泵的总数目的函数、一组FXF驱动器305内的FXF驱动器305的总数目、刷新泵的索引、一组FXF驱动器305内的FXF驱动器305的索引，或其组合)改变或替代。应注意，M可另外或替代地取决于一组FX驱动器310内的FX驱动器310的总数目及/或一组FX驱动器310内的FX驱动器310的索引(例如，由于FXF驱动器305与相应FX驱动器310的关联)。
一般来说，每对FXF驱动器305(例如，第一刷新泵的FXF驱动器305及下一刷新泵的FXF驱动器305)可具有唯一的FXF均衡晶体管605且接收唯一SHR<FXF>信号。举例来说，与第N个FXF驱动器305及第(N+M)个FXF驱动器305一起使用的FXF均衡晶体管605可不同于第N个FXF驱动器305及第(N+M+1)个FXF驱动器305的FXF均衡晶体管605。另外，发送到与第N个FXF驱动器305及第(N+M)个FXF驱动器305一起使用的FXF均衡晶体管605的信令(例如，SHR<FXF><N,N+M>)可独立于发送到第N个FXF驱动器305及第(N+M+1)个FXF驱动器305的FXF均衡晶体管605的信令(例如，SHR<FXF><N,N+M+1>)受控制。另外或替代地，在每一刷新泵之间，可利用新的FXF均衡晶体管605及相应信令。举例来说，第P个FXF驱动器305可与第一刷新泵有关，第Q个FXF驱动器305可与所述第一刷新泵之后的第二刷新泵有关，且第R个FXF驱动器305可与所述第二刷新泵之后的第三刷新泵有关。第一FXF均衡晶体管605可在第一刷新泵与第二刷新泵之间耦合第P个FXF驱动器305的FXF线315与第Q个FXF驱动器305的FXF线315(例如，经由SHR<FXF><P,Q>)，且第二不同FXF均衡晶体管605可在第二刷新泵与第三刷新泵之间耦合第Q个FXF驱动器305的FXF线315与第R个FXF驱动器305的FXF线315(例如，经由SHR<FXF><Q,R>)。
在FXF线315-b与FXF线315-c之间交换电荷及/或传送电压(例如，经由FXF均衡晶体管605)可减小FXF线315-b与FXF线315-c之间的电位差，其可减少从FXF驱动器305-b及/或FXF驱动器305-c供应的电荷的量或电流的持续时间以达到与存储器单元操作相关联的电压。减少所供应的电荷量可减少功率消耗。此外，这类耦合可减少与执行存储器单元操作相关联的延时或误差。在一些情况下，FXF驱动器305-b及FXF驱动器305-c可具有匹配的电容性负载。匹配的电容性负载可根据本文中所公开的方法实现提高的功率节省。
图6B说明支持如本文中所公开的相位电荷共享(例如，对于存储器刷新操作，其可包含IDD5B)的驱动器配置600-b的实例。在一些实例中，驱动器配置600-b可包含本文中参考图1到3所描述的一或多个组件。举例来说，驱动器配置600-b可包含FX驱动器310-b及FX驱动器310-c，其可为如参考图3所描述的FX驱动器310的实例；及FX线320-b及FX线320-c，其可为如参考图3所描述的FX线320的实例。驱动器配置600-b进一步包含FX均衡晶体管630，其可选择性地耦合FX线320-b与FX线320-c。
FX驱动器310-b可为来自一组FX驱动器310的第X个FX驱动器310且可包含FXDR低晶体管635-a、低浮动晶体管615-c、高浮动晶体管620-c及FXDR高晶体管640-a。FXDR低晶体管635-a可选择性地耦合(例如，经由FXDR<X>信号)第一电压源(例如，VCCP源)与低浮动晶体管615-c的端子。低浮动晶体管615-c可选择性地耦合(例如，经由FXFLT<X>信号)FXDR低晶体管635-a的端子与FX线320-b及高浮动晶体管620-c的端子。高浮动晶体管620-c可选择性地耦合(例如，经由FXFLTF<X>信号)FXDR高晶体管640-a的端子与FX线320-b及低浮动晶体管615-c的端子。FXDR高晶体管640-a可选择性地耦合(例如，经由FXDR<X>信号)第二电压源(例如，VSS源)与高浮动晶体管620-c的端子。在FXDR低晶体管635-a及低浮动晶体管615-c两者都被激活的情况下，FX驱动器310-b可输出与第一电压源相关联的电压。在高浮动晶体管620-c及FXDR高晶体管640-a两者都被激活的情况下，FX驱动器310-b可输出与第二电压源相关联的电压。在一些情况下，FX驱动器310-b可与FXF驱动器305-b相关联(例如，发送到FX驱动器310-b的FXFLT<X>及FXFLTF<X>信号还可发送到FXF驱动器305-b)。
FX驱动器310-c可为来自一组FX驱动器310的第Y个FX驱动器310且可包含FXDR低晶体管635-b、低浮动晶体管615-d、高浮动晶体管620-d及FXDR高晶体管640-b。FXDR低晶体管635-b可选择性地耦合(例如，经由FXDR<Y>信号)第一电压源(例如，VCCP源)与低浮动晶体管615-d的端子。低浮动晶体管615-d可选择性地耦合(例如，经由FXFLT<Y>信号)FXDR低晶体管635-b的端子与FX线320-c及高浮动晶体管620-d的端子。高浮动晶体管620-d可选择性地耦合(例如，经由FXFLTF<Y>信号)FXDR高晶体管640-b的端子与FX线320-c及低浮动晶体管615-d的端子。FXDR高晶体管640-c可选择性地耦合(例如，经由FXDR<Y>信号)第二电压源(例如，VSS源)与高浮动晶体管620-d的端子。在FXDR低晶体管635-b及低浮动晶体管615-d两者都被激活的情况下，FX驱动器310-c可输出与第一电压源相关联的电压。在高浮动晶体管620-d及FXDR高晶体管640-b两者都被激活的情况下，FX驱动器310-c可输出与第二电压源相关联的电压。在一些情况下，FX驱动器310-c可与FXF驱动器305-c相关联(例如，发送到FX驱动器310-c的FXFLT<Y>及FXFLTF<Y>信号还可发送到FXF驱动器305-c)。
FX驱动器310-b及FX驱动器310-c可参与一或多个存储器单元操作。在这类存储器单元操作中的一或多者之前、期间或之后，FX驱动器310-b及FX驱动器310-c可交换电荷及/或传送电压(例如，经由FX均衡晶体管630)。这类操作的一个实例可为存储器刷新。存储器刷新的每一刷新泵可导引到不同FX驱动器310。举例来说，第一刷新泵可针对FX驱动器310-b，且第二刷新泵可针对FX驱动器310-c。在与FX驱动器310-b相关联的刷新泵发生之后，FX线320-b的电压可改变(例如，减小)，且FX线320-c的电压可改变(例如，增加)。电压的此改变可主要或完全在刷新泵之间发生。
在一些情况下，FX均衡晶体管630可选择性地耦合FX线320-b与FX线320-c。举例来说，在激活后，FX均衡晶体管630即可在刷新泵之间耦合FX线320-b与FX线320-c(例如，通过SHR<FX><X,Y>信号)。在耦合后，FX线320-b及FX线320-c即可交换电荷及/或传送电压，且每一FX线320之间的电压差可减小。在一些情况下，当FX线320-b及FX线320-c保持在浮动状态时，可激活FX均衡晶体管630。
在一些情况下，与第一刷新泵有关的第一FX驱动器310可根据第二FX驱动器310是否与下一刷新泵有关而与第二FX驱动器310共享电荷及/或传送电压。因此，可基于与下一刷新泵相关联的FX驱动器310的位置确定与第一FX驱动器310共享电荷及/或传送电压的FX驱动器310。在一个实例中，如果电流刷新泵涉及一组FX驱动器310中的第N个FX驱动器310，那么第N个FX驱动器310可与第(N+M)个FX驱动器310(例如，或在一些情况下，FX驱动器310的总数目内的第(N+M)个FX驱动器310的模数)共享电荷及/或传送电压，其中M为整数。举例来说，如果FX驱动器310-b与FX驱动器310-c共享电荷及/或传送电压，那么Y可等于X+M(例如，如果M＝1，那么Y＝X+1)。在一些情况下，M对于每一刷新泵可为恒定的。举例来说，如果M＝1，那么第1FX驱动器310可与第2FX驱动器310共享电荷及/或传送电压，所述第2FX驱动器可与第3FX驱动器共享电荷及/或传送电压，等等。此过程可继续直到最后一个FX驱动器310及/或最末刷新泵为止或可从最后一个FX驱动器310回绕(例如，最后一个FX驱动器310可与第1FX驱动器310共享电荷)，其中所述过程可重复；针对一些数目的刷新泵及/或FX驱动器310继续；或停止。在最后一个FX驱动器310及第1FX驱动器310在同一刷新期间处于相邻刷新泵中(例如，如果第一刷新泵涉及并非第1FX驱动器310的FX驱动器310)的情况下，回绕可发生。另外或替代地，M可根据函数(例如，刷新泵的总数目的函数、一组FX驱动器310内的FX驱动器310的总数目、刷新泵的索引及/或一组FX驱动器310内的FX驱动器310的索引)改变或替代。应注意，M可另外或替代地取决于一组FXF驱动器305内的FXF驱动器305的总数目及/或一组FXF驱动器305内的FXF驱动器305的索引(例如，由于FX驱动器310与相应FXF驱动器305的关联)。
一般来说，每对FX驱动器310(例如，第一刷新泵的FX驱动器310及下一刷新泵的FX驱动器310)可具有唯一的FX均衡晶体管630且接收唯一SHR<FX>信号。在一个实例中，与第N个FX驱动器310及第(N+M)个FX驱动器310一起使用的FX均衡晶体管630可不同于第N个FX驱动器310及第(N+M+1)个FX驱动器310的FX均衡晶体管630。另外，发送到与第N个FX驱动器310及第(N+M)个FX驱动器310一起使用的FX均衡晶体管630的信令(例如，SHR<FX><N,N+M>)可独立于发送到第N个FX驱动器310及第(N+M+1)个FX驱动器310的FX均衡晶体管630的信令(例如，SHR<FX><N,N+M+1>)受控制。另外或替代地，在每一刷新泵之间，可利用新的FX均衡晶体管630及相应信令。举例来说，第P个FX驱动器310可与第一刷新泵有关，第Q个FX驱动器310可与所述第一刷新泵之后的第二刷新泵有关，且第R个FX驱动器310可与所述第二刷新泵之后的第三刷新泵有关。第一FX均衡晶体管630可在第一刷新泵与第二刷新泵之间耦合第P个FX驱动器310的FX线320与第Q个FX驱动器310的FX线320(例如，经由SHR<FX><P,Q>)，且第二不同FX均衡晶体管630可在第二刷新泵与第三刷新泵之间耦合第Q个FX驱动器310的FX线320与第R个FX驱动器310的FX线320(例如，经由SHR<FX><Q,R>)。
在FX线320-b与FX线320-c之间交换电荷及/或传送电压(例如，经由FX均衡晶体管630)可减小FX线320-b与FX线320-c之间的电位差，其可减少在调整电压时由FX驱动器310-b及/或FX驱动器310-c供应的电荷的量或电流的持续时间。减少所供应的电荷量可减少功率消耗。此外，这类耦合可减少与执行存储器单元操作相关联的延时或误差。在一些情况下，FX驱动器310-b及FX驱动器310-c可具有匹配的电容性负载。匹配的电容性负载可根据本文中所公开的方法实现提高的功率节省。
图7说明支持如本文中所公开的(例如，参考图1到3及6)相位电荷共享(例如，对于存储器刷新操作，其可包含IDD5B)的时序图700。时序图700说明刷新泵之间的操作。时序图700展示与分别参考图6A及6B描述的驱动器配置600-a及600-b的组件及节点相关联的各种电压电平(例如，随时间变化的电压信号)，以说明执行刷新泵之间的操作。因此，时序图可说明本文中参考图1到3、6A及6B所描述的一或多个组件的操作。在图7中使用的时间和电压尺度是出于说明的目的，且在一些情况下可能不必描绘特定值。
时序图包含FXF<X>705-a(例如，FXF线315-b的电压)、FXF<Y>705-b(例如，FXF线315-c的电压)、FX<X>710-a(例如，FX线320-b的电压)、FX<Y>710-b(FX线320-c的电压)、FXFLT<X>715-a(例如，施加到低浮动晶体管615-a及低浮动晶体管615-c的栅极的电压)、FXFLT<Y>715-b(例如，施加到低浮动晶体管615-b及低浮动晶体管615-d的栅极的电压)、FXFLTF<X>720-a(例如，施加到高浮动晶体管620-a及高浮动晶体管620-c的栅极的电压)、FXFLTF<Y>720-b(例如，施加到高浮动晶体管620-b及高浮动晶体管620-d的栅极的电压)、SHR<FXF><X,Y>725(例如，施加到FXF均衡晶体管605的栅极的电压)、SHR<FX><X,Y>730(例如，施加到FX均衡晶体管630的栅极的电压)、FXFDR<X>735(例如，施加到FXFDR低晶体管610-a及FXFDR高晶体管625-a的栅极的电压)、FXFDR<Y>740(例如，施加到FXFDR低晶体管610-b及FXFDR高晶体管625-b的栅极的电压)、FXDR<X>745(例如，施加到FXDR低晶体管635-a及FXDR高晶体管540-a的栅极的电压)，及FXDR<Y>750(例如，施加到FXDR低晶体管635-b及FXDR高晶体管640-b的栅极的电压)。
在一些情况下，低浮动晶体管615-a及低浮动晶体管615-c可独立于低浮动晶体管615-b及低浮动晶体管615-d受控制(例如，FXFLT<X>715-a可控制低浮动晶体管615-a及615-c，且FXFLT<Y>715-b可控制低浮动晶体管615-b及615-d)。此外，高浮动晶体管620-a及高浮动晶体管620-c可独立于高浮动晶体管620-b及高浮动晶体管620-d受控制(例如，FXFLTF<X>720-a可控制高浮动晶体管620-a及620-c，且FXFLTF<Y>720-b可控制高浮动晶体管620-b及620-d)。
在一些情况下，FXFDR<X>735、FXFDR<Y>740、FXDR<X>745及FXDR<Y>750可各自独立地受控(例如，通过控制器)。举例来说，这些信号中的每一者的值可通过独立过程决定(例如，FXFDR<X>735可具有与FXFDR<Y>740不同的值)。在其它情况下，FXFDR<X>735及FXFDR<Y>740可一起受控，及/或FXDR<X>745及FXDR<Y>750可一起受控。举例来说，FXFDR<X>735及FXFDR<Y>740在每次出现时可为大致相同值，及/或FXDR<X>745及FXDR<Y>750在每次出现时可为大致相同值。另外或替代地，FXFDR<X>735与FXFDR<Y>740可具有显式或隐式关系，及/或FXDR<X>745与FXDR<Y>750可具有显式或隐式关系。在其它情况下，FXFDR<X>735、FXFDR<Y>740、FXDR<X>745及FXDR<Y>750可一起受控。举例来说，FXFDR<X>735及FXFDR<Y>740在每次出现时可为相同值且可为FXDR<X>745及FXDR<Y>750的倒数，FXDR<X>745及FXDR<Y>750在每次出现时也可为相同值。
在T0处，解码器的组件最初可处于特定电压电平。举例来说，低浮动晶体管615-a、高浮动晶体管620-a及FXFDR高晶体管625-a可在作用中(例如，由于FXFLT<X>715-a处于低电压，FXFLTF<X>720-a处于高电压，且FXFDR<X>735处于高电压，分别地)。因此，去激活第三存取驱动线晶体管340-b的电压(例如，低电压，例如VSS)最初可施加到FXF线315-b(例如，由于FXFDR高晶体管625-a及高浮动晶体管620-a在FXF线315-b与相关联于FXF驱动器305-b的VSS源之间提供路径)。此外，低浮动晶体管615-b、高浮动晶体管620-b及FXFDR低晶体管610-b可在作用中(例如，由于FXFLT<Y>715-b处于低电压，FXFLTF<Y>720-b处于高电压，且FXFDR<Y>740处于低电压，分别地)。因此，激活第三存取驱动线晶体管340-c的电压(例如，高电压，例如VCCP)最初可施加到FXF线315-c(例如，由于低浮动晶体管615-b及FXFDR低晶体管610-b在FXF线315-c与相关联于FXF驱动器305-c的VCCP源之间提供路径)。
另外或替代地，在T0处，低浮动晶体管615-c、高浮动晶体管620-c及FXDR低晶体管635-a可在作用中(例如，由于FXFLT<X>715-a处于低电压，FXFLTF<X>720-a处于高电压，且FXDR<X>745处于低电压，分别地)。因此，高电压(例如，VCCP)可施加到FX线320-b(例如，由于低浮动晶体管615-c及FXDR低晶体管635-a在FX线320-b与相关联于FX驱动器310-b的VCCP源之间提供路径)。此外，低浮动晶体管615-d、高浮动晶体管620-d及FXFDR高晶体管640-b可在作用中(例如，由于FXFLT<Y>715-b处于低电压，FXFLTF<Y>720-b处于高电压，且FXDR<Y>750处于高电压，分别地)。因此，电压(例如，VSS)可施加到FX线320-c(例如，由于高浮动晶体管620-d及FXDR高晶体管640-b在FX线320-c与相关联于FX驱动器310-c的VSS源之间提供路径)。
在T1处，FXF线315-b及/或FXF线315-c可转变到浮动状态。另外或替代地，FX线320-b及/或FX线320-c可转变到浮动状态。举例来说，可去激活每一低浮动晶体管615(例如，低浮动晶体管615-a、低浮动晶体管615-b、低浮动晶体管615-c及低浮动晶体管615-d)及每一高浮动晶体管620(例如，高浮动晶体管620-a、高浮动晶体管620-b、高浮动晶体管620-c及高浮动晶体管620-d)(例如，由于FXFLT<X>715-a及FXFLT<Y>715-b转变到高电压且FXFLTF<X>720-a及FXFLTF<Y>720-b转变到低电压)。去激活低浮动晶体管615-a及高浮动晶体管620-a可将FXF线315-b保持在浮动状态；去激活低浮动晶体管615-b及高浮动晶体管620-b可将FXF线315-c保持在浮动状态；去激活低浮动晶体管615-c及高浮动晶体管620-c可将FX线320-b保持在浮动状态；且去激活低浮动晶体管615-d及高浮动晶体管620-d可将FX线320-c保持在浮动状态。在T1与T2之间，FX<X>705-a、FX<Y>705-b、FXF<X>710-a及FXF<Y>710-b可保留在大致无变化值下。
在低浮动晶体管615-a及615-c独立于低浮动晶体管615-b及615-d受控制(例如，低浮动晶体管615-a及615-c由FXFLT<X>715-a控制，且低浮动晶体管615-b及615-d由FXFLT<Y>715-b控制)的情况下，FXF线315-b可在FXF线315-c之前、同时或之后转变成浮动状态，及/或FX线320-b可在FX线320-c之前、同时或之后转变。另外应注意，在高浮动晶体管620-a及620-c独立于高浮动晶体管620-b及620-d受控制(例如，高浮动晶体管620-a及620-c由FXFLTF<X>720-a控制，且高浮动晶体管620-b及620-d由FXFLTF<Y>720-b控制)的情况下，FXF线315-b可在FXF线315-c之前、同时或之后转变成浮动状态，及/或FX线320-b可在FX线320-c之前、同时或之后转变。
在T2处，可开始FXF线315-b与FXF线315-c之间的电荷共享及/或电压传送。另外或替代地，可开始FX线320-b与FX线320-c之间的电荷共享及/或电压传送。举例来说，可激活FXF均衡晶体管605及FX均衡晶体管630(例如，由于SHR<FXF><X,Y>725及SHR<FX><X,Y>730分别转变到高电压值)。激活FXF均衡晶体管605可耦合FXF线315-b与FXF线315-c，且激活FX均衡晶体管630可耦合FX线320-b与FX线320-c。当FXF线315-b与FXF线315-c耦合时，FXF线315-b及FXF线315-c可开始交换电荷(例如，由于FXF<X>705-a与FXF<Y>705-b之间的电位差)。由于FXF线315-b及FXF线315-c交换电荷，FXF<X>705-a可增加且FXF<Y>705-b可减小。此外，当FX线320-b与FX线320-c耦合时，FX线320-b及FX线320-c可开始交换电荷(例如，由于FX<X>710-a与FX<Y>710-b之间的电位差)。由于FX线320-b及FX线320-c交换电荷，FX<X>710-a可减小且FX<Y>710-b可增加。SHR<FXF><X,Y>725及SHR<FX><X,Y>730可来自相同源(例如，可皆为信号SHR<X,Y>)或可来自不同源。
在T3处，可停止FXF线315-b与FXF线315-c之间的电荷共享及/或电压传送。另外或替代地，可停止FX线320-b与FX线320-c之间的电荷共享及/或电压传送。举例来说，可去激活FXF均衡晶体管605及FX均衡晶体管630(例如，由于SHR<FXF><X,Y>725及SHR<FX><X,Y>730分别转变到低电压值)。去激活FXF均衡晶体管605可解耦FXF线315-b与FXF线315-c且可停止FXF线315-b与FXF线315-c之间的电荷交换。去激活FX均衡晶体管630可解耦FX线320-b与FX线320-c且可停止FX线320-b与FX线320-c之间的电荷交换。尽管图7描绘FXF<X>705-a及FXF<Y>705-b以及FX<X>710-a及FX<Y>710-b在T4之前稳定为等于电压值的情况，但可能存在FXF<X>705-a及FXF<Y>705-b以及FX<X>710-a及FX<Y>710-b并不稳定为等于电压值(例如，T3与T4之间的时间对于FXF线315-b及FXF线315-c及/或FX线320-b及FX线320-c完成电荷交换来说过短)的一些情况。
在T4处，施加到FXF驱动器305-b(例如，FXFDR<X>735)的一或多个组件的电压可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXFDR高晶体管625-a且可激活FXFDR低晶体管610-a(例如，FXFDR<X>735可从高电压值转变到低电压值)。在T5与T6之间，FXF线315-b(例如，FXF<X>705-a)上的电压可不受FXFDR高晶体管625-a的去激活及FXFDR低晶体管610-a的激活影响，其可归因于低浮动晶体管615-a及高浮动晶体管620-a仍去激活(例如，FXFLT<X>715-a仍处于高电压且FXFLTF<X>720-a仍处于低电压)。另外或替代地，在T5处，施加到FX驱动器310-c的一或多个组件的电压(例如，FXDR<Y>750)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXDR高晶体管640-b且可激活FXDR低晶体管635-b(例如，FXDR<Y>750可从高电压值转变到低电压值)。在T5与T6之间，FX线320-c(例如，FX<Y>710-b)上的电压可不受FXDR高晶体管640-b的去激活及FXDR低晶体管635-b的激活影响，其可归因于低浮动晶体管615-d及高浮动晶体管620-d仍去激活(例如，FXFLT<Y>715-b仍处于高电压且FXFLTF<Y>720-b仍处于低电压)。
在T5处，施加到FXF驱动器305-c的一或多个组件的电压(例如，FXFDR<Y>740)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXFDR低晶体管610-b且可激活FXFDR高晶体管625-b(例如，FXFDR<Y>740可从低电压值转变到高电压值)。在T4与T6之间，FXF线315-c(例如，FXF<Y>705-b)上的电压可不受FXFDR低晶体管610-b的去激活及FXFDR高晶体管625-b的激活影响，其可归因于低浮动晶体管615-b及高浮动晶体管620-b仍去激活(例如，FXFLT<Y>715-b仍处于高电压且FXFLTF<Y>720-b仍处于低电压)。另外或替代地，在T4处，施加到FX驱动器310-b的一或多个组件的电压(例如，FXDR<X>745)可转变到另一电压电平，其可激活或去激活所述一或多个组件。举例来说，可去激活FXDR低晶体管635-a且可激活FXDR高晶体管640-a(例如，FXDR<X>745可从低电压值转变到高电压值)。在T4与T6之间，FX线320-b(例如，FX<X>710-a)上的电压可不受FXDR低晶体管635-b的去激活及FXDR高晶体管640-b的激活影响，其可归因于低浮动晶体管615-c及高浮动晶体管620-c仍去激活(例如，FXFLT<X>715-a仍处于高电压且FXFLTF<X>720-b仍处于低电压)。在一些情况下，T5的操作可在T4的操作之前发生或可与T4的操作同时发生。另外或替代地，T4的操作的一或多个方面(例如，FXFDR<X>735及/或FXDR<Y>750转变到不同电压电平)可在T5期间发生且反之亦然(例如，FXFDR<Y>740及/或FXDR<X>745可在T4期间转变)。
在T6处，FXF线315-b及/或FXF线315-c可从浮动状态转变。举例来说，可再激活低浮动晶体管615-a、高浮动晶体管620-a、低浮动晶体管615-b及高浮动晶体管620-b(例如，由于FXFLT<X>715-a及FXFLT<Y>715-b转变到低电压且FXFLTF<X>720-a及FXFLTF<Y>720-b转变到高电压)。再激活低浮动晶体管615-a可实现FXF线315-b上的电压的改变。举例来说，FXFDR低晶体管610-a及低浮动晶体管615-a两者可被激活且可将高电压源(例如，VCCP)连接到FXF线315-b。因此，FXF线315-b(例如，FXF<X>705-a)上的电压可增加。再激活高浮动晶体管620-b可实现FXF线315-c上的电压的改变。举例来说，FXFDR高晶体管625-b及高浮动晶体管620-b两者可经激活且可将低电压源(例如，VSS)连接到FX线320-a。因此，FXF线315-c上的电压(例如，FXF<Y>705-b)可减小。在T7之前，FXF线315-b上的电压可稳定在高电压下(例如，FXF<X>705-a可稳定在VCCP下)，且FXF线315-c上的电压可稳定在低电压下(例如，FXF<Y>705-b可稳定在VSS下)。在低浮动晶体管615-a独立于低浮动晶体管615-b受控制(例如，低浮动晶体管615-a由FXFLT<X>715-a控制，且低浮动晶体管615-b由FXFLTF<Y>715-b控制)的情况下，FXF线315-b可在FXF线315-c之前、同时或之后从浮动状态转变。另外应注意，在高浮动晶体管620-a独立于高浮动晶体管620-b受控制(例如，高浮动晶体管620-a由FXFLTF<X>720-a控制，且高浮动晶体管620-b由FXFLTF<Y>720-b控制)的情况下，FXF线315-b可在FXF线315-c之前、同时或之后从浮动状态转变。
另外或替代地，在T6处，FX线320-b及/或FX线320-c可从浮动状态转变。举例来说，可再激活低浮动晶体管615-c、高浮动晶体管620-c、低浮动晶体管615-d及高浮动晶体管620-d(例如，由于FXFLT<X>715-a及FXFLT<Y>715-b转变到低电压且FXFLTF<X>720-a及FXFLTF<Y>720-b转变到高电压)。再激活低浮动晶体管615-d可实现FX线320-c上的电压的改变。举例来说，FXDR低晶体管635-b及低浮动晶体管615-d两者都可经激活且可将高电压源(例如，VCCP)连接到FX线320-c。因此，FX线320-c上的电压(例如，FX<Y>710-b)可增加。再激活高浮动晶体管620-c可实现FX线320-b上的电压的改变。举例来说，FXDR高晶体管640-a及高浮动晶体管620-c两者都可被激活且可将低电压源(例如，VSS)连接到FX线320-b。因此，FX线320-b(例如，FX<X>710-a)上的电压可减小。在T7之前，FX线320-c上的电压可稳定在高电压下(例如，FX<Y>710-b可稳定在VCCP下)，且FX线320-b上的电压可稳定在低电压下(例如，FX<X>710-a可稳定在VSS下)。在低浮动晶体管615-c独立于低浮动晶体管615-d受控制(例如，低浮动晶体管615-c由FXFLT<X>715-a控制，且低浮动晶体管615-d由FXFLT<Y>715-b控制)的情况下，FX线320-b可在FX线320-c之前、同时或之后从浮动状态转变。另外应注意，在高浮动晶体管620-c独立于高浮动晶体管620-d受控制(例如，高浮动晶体管620-c由FXFLTF<X>720-a控制，且高浮动晶体管620-d由FXFLTF<Y>720-b控制)的情况下，FX线320-b可在FX线320-c之前、同时或之后从浮动状态转变。
图8展示支持如本文中所公开的相位电荷共享的逻辑805的框图800。逻辑805可为包含在如参考图1到7所描述的行解码器220、列解码器225、解码器电路300、驱动器配置400、600-a或600-b或其组合内的逻辑的方面的实例。在一些情况下，控制器可实行执行下文所描述的功能中的至少一些的指令，使得下文所描述的功能中的至少一些被执行，或可控制逻辑805的至少一部分作为执行下文所描述的功能的部分。逻辑805可包含信号应用组件810、电压传送耦合器815、电压传送组件820、操作组件825、电压传送解耦器830及浮动组件835。这些组件中的每一者可直接或间接地彼此通信(例如经由一或多个总线)。操作可在不背离本公开的范围的情况下另外或替代地适用于DRAM阵列的存储体及其对应列内的列解码器。
信号应用组件810可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线且将第二信号应用于DRAM阵列的存储体内的行解码器的第二导电线。在一些实例中，信号应用组件810可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线。在一些实例中，信号应用组件810可基于在第一导电线与第二导电线之间传送电压而将第一信号应用于行解码器的第二导电线。在一些实例中，信号应用组件810可基于在第一导电线与第二导电线之间传送电压而将第三信号应用于与DRAM阵列的存储体内的至少一行耦合的存取线。在一些实例中，信号应用组件810可在耦合第一导电线与第二导电线之后将第二信号应用于行解码器的第一导电线且可将第一信号应用于行解码器的第二导电线，其中打开或关闭一或多行是至少部分地基于将第二信号应用于第一导电线且将第一信号应用于第二导电线。在一些实例中，信号应用组件810可将第二信号应用于解码器的第三导电线作为与第一存储器单元相关联的第一操作的部分，第二信号为第一信号的补数。在一些实例中，信号应用组件810可基于在第三导电线与第四导电线之间传送第二电压而将第二信号应用于第四导电线作为第二操作的部分。
电压传送耦合器815可基于将第一信号应用于第一导电线且将第二信号应用于第二导电线而耦合行解码器的第一导电线与行解码器的第二导电线。在一些实例中，电压传送耦合器可基于将第一信号应用于行解码器的第一导电线而耦合第一导电线与行解码器的第二导电线。在一些实例中，电压传送耦合器815可基于应用第二信号而耦合第三导电线与解码器的第四导电线。在一些情况下，电压传送耦合器815可确定与行解码器的第一导电线相关联的第一索引及确定与行解码器的第二导电线相关联的第二索引。另外，电压传送耦合器815可至少部分地基于第一索引及第二索引而耦合行解码器的第一导电线与行解码器的第二导电线。
电压传送组件820可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。在一些实例中，电压传送组件820可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。在一些实例中，电压传送组件820可基于耦合第三导电线与第四导电线而在第三导电线与第四导电线之间传送第二电压。在一些实例中，电压传送组件820可在第一导电线与第二导电线之间传送电压在第一操作与第二操作之间发生。在一些实例中，在行解码器的第一导电线与行解码器的第二导电线之间传送电压可作为激活操作或预充电操作的至少部分发生，且第二信号可为第一信号的补数。
操作组件825可基于传送电压执行与存储器单元阵列的存储器单元相关联的操作。在一些实例中，操作组件825可基于将第一信号应用于第二导电线而执行与存储器胞元阵列的第二存储器单元相关联的第二操作。在一些情况下，操作包含激活操作或预充电操作。在一些情况下，第二信号为第一信号的补数。在一些情况下，与第一存储器单元相关联的第一操作及与第二存储器单元相关联的第二操作包含刷新操作。在一些情况下，操作组件825可执行包含刷新操作的第三操作，其中所述第三操作在第一操作之后且在第二操作之前执行。另外或替代地，操作组件825可至少部分地基于在DRAM阵列的存储体内的行解码器的第一导电线与行解码器的第二导电线之间传送电压而打开或关闭DRAM阵列的存储体内的一或多行。在一些情况下，操作组件825可基于将第一信号应用于行解码器的第一导电线而打开或关闭DRAM阵列的存储体内的第一行集。在一些实例中，操作组件825可基于将第一信号应用于行解码器的第二导电线而打开或关闭DRAM阵列的存储体内的第二行集。
电压传送解耦器830可在第一导电线与第二导电线之间传送电压之后在一段时间内解耦行解码器的第一导电线与行解码器的第二导电线，其中将第二信号应用于第一导电线且将第一信号应用于第二导电线是至少部分地基于解耦。在一些实例中，电压传送解耦器830可在将第一信号应用于第二导电线之前解耦第一导电线与第二导电线。
浮动组件835可解耦行解码器的第一导电线与第一信号的源。在一些实例中，浮动组件835可解耦行解码器的第二导电线与第二信号的源，其中耦合第一导电线与第二导电线是基于解耦第一导电线与第一信号的源及解耦第二导电线与第二信号的源。在一些实例中，浮动组件835可解耦第一导电线与第一信号的源，其中耦合第一导电线与第二导电线是基于解耦第一导电线与第一信号的源。在一些实例中，浮动组件835可解耦行解码器的第三导电线与第二信号的源，且解耦第四导电线与第一信号的源，其中耦合第三导电线与第四导电线是至少部分地基于解耦第三导电线与第二信号的源及解耦第四导电线与第二信号的源。
图9展示说明支持如本文中所公开的相位电荷共享的方法900的流程图。方法900的操作可通过如本文中所描述的列解码器、行解码器、解码器电路、驱动器配置或其组件实施。举例来说，方法900的操作可使用如参考图8所描述的逻辑805执行。在一些实例中，控制器可实行指令集以控制逻辑的至少一部分，从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在905处，逻辑可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线且将第二信号应用于DRAM阵列的存储体内的行解码器的第二导电线。可根据本文中所描述的方法来执行905的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行905的操作的方面。
在910处，逻辑可基于将第一信号应用于第一导电线且将第二信号应用于第二导电线而耦合行解码器的第一导电线与行解码器的第二导电线。可根据本文中所描述的方法来执行910的操作。在一些实例中，可通过如参考图8所描述的电压传送耦合器执行910的操作的方面。
在915处，逻辑可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。可根据本文中所描述的方法来执行915的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行915的操作的方面。
在920处，逻辑可基于在DRAM阵列的存储体内的行解码器的第一导电线与行解码器的第二导电线之间传送电压而打开或关闭DRAM阵列的存储体内的一或多行。可根据本文中所描述的方法来执行920的操作。在一些实例中，可通过如参考图8所描述的操作组件执行920的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多个方法，例如方法900。所述设备可包含用于以下的特征、装置或指令：将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线且将第二信号应用于DRAM阵列的存储体内的行解码器的第二导电线；基于将第一信号应用于第一导电线且将第二信号应用于第二导电线而耦合行解码器的第一导电线与行解码器的第二导电线；基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压；及基于在DRAM阵列的存储体内的行解码器的第一导电线与行解码器的第二导电线之间传送电压而打开或关闭DRAM阵列的存储体内的一或多行。
在本文中所描述的方法900及设备的一些实例中，执行操作可进一步包含用于以下的操作、特征、装置或指令：基于在第一导电线与第二导电线之间传送电压而将第三信号应用于与DRAM阵列的存储体内的至少一行耦合的存取线。
本文中所描述的方法900及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：在耦合第一导电线与第二导电线之后将第二信号应用于行解码器的第一导电线且可将第一信号应用于行解码器的第二导电线，其中打开或关闭一或多行是基于将第二信号应用于第一导电线且将第一信号应用于第二导电线。
本文中所描述的方法900及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：在第一导电线与第二导电线之间传送电压之后在一段时间内解耦行解码器的第一导电线与行解码器的第二导电线，其中将第二信号应用于第一导电线且将第一信号应用于第二导电线是基于解耦。
本文中所描述的方法900及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：解耦行解码器的第一导电线与第一信号的源，及解耦行解码器的第二导电线与第二信号的源，其中耦合第一导电线与第二导电线是基于解耦第一导电线与第一信号的源及解耦第二导电线与第二信号的源。
在本文中所描述的方法900及设备的一些实例中，其中在行解码器的第一导电线与行解码器的第二导电线之间传送电压作为激活操作或预充电操作的至少部分发生。
在本文中所描述的方法900及设备的一些实例中，第二信号可为第一信号的补数。
图10展示说明支持如本文中所公开的相位电荷共享的方法1000的流程图。方法1000的操作可通过如本文中所描述的列解码器、行解码器、解码器电路、驱动器配置或其组件实施。举例来说，方法1000的操作可由如参考图8所描述的逻辑805执行。在一些实例中，控制器可实行指令集以控制逻辑的至少一部分，从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1005处，逻辑可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线且将第二信号应用于DRAM阵列的存储体内的行解码器的第二导电线。可根据本文中所描述的方法来执行1005的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1005的操作的方面。
在1010处，逻辑可基于将第一信号应用于第一导电线且将第二信号应用于第二导电线而耦合行解码器的第一导电线与行解码器的第二导电线。可根据本文中所描述的方法来执行1010的操作。在一些实例中，可通过如参考图8所描述的电压传送耦合器执行1010的操作的方面。
在1015处，逻辑可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。可根据本文中所描述的方法来执行1015的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行1015的操作的方面。
在1020处，逻辑可至少部分地基于在第一导电线与第二导电线之间传送电压而将第三信号应用于与DRAM阵列的存储体内的至少一行耦合的存取线。可根据本文中所描述的方法来执行1020的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1020的操作的方面。
在1025处，逻辑可基于在DRAM阵列的存储体内的行解码器的第一导电线与行解码器的第二导电线之间传送电压而打开或关闭DRAM阵列的存储体内的一或多行。可根据本文中所描述的方法来执行1025的操作。在一些实例中，可通过如参考图8所描述的操作组件执行1025的操作的方面。
图11展示说明支持如本文中所公开的相位电荷共享的方法1100的流程图。方法1100的操作可通过如本文中所描述的列解码器、行解码器、解码器电路、驱动器配置或其组件实施。举例来说，方法1100的操作可由如参考图8所描述的逻辑805执行。在一些实例中，控制器可实行指令集以控制逻辑的至少一部分，从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1105处，逻辑可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线。可根据本文中所描述的方法来执行1105的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1105的操作的方面。
在1110处，逻辑可基于将第一信号应用于行解码器的第一导电线而打开或关闭DRAM阵列的存储体内的第一行集。可根据本文中所描述的方法来执行1110的操作。在一些实例中，可通过如参考图8所描述的操作组件执行1110的操作的方面。
在1115处，逻辑可基于将第一信号应用于行解码器的第一导电线而耦合第一导电线与行解码器的第二导电线。可根据本文中所描述的方法来执行1115的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行1115的操作的方面。
在1120处，逻辑可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。可根据本文中所描述的方法来执行1120的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行1120的操作的方面。
在1125处，逻辑可基于在第一导电线与第二导电线之间传送电压来将第一信号应用于行解码器的第二导电线。可根据本文中所描述的方法来执行1125的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1125的操作的方面。
在1130处，逻辑可基于将第一信号应用于行解码器的第二导电线来打开或关闭DRAM阵列的存储体内的第二行集。可根据本文中所描述的方法来执行1130的操作。在一些实例中，可通过如参考图8所描述的操作组件执行1130的操作的方面。
在一些实例中，如本文中所描述的设备可执行一或多个方法，例如方法1100。所述设备可包含用于以下的特征、装置或指令：将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线；基于将第一信号应用于行解码器的第一导电线而打开或关闭DRAM阵列的存储体内的第一行集；基于将第一信号应用于行解码器的第一导电线而耦合第一导电线与行解码器的第二导电线；基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压；基于在第一导电线与第二导电线之间传送电压而将第一信号应用于行解码器的第二导电线；及基于将第一信号应用于行解码器的第二导电线而打开或关闭DRAM阵列的存储体内的第二行集。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：解耦行解码器的第一导电线与第一信号的源，及解耦行解码器的第二导电线与第二信号的源，所述第二信号为第一信号的补数，其中耦合第一导电线与第二导电线是基于解耦第一导电线与第一信号的源及解耦第二导电线与第二信号的源。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：在将第一信号应用于行解码器的第二导电线之前解耦第一导电线与行解码器的第二导电线。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的特征、装置或指令：将第二信号应用于行解码器的第三导电线，所述第二信号为第一信号的补数，其中打开或关闭DRAM阵列的存储体内的第一行集是基于将第二信号应用于行解码器的第三导电线；基于应用第二信号而耦合第三导电线与行解码器的第四导电线；基于耦合第三导电线与第四导电线而在行解码器的第三导电线与行解码器的第四导电线之间传送第二电压；及基于在第三导电线与第四导电线之间传送第二电压而将第二信号应用于行解码器的第四导电线，其中打开或关闭DRAM阵列的存储体内的第二行集是基于将第二信号应用于行解码器的第四导电线。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：解耦行解码器的第三导电线与第二信号的源及解耦行解码器的第四导电线与第一信号的源，其中耦合行解码器的第三导电线与第四导电线是至少部分地基于解耦行解码器的第三导电线与第二信号的源及解耦行解码器的第四导电线与第二信号的源。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：在行解码器的第一导电线与行解码器的第二导电线之间传送电压发生于打开或关闭第一行集与打开或关闭第二行集之间。
在本文中所描述的方法1100及设备的一些实例中，在行解码器的第一导电线与行解码器的第二导电线之间传送电压发生在刷新操作之间。
本文中所描述的方法1100及设备的一些实例可进一步包含用于以下的操作、特征、装置或指令：确定与行解码器的第一导电线相关联的第一索引；确定与行解码器的第二导电线相关联的第二索引；及至少部分地基于第一索引及第二索引耦合行解码器的第一导电线与行解码器的第二导电线。
图12展示说明支持如本文中所公开的相位电荷共享的方法1200的流程图。方法1200的操作可通过如本文中所描述的列解码器、行解码器、解码器电路、驱动器配置或其组件实施。举例来说，方法1200的操作可由如参考图8所描述的逻辑805执行。在一些实例中，控制器可实行指令集以控制逻辑的至少一部分，从而执行下文所描述的功能。另外或替代地，控制器可使用专用硬件来执行下文所描述的功能的方面。
在1205处，逻辑可将第一信号应用于DRAM阵列的存储体内的行解码器的第一导电线。可根据本文中所描述的方法来执行1205的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1205的操作的方面。
在1210处，逻辑可基于将第一信号应用于行解码器的第一导电线而打开或关闭DRAM阵列的存储体内的第一行集。可根据本文中所描述的方法来执行1210的操作。在一些实例中，可通过如参考图8所描述的操作组件执行1210的操作的方面。
在1215处，逻辑可基于将第一信号应用于行解码器的第一导电线而耦合第一导电线与行解码器的第二导电线。可根据本文中所描述的方法来执行1215的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行1215的操作的方面。
在1220处，逻辑可基于耦合第一导电线与第二导电线而在行解码器的第一导电线与行解码器的第二导电线之间传送电压。可根据本文中所描述的方法来执行1220的操作。在一些实例中，可通过如参考图8所描述的电压传送组件执行1220的操作的方面。
在1225处，逻辑可解耦行解码器的第一导电线与第一信号的源。可根据本文中所描述的方法来执行1225的操作。在一些实例中，可通过如参考图8所描述的浮动组件执行1225的操作的方面。
在1230处，逻辑可解耦行解码器的第二导电线与第二信号的源，所述第二信号为第一信号的补数，其中耦合第一导电线与第二导电线是基于解耦第一导电线与第一信号的源及解耦第二导电线与第二信号的源。可根据本文中所描述的方法来执行1230的操作。在一些实例中，可通过如参考图8所描述的浮动组件执行1230的操作的方面。
在1235处，逻辑可基于在第一导电线与第二导电线之间传送电压而将第一信号应用于行解码器的第二导电线。可根据本文中所描述的方法来执行1235的操作。在一些实例中，可通过如参考图8所描述的信号应用组件执行1235的操作的方面。
在1240处，逻辑可基于将第一信号应用于行解码器的第二导电线而打开或关闭DRAM阵列的存储体内的第二行集。可根据本文中所描述的方法来执行1240的操作。在一些实例中，可通过如参考图8所描述的操作组件执行1240的操作的方面。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两个或多于两个的方面。
可使用多种不同技术和技艺中的任一种来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号示出为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”指代保持在大约零伏(0V)的电压下而不直接与接地耦合的电路节点。因此，虚拟接地的电压可能会暂时波动并返回到大约0V。可以使用例如由运算放大器和电阻器构成的分压器等各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到大致0V。
术语“电子通信”、“导电接触”、“连接”和“耦合”可指代组件之间支持信号在组件之间流动的关系。如果组件之间存在可在任何时间支持信号在组件之间流动的任何导电路径，那么组件被视为彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或彼此导电接触，或彼此连接，或彼此耦合)的组件之间的导电路径可以是开路或闭路。所连接组件之间的导电路径可以是组件之间的直接导电路径，或所连接组件之间的导电路径可以是可以包含例如开关、晶体管或其它组件等中间组件的间接导电路径。在一些情况下，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。
术语“耦合”指代从组件之间的开路关系移动到组件之间的闭路关系的条件，在开路关系中，信号当前无法通过导电路径在组件之间传达，在闭路关系中，信号能够通过导电路径在组件之间传达。当例如控制器的组件将其它组件耦合在一起时，组件发起允许信号经由先前不准许信号流动的导电路径在其它组件之间流动的改变。
术语“隔离”指代信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，则它们彼此隔离。例如，由定位在两个组件之间的开关间隔开的组件在开关断开时彼此隔离。当控制器隔离两个组件时，控制器实现以下改变：阻止信号使用先前准许信号流动的导电路径在组件之间流动。
如本文中所使用，术语“短接”是指其中在组件之间经由激活所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。例如，短接到第二组件的第一组件可在这两个组件之间的开关关闭时与第二组件交换信号。因此，短接可为实现电子通信的组件(或线)之间的电荷流动的动态操作。
本文中论述的装置，包含存储器阵列，可形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物种的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法来执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可由轻掺杂半导体区或沟道分离。如果沟道是n型(即，大部分载体为信号)，那么FET可被称作n型FET。如果沟道是p型(即，大部分载体为空穴)，那么FET可以被称作p型FET。沟道可以由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“去激活”。
本文结合附图阐述的描述内容描述了实例配置，且并不表示可以实施的或在权利要求书的范围内的所有实例。本文所用的术语“示范性”意指“充当实例、例子或说明”，且不比其它实例“优选”或“有利”。具体实施方式包含提供对所描述的技术的理解的特定细节。然而，可以在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图形式示出熟知结构和装置，以免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，可以通过在参考标记后面跟着短划线和区分类似组件的第二标签来区分相同类型的各种组件。若在说明书中仅使用第一参考标记，则描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中之任一者。
可使用多种不同技术和技艺中的任一种来表示本文中所描述的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容描述的各种说明性块和组件可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP和微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例及实施方案在本公开及所附权利要求书的范围及精神内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任何者的组合执行的软件实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。并且，如本文中所使用，包含在权利要求书中，项目的列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目的列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文中所使用，短语“基于”不应理解为提及封闭条件集。例如，在不脱离本发明的范围的情况下，描述为“基于条件A”的示例性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
提供本文描述以使得所属领域的技术人员能够制造或使用本公开。所属领域技术人员将清楚对本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的范围。因此，本发明不限于本文中所描述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种用于相位电荷共享的方法，其包括：
将第一信号应用于动态随机存取存储器DRAM阵列的存储体内的行解码器的第一导电线及将第二信号应用于所述DRAM阵列的所述存储体内的所述行解码器的第二导电线；
至少部分地基于将所述第一信号应用于所述第一导电线且将所述第二信号应用于所述第二导电线而耦合所述行解码器的所述第一导电线与所述行解码器的所述第二导电线；
至少部分地基于耦合所述第一导电线与所述第二导电线而在所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送电压；及
至少部分地基于在所述DRAM阵列的所述存储体内的所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送所述电压而打开或关闭所述DRAM阵列的所述存储体内的一或多行。
2.根据权利要求1所述的方法，其中打开或关闭所述DRAM阵列的所述存储体内的所述一或多行进一步包括：
至少部分地基于在所述第一导电线与所述第二导电线之间传送所述电压而将第三信号应用于与所述DRAM阵列的所述存储体内的至少一行耦合的存取线。
3.根据权利要求1所述的方法，其进一步包括：
在耦合所述第一导电线与所述第二导电线之后将所述第二信号应用于所述行解码器的所述第一导电线且将所述第一信号应用于所述行解码器的所述第二导电线，其中打开或关闭所述一或多行是至少部分地基于将所述第二信号应用于所述第一导电线且将所述第一信号应用于所述第二导电线。
4.根据权利要求3所述的方法，其进一步包括：
在所述第一导电线与所述第二导电线之间传送所述电压之后在一段时间内解耦所述行解码器的所述第一导电线与所述行解码器的所述第二导电线，其中将所述第二信号应用于所述第一导电线且将所述第一信号应用于所述第二导电线是至少部分地基于解耦。
5.根据权利要求1所述的方法，其进一步包括：
解耦所述行解码器的所述第一导电线与所述第一信号的源；及
解耦所述行解码器的所述第二导电线与所述第二信号的源，其中耦合所述第一导电线与所述第二导电线是至少部分地基于解耦所述第一导电线与所述第一信号的所述源及解耦所述第二导电线与所述第二信号的所述源。
6.根据权利要求1所述的方法，其中在所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送所述电压作为激活操作或预充电操作的至少部分发生，且所述第二信号为所述第一信号的补数。
7.一种用于相位电荷共享的方法，其包括：
将第一信号应用于动态随机存取存储器DRAM阵列的存储体内的行解码器的第一导电线；
至少部分地基于将所述第一信号应用于所述行解码器的所述第一导电线而打开或关闭所述DRAM阵列的所述存储体内的第一行集；
至少部分地基于将所述第一信号应用到所述行解码器的所述第一导电线而耦合所述第一导电线与所述行解码器的第二导电线；
至少部分地基于耦合所述第一导电线与所述第二导电线而在所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送电压；
至少部分地基于在所述第一导电线与所述第二导电线之间传送所述电压而将所述第一信号应用于所述行解码器的所述第二导电线；及
至少部分地基于将所述第一信号应用于所述行解码器的所述第二导电线而打开或关闭所述DRAM阵列的所述存储体内的第二行集。
8.根据权利要求7所述的方法，其进一步包括∶
解耦所述行解码器的所述第一导电线与所述第一信号的源；及
解耦所述行解码器的所述第二导电线与第二信号的源，所述第二信号为所述第一信号的补数，其中耦合所述第一导电线与所述第二导电线是至少部分地基于解耦所述第一导电线与所述第一信号的所述源及解耦所述第二导电线与所述第二信号的所述源。
9.根据权利要求7所述的方法，其进一步包括∶
在将所述第一信号应用于所述行解码器的所述第二导电线之前解耦所述第一导电线与所述行解码器的所述第二导电线。
10.根据权利要求7所述的方法，其进一步包括∶
将第二信号应用于所述行解码器的第三导电线，所述第二信号为所述第一信号的补数，其中打开或关闭所述DRAM阵列的所述存储体内的所述第一行集是至少部分地基于将所述第二信号应用于所述行解码器的所述第三导电线；
至少部分地基于应用所述第二信号而耦合所述第三导电线与所述行解码器的第四导电线；
至少部分地基于耦合所述第三导电线与所述第四导电线而在所述行解码器的所述第三导电线与所述行解码器的所述第四导电线之间传送第二电压；及
至少部分地基于在所述第三导电线与所述第四导电线之间传送所述第二电压而将所述第二信号应用于所述行解码器的所述第四导电线，其中打开或关闭所述DRAM阵列的所述存储体内的所述第二行集是至少部分地基于将所述第二信号应用于所述行解码器的所述第四导电线。
11.根据权利要求10所述的方法，其进一步包括：
解耦所述行解码器的所述第三导电线与所述第二信号的源；及
解耦所述行解码器的所述第四导电线与所述第一信号的源，其中耦合所述行解码器的所述第三导电线与所述第四导电线是至少部分地基于解耦所述行解码器的所述第三导电线与所述第二信号的所述源及解耦所述行解码器的所述第四导电线与所述第二信号的所述源。
12.根据权利要求7所述的方法，其中在所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送所述电压发生在打开或关闭所述第一行集与打开或关闭所述第二行集之间。
13.根据权利要求7所述的方法，其中在所述行解码器的所述第一导电线与所述行解码器的所述第二导电线之间传送所述电压发生在刷新操作之间。
14.根据权利要求7所述的方法，其进一步包括∶
确定与所述行解码器的所述第一导电线相关联的第一索引；
确定与所述行解码器的所述第二导电线相关联的第二索引，其中所述第二索引紧跟在所述第一索引之后；
至少部分地基于所述第一索引及所述第二索引耦合所述行解码器的所述第一导电线与所述行解码器的所述第二导电线。
15.一种存储器设备，其包括：
动态随机存取存储器DRAM阵列，其包括与存储器单元耦合的存取线；
行解码器，其用于存取所述DRAM阵列的存储体，所述行解码器经配置以将第一信号应用于所述存取线作为与所述DRAM阵列相关联的第一操作的一部分或第二操作的一部分，所述行解码器包括：
第一导电线，其用于携载第二信号作为所述第一操作的一部分或携载第三信号作为所述第二操作的一部分；
第二导电线，其用于携载所述第三信号作为所述第一操作的一部分或携载所述第二信号作为所述第二操作的一部分；及
装置，其用于耦合所述第一导电线与所述第二导电线以在所述第一导电线与所述第二导电线之间传送电压作为所述第二操作的一部分。
16.根据权利要求15所述的存储器设备，其中所述行解码器经配置以至少部分地基于所述装置耦合所述第一导电线与所述第二导电线而将所述第一信号应用于所述存取线。
17.根据权利要求15所述的存储器设备，其中在所述第一导电线载送所述第二信号且所述第二导电线载送所述第三信号之后，所述第一导电线经配置以载送所述第三信号，且所述第二导电线经配置以载送所述第二信号。
18.根据权利要求17所述的存储器设备，其中所述装置经配置以在所述第一导电线载送所述第三信号且所述第二导电线载送所述第二信号之前解耦所述第一导电线与所述第二导电线。
19.根据权利要求15所述的存储器设备，其中所述行解码器进一步包括：
第二装置，其经配置以选择性地耦合所述第二信号的源与所述第一导电线；及
第三装置，其经配置以选择性地耦合所述第三信号的源与所述第二导电线，其中所述装置经配置以至少部分地基于所述第二装置解耦所述第二信号的所述源与所述第一导电线且所述第三装置解耦所述第三信号的所述源与所述第二导电线而耦合所述第一导电线与所述第二导电线。
20.根据权利要求15所述的存储器设备，其中所述第一操作或所述第二操作中的一个包括激活操作且所述第一操作或所述第二操作中的另一个包括预充电操作。
21.一种存储器设备，其包括：
动态随机存取存储器DRAM阵列，其包括与第一存储器单元耦合的第一存取线及与第二存储器单元耦合的第二存取线；及
行解码器，其用于存取所述DRAM阵列的存储体，所述行解码器经配置以将信号应用于所述第一存取线及所述第二存取线作为第一操作及第二操作的一部分，所述行解码器包括：
第一导电线，其用于携载第一信号作为与所述第一存储器单元相关联的所述第一操作的一部分；
第二导电线，其用于携载所述第一信号作为与所述第二存储器单元相关联的所述第二操作的一部分；及
装置，其用于在执行与所述第二存储器单元相关联的所述第二操作之前耦合所述第一导电线与所述第二导电线。
22.根据权利要求21所述的存储器设备，其中所述行解码器进一步包括：
第二装置，其经配置以选择性地耦合所述第一导电线与所述第一信号的源；及
第三装置，其经配置以选择性地耦合所述第二导电线与第二信号的源，所述第二信号为所述第一信号的补数，其中所述装置经配置以至少部分地基于所述第二装置解耦所述第一导电线与所述第一信号的所述源及解耦所述第二导电线与所述第二信号的所述源而耦合所述第一导电线与所述第二导电线。
23.根据权利要求21所述的存储器设备，其中所述装置经配置以基于与所述第一导电线相关联的第一索引及与所述第二导电线相关联的第二索引耦合所述第一导电线及所述第二导电线，其中所述第二索引紧跟在所述第一索引之后。
24.根据权利要求21所述的存储器设备，其中所述行解码器进一步包括：
第三导电线，其经配置以载送第二信号作为与所述第一存储器单元相关联的所述第一操作的一部分，所述第二信号为所述第一信号的补数；
第四导电线，其经配置以载送所述第二信号作为与所述第二存储器单元相关联的所述第二操作的一部分；及
第二装置，其经配置以在执行与所述第二存储器单元相关联的所述第二操作之前耦合所述第三导电线与所述第四导电线。
25.根据权利要求24所述的存储器设备，其中所述行解码器进一步包括：
第三装置，其经配置以解耦所述第三导电线与所述第二信号的源；及
第四装置，其经配置以解耦所述第四导电线与所述第一信号的源，其中所述第二装置经配置以至少部分地基于所述第三装置解耦所述第三导电线与所述第二信号的所述源及解耦所述第四导电线与所述第一信号的所述源而耦合所述第三导电线与所述第四导电线。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) * 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
US11450375B2 (en) 2020-08-28 2022-09-20 Micron Technology, Inc. Semiconductor memory devices including subword driver and layouts thereof
US11488655B2 (en) 2020-08-28 2022-11-01 Micron Technology, Inc. Subword drivers with reduced numbers of transistors and circuit layout of the same
US11688455B2 (en) 2020-09-22 2023-06-27 Micron Technology, Inc. Semiconductor memory subword driver circuits and layout
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236258B1 (en) * 1998-08-25 2001-05-22 International Business Machines Corporation Wordline driver circuit using ring-shaped devices
CN102017000A (zh) * 2008-05-09 2011-04-13 美光科技公司 用于减轻反向偏置泄漏的系统及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245556B1 (ko) * 1997-05-27 2000-02-15 윤종용 워드 라인 구동 회로를 갖는 soi 반도체 램 장치
US9799388B1 (en) * 2016-04-28 2017-10-24 Micron Technology, Inc. Charge sharing between memory cell plates using a conductive path

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236258B1 (en) * 1998-08-25 2001-05-22 International Business Machines Corporation Wordline driver circuit using ring-shaped devices
CN102017000A (zh) * 2008-05-09 2011-04-13 美光科技公司 用于减轻反向偏置泄漏的系统及方法

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